JP2011146103A - 半導体記憶装置 - Google Patents

Abstract

【課題】 複数ブロック一括消去によって消去されるべきでないブロックのデータの消去を防止可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、ウェルを有する半導体基板を含む。メモリセルアレイ１は、ウェルの上方のフローティングゲート電極ＦＧとその上方のコントロールゲート電極ＣＧとを含む複数のメモリセルＭＴを有し、直列接続された複数のメモリセルからなるページごとにデータを書き込まれ、複数のページからなりデータの消去単位である複数のブロックを有する。コントロールゲート線ＣＧＬは、複数のブロックのうちの少なくとも１つの複数のコントロールゲート電極と選択的に電気的に接続される。第１スイッチング素子ＴｒＧは、電流経路の両端をコントロールゲート線と接地端との間に接続される。ウェルが充電され、ウェルの放電終了前に第１スイッチング素子がオフとされている。
【選択図】 図６

Description

本発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（electrically erasable programmable read-only memory）に関する。

ＮＡＮＤ型ＥＥＰＲＯＭ（フラッシュメモリ）は、所定の大きさの記憶領域単位（ページ）でデータが書き込まれる。また、複数の連続するページからなるブロック単位でデータが消去される。フラッシュメモリは、このような１ブロックごとの消去に加えて、全ブロック消去が可能に構成されている。全ブロック消去は、フラッシュメモリ内の全ブロックのデータを一括して消去する動作である。全ブロック消去は、例えば、チップのテスト時に用いられる。

メモリは、自身の動作に必要な情報を保持している必要がある場合がある。このような情報には、例えば動作電圧や、冗長機構を実現するための回路の変更を示す情報が含まれる。この動作情報は、ＤＲＡＭ（dynamic random access memory）ではレーザーフューズによってプログラムされている。これに対して、フラッシュメモリでは、ＲＯＭブロック内にプログラムされる。ＲＯＭブロックは、全ブロックのうち、フラッシュメモリの動作に必要な情報の格納用に確保されている領域である。ＲＯＭブロックに書き込まれた情報は、不揮発に格納され、フラッシュメモリへの電源投入時に読み出される。

ＲＯＭブロックは、通常のデータ格納用のその他のブロックと、アドレスによって区別されているのみである。一方、全ブロック消去は、ＲＯＭブロックも対象に含んでいる。このため、全ブロック消去によって、ＲＯＭブロックのデータも消去されてしまう。しかしながら、ＲＯＭブロックは消去されてはならないので、全ブロック消去時にＲＯＭブロック内のメモリセルのデータの消去を回避する対策が必要である。

特開2001-273798号公報

本発明は、複数ブロックの一括消去によって消去されるべきでないブロックのデータの消去を防止可能な半導体記憶装置を提供しようとするものである。

本発明の一態様による半導体記憶装置は、ウェルを有する半導体基板と、前記ウェルの上方のフローティングゲート電極とその上方のコントロールゲート電極とを含む複数のメモリセルを有し、直列接続された前記複数のメモリセルからなるページごとにデータを書き込まれ、複数の前記ページからなりデータの消去単位である複数のブロックを有するメモリセルアレイと、前記複数のブロックのうちの少なくとも１つの複数の前記コントロールゲート電極と選択的に電気的に接続されるコントロールゲート線と、電流経路の両端を前記コントロールゲート線と接地端との間に接続された第１スイッチング素子と、を具備し、前記ウェルが充電され、前記ウェルの放電終了前に前記第１スイッチング素子がオフとされている、ことを特徴とする。

本発明によれば、複数ブロック一括消去によって消去されるべきでないブロックのデータの消去を防止可能な半導体記憶装置を提供できる。

一実施形態に係る半導体記憶装置の全体構成例のブロック図。 ブロックの具体例の回路図。 ブロックの具体例の断面図。 一実施形態に係るワード線制御回路の具体例を示すブロック図。 一実施形態に係るロウデコーダ回路の具体例を示す回路図。 一実施形態に係るコントロールゲート線ドライバ回路の具体例を示す回路図。 一実施形態に係る半導体記憶装置の主要部の電位を示す図。 コントロールゲート線ドライバ回路の図。 半導体記憶装置の主要部の電位を示す図。

上記のように、全ブロック消去時にＲＯＭブロック内のメモリセルのデータの消去を回避するための対策が必要である。そのために、例えば、ＲＯＭブロック内のメモリセルのワード線が、消去時にフローティングとされる。このことについて説明する。

各ワード線は、各ブロック用のロウコーダ回路内の転送トランジスタのドレインと接続されている。転送トランジスタのソースはコントロールゲート線と接続され、ゲートは選択回路と接続されている。選択回路は、ブロックごとに設けられており、同じブロック内の全転送トランジスタをオン、オフする。

各ブロック内の各コントロールゲート線ＣＧＬは、図８に示すコントロールゲート線ドライバ回路に接続されている。コントロールゲートドライバ回路において、全コントロールゲート線は、トランジスタＴｒＧを介して接地されている。トランジスタＴｒＧのゲートには、信号ＣＧＤＩＳが印加されている。コントロールゲート線ＣＧＬは、トランジスタＴｒＰ、ＴｒＲを介して、プログラム（書き込み）電圧、読み出し電圧が印加される。

以上の構成において、ブロックの消去を行なうには、以下のように各部の電位が制御される。まず、消去対象のブロックの転送トランジスタをオンし、次いで信号ＣＧＤＩＳをハイレベルにしてトランジスタＴｒＧを導通させることよってコントロールゲート線ＣＧＬを０Ｖに固定する。その後、ウェルの電位を消去電圧に上昇させる。この結果、消去対象ブロック内のメモリセルのフローティングゲート電極とウェルとの間に電位差が生成されて、フローティングゲート電極内の電子がウェルへと引き抜かれる。全ブロック消去の際は、全ブロックの転送トランジスタが導通にされる。

上記のように、ＲＯＭブロック内のデータが消去されるのを回避する必要がある。そこで、例えば、ＲＯＭブロックの転送トランジスタはオフに維持される。この結果、ＲＯＭブロック内のワード線はフローティングにされる。こうすることによって、消去電圧へと上げられるウェルとワード線とのカップリングでＲＯＭブロックワード線が消去電圧へと上昇し、フローティングゲートとウェルとの間に電位差が生じない。こうして、ＲＯＭブロックのメモリセルのデータの消去が回避される。

このような手法であると、以下の現象が生じる。図９は、全ブロック消去を行なうための主要部の電位の変化を示している。図９に示されているとともに上記されているように、信号ＣＧＤＩＳがハイレベルとされることによって、コントロールゲート線ＣＧＬが０Ｖに固定される。また、ＲＯＭブロックの転送トランジスタはオフのままとされ、それ以外のブロック（消去ブロック）の転送トランジスタはオンされる。次いで、ウェルの電位Ｖｗｅｌｌが消去電位Ｖｅｒａｓｅへと上げられる。これに伴って、ＲＯＭブロック内のワード線ＷＬＲはカップリングによりウェルの電位と同様に上昇し、消去ブロックのワード線ＷＬは０Ｖを維持する。この結果、消去ブロック内のメモリセルのフローティングゲートのみから電子が引き抜かれる。

消去の完了に伴って、ウェル電圧Ｖｗｅｌｌが放電される。このとき、消去ブロックのワード線ＷＬの電位が、ウェル電圧Ｖｗｅｌｌとのカップリングにより負の値まで低下する。消去ブロック内のワード線ＷＬと接続されているコントロールゲート線ＣＧＬは接地によって０Ｖを維持することが意図されている。ところが、消去ブロックワード線ＷＬの負の電位が大きいため、コントロールゲート線ＣＧＬを０Ｖに維持できず、コントロールゲート線ＣＧＬも負電位になってしまう。すると、ＲＯＭブロックの転送トランジスタのソース電位はコントロールゲート線電位（負電位）、ゲート電位は０Ｖ、ドレイン電位はワード線ＷＬＲの電圧（消去電圧Ｖｅｒａｓｅ）となる。この結果、この転送トランジスタのゲート・ソース間に大きな電位差が形成されて、転送トランジスタのソース・ドレイン間電流ＩＤＳが大きくなって、ＲＯＭブロック内のワード線ＷＬＲの電位がウェル電圧Ｖｗｅｌｌより早く放電される。このため、ＲＯＭブロック内のメモリセルのコントロールゲートとウェル電圧Ｖｗｅｌｌとの間で電位差が生じてＲＯＭブロック内のデータが消去されてしまう。

以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

図１を用い、一実施形態に係る半導体記憶装置の全体の構成の例について説明する。図１に示されているように、本実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、データ入出力端子５、ワード線制御回路６、制御回路７、制御信号入力端子８、電圧発生回路９を含んでいる。

メモリセルアレイ１は、複数のブロック（Block 0乃至Block n）、および少なくともメモリブロック（Memory block）を含んでいる。各ブロックは、複数のメモリセル、ワード線、ビット線等を含んでいる。ブロックは、複数のメモリセルからなる複数のページからなり、詳細については後に詳述する。メモリセルアレイ１は、ビット線制御回路２、ワード線制御回路６、制御回路７、電圧発生回路９と電気的に接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１内のメモリセルの状態を検出する。また、ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルに書き込み（プログラム）電圧を印加してメモリセルに書き込みを行う。ビット線制御回路２には、カラムデコーダ３、データバッファ４、制御回路７が電気的に接続されている。

ビット線制御回路２はセンスアンプ（Ｓ／Ａ）やデータ記憶回路等（図示せず）を含んでいる。このデータ記憶回路は、カラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データバッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、例えば、ＮＡＮＤ型フラッシュメモリ外部の機器に接続される。データ入出力端子５は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＯＭ、アドレスＡＤＤを受け取り、またデータＤＴを受け取ったり、出力したりする。データ入出力端子１５に入力された書き込みデータＤＴは、データバッファ４を介して、カラムデコーダ３によって選択された上記データ記憶回路に供給される。一方、コマンドＣＯＭおよびアドレスＡＤＤは、制御回路７に供給される。

ワード線制御回路６は、制御回路７の制御に従ってメモリセルアレイ１内の所定のワード線を選択する。また、ワード線制御回路６は、読み出し、書き込み、あるいは消去に必要な電圧を電圧発生回路９から受け取る。ワード線制御回路６は、これらの電圧を、選択されたワード線に印加する。

制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、ワード線制御回路６、電圧発生回路９に電気的に接続され、これらを制御する。制御回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力されるＡＬＥ（アドレスラッチイネーブル）信号等の制御信号によって制御される。また、制御回路７は、電圧発生回路９に後述する制御信号を出力し、電圧発生回路９を制御する。

電圧発生回路９は、制御回路７の制御に従って、書き込み、読み出し、消去等の各動作において、メモリセルアレイ１、ワード線制御回路６等に必要な電源電圧を与える。

次に、図２を用いて、ブロック（Block）の構成例について説明する。ここでは、１つのブロックＢｌｏｃｋを例に挙げて説明する。また、このブロックＢｌｏｃｋ中のメモリセルトランジスタＭＴは、一括して消去される。すなわち、ブロックは消去単位である。

図２、図３に示されているように、ブロックＢｌｏｃｋは、ワード線方向（ＷＬ方向）に沿って並ぶ複数のメモリセル列（メモリセルユニット）ＭＵを含んでいる。メモリセル列ＭＵは、ＮＡＮＤストリングと、選択トランジスタＳ１、Ｓ２から構成される。ＮＡＮＤストリングは、電流経路（ソース／ドレインＳＤ）同士が相互に直列接続される複数個（例えば６４個）のメモリセルトランジスタＭＴからなる。選択ランジスタＳ１、Ｓ２は、ＮＡＮＤストリングの両端にそれぞれ接続される。選択トランジスタＳ２の電流経路の他端はビット線ＢＬに接続され、選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続されている。

ワード線ＷＬ０乃至ＷＬ６３は、ＷＬ方向に延び、同じ行に属する複数のメモリセルトランジスタＭＴに接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に延び、ブロック内の全選択トランジスタＳ２に接続されている。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ブロック内の全選択トランジスタＳ１に接続されている。

同じワード線ＷＬと接続されている複数のメモリセルトランジスタＭＴは、ページ（Ｐａｇｅ）と称する単位を構成する。ページごとに読み出し動作、書き込み動作が行われる。なお、１つのメモリセルが複数ビットのデータを保持可能な多値メモリセルの場合、１つのワード線に複数ページが割り当てられる。

メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの各交点に設けられる。メモリセルＭＴは、半導体基板内に形成されたウェル上に設けられる。ウェルは、電圧発生回路９と接続されており、電圧発生回路９によって所定の電圧を印加される。メモリセルＭＴは、ウェル上に積層されたトンネル絶縁膜（図示せず）、電荷蓄積層としての浮遊電極（フローティングゲート電極）ＦＧ、ゲート間絶縁膜（図示せず）、制御電極（コントロールゲート電極）ＣＧ（ワード線ＷＬ）、ソース／ドレイン領域ＳＤを有している。メモリセルＭＴの電流経路であるソース／ドレインは、隣接するメモリセルＭＴのソース／ドレインに直列接続されている。選択トランジスタＳ１、Ｓ２は、半導体基板上に積層されたゲート絶縁膜（図示せず）、ゲート電極ＳＧＳ、ＳＧＤ、ソース／ドレイン領域ＳＤを含んでいる。

図４は、本実施形態に係るワード線制御回路６の具体例を示すブロック図である。図４に示されているように、ワード線制御回路６は、複数のロウデコーダ回路ＲＤと、コントロールゲート線ドライバ回路ＣＧＤと、を含んでいる。ロウデコーダ回路に接続されている全コントロールゲート線が、同じＣＧドライバ回路ＣＧＤに接続されている。ロウデコーダ回路ＲＤのうち、少なくとも１つのメモリブロックのワード線ＷＬと接続されている。

図５は、本実施形態に係る、１つのロウデコーダ回路ＲＤの具体例を示す回路図である。各ワード線ＷＬは、転送用スイッチング素子（例えばＦＥＴ（field effect transistor））ＴＴｒの電流経路の一端と接続されている。各転送トランジスタＴＴｒの電流経路の他端は、各コントロールゲート線ＣＧＬと接続されている。転送トランジスタＴＴｒのゲート電極は、選択回路１１と接続されている。選択回路１１は、同じロウデコーダ回路ＲＤ内の全転送トランジスタＴＴｒと接続されている。複数の選択回路１１のうち、制御回路７から供給されるアドレス信号ＡＤＤによって指定されるものが転送トランジスタＴＴｒをオンする。すなわち、転送トランジスタＴＴｒのオン、オフは、ブロック単位で制御されることが可能である。

図６は、本実施形態に係るコントロールゲート線ドライバ回路ＣＧＤの具体例を示す回路図である。各ロウデコーダ回路ＲＤ内のコントロールゲート線ＣＧＬは、例えばｎ型のＦＥＴからなるスイッチング素子ＴｒＰ、ＴｒＲの電流経路の一端と接続されている。トランジスタＴｒＰ、ＴｒＲの電流経路の他端には、それぞれ、電圧発生回路９からプログラム電圧、読み出し電圧が印加されるようになっている。トランジスタＴｒＰ、ＴｒＲの各ゲート電極は、それぞれ、ローカルポンプＬＰ１、ＬＰ２と接続されている。ローカルポンプＬＰ１、ＬＰ２は、制御回路７による制御に従って、書き込み、読み出し時に、トランジスタＴｒＰ、ＴｒＲをオン、オフする。

コントロールゲート線ＣＧＬは、例えばｎ型のＦＥＴからなるスイッチング素子ＴｒＧの電流経路の一端と接続されている。トランジスタＴｒＧの電流経路の他端は接地されている。トランジスタＴｒＧのゲート電極には、制御回路７からの信号ＣＧＤＩＳが印加されている。トランジスタＴｒＧは、信号ＣＧＤＩＳに応じて、オン、オフする。

コントロールゲート線ＣＧＬは、また、例えばｎ型のトランジスタＴｒＷからなるスイッチング素子の電流経路の一端と接続されている。トランジスタＴｒＷの電流経路の他端は、メモリセルアレイのウェルと電気的に接続されている。トランジスタＴｒＷのゲート電極には、バッファ回路Ｂを介して、制御回路７からの信号ＣＧＷＥＬＬが印加されている。

次に、上記構成のＮＡＮＤ型フラッシュメモリの全ブロック消去動作について図７を参照して説明する。図７は、本実施形態に係るＮＡＮＤ型フラッシュメモリの主要部の電位を示している。

全ブロック消去の、終了直前までの動作は、図９と同じである。すなわち、まず、全ブロック消去の開始とともに、メモリブロックを除く全ブロック（消去ブロック）用の転送トランジスタＴＴｒがオンされる。この結果、これら消去ブロック内の全ワード線ＷＬは、コントロールゲート線ＣＧＬと電気的に接続される。一方、メモリブロック用の転送トランジスタＴＴｒはオフを維持する。この結果、メモリブロック内の全ワード線ＷＬは、電気的にフローティングとなる。信号ＣＧＤＩＳ、信号ＣＧＷＥＬＬ、および消去ブロックのワード線ＷＬとコントロールゲート線ＣＧＬは０ボルトである。

時刻Ｔ１において、信号ＣＧＤＩＳがハイレベルとされる。この結果、トランジスタＴｒＧがオンし、コントロールゲート線ＣＧＬに０Ｖが印加される。

次に、時刻Ｔ２において、ウェル電圧Ｖｗｅｌｌが消去電圧Ｖｅｒａｓｅへと上げられる。消去ブロック内のワード線ＷＬの電位は、転送トランジスタＴＴｒおよびトランジスタＴｒＧを介して０Ｖを印加されているので、０Ｖを維持する。このため、消去ブロックにおいてワード線（コントロールゲート電極）ＷＬとウェルとの間の電位差によって、消去ブロック内のフローティングゲート電極内の電子がウェルへと引き抜かれる。一方、メモリブロック内のワード線ＷＬＲはフローティングである故にウェルとカップリングしているので、その電位は、ウェル電圧Ｖｗｅｌｌと同様に変化してＶｅｒａｓｅまで上昇する。このため、メモリブロック内においては、ワード線（コントロールゲート電極）ＷＬＲとウェルとの間に電位差は生じず、データは維持される。

データ消去に必要な時間の経過後、時刻Ｔ３において、信号ＣＧＤＩＳがローレベルとされてトランジスタＴｒＧがオフする。また、時刻Ｔ３において、信号ＣＧＷＥＬＬがハイレベルとされてトランジスタＴｒＷがオンする。これらのトランジスタのオン、オフによって、コントロールゲート線ＣＧＬは、０Ｖに固定された状態からウェルに接続された状態に切り替わる。この結果、コントロールゲート線ＣＧＬは、ウェルの正の電圧Ｖｗｅｌｌを印加され、その電位はＶＤＤ−Ｖｔｈまで上昇する。ＶＤＤは電源電位であり、ＶｔｈはトランジスタＴｒＧの閾値電圧である。

次に、時刻Ｔ４において、ウェル電圧Ｖｗｅｌｌの放電が開始される。この放電の開始に伴って、メモリブロックのワード線ＷＬＲの電位は低下する。また、放電に伴って消去ブロックのワード線ＷＬの電位は、ウェル電圧Ｖｗｅｌｌとのカップリングにより負の値まで低下する。コントロールゲート線ＣＧＬは、転送トランジスタＴＴｒを介して消去ブロックのワード線ＷＬと接続されているが、一方でウェル電圧Ｖｗｅｌｌを印加されている。このため、コントロールゲート線ＣＧＬの電位は、消去ブロックのワード線ＷＬに引きずられて負電位に低下することがない。

メモリブロック用のロウデコーダ回路ＲＤ内の転送トランジスタＴＴｒは、ソースにおいてコントロールゲート線電位、ゲートにおいて０Ｖ、ドレインにおいてワード線ＷＬＲ電位（消去電圧Ｖｅｒａｓｅ）を印加されている。コントロールゲート線ＣＧＬの電位は、正電圧ＶＤＤ−Ｖｔｈに維持されている。このため、コントロールゲート線ＣＧＬの電位が、消去ブロックのワード線ＷＬに連動して負電位に低下してメモリブロック用の転送トランジスタＴＴｒを電流が流れてメモリブロックのワード線ＷＬＲがウェル電位Ｖｗｅｌｌと解離することが回避され、ウェル電圧Ｖｗｅｌｌと同様に変化する。この結果、メモリブロック内のワード線ＷＬＲとウェル電圧Ｖｗｅｌｌとの電位差によってメモリブロックのメモリセルトランジスタＭＴのフローティングゲート電極から電子が引き抜かれることが回避される。

次に、時刻Ｔ５において、ウェル電圧Ｖｗｅｌｌの放電が終了する。これに伴い、信号ＣＧＷＥＬＬがローレベルとされる。また、信号ＣＧＤＩＳがハイレベルとされてトランジスタＴｒＧがオンすることによって、コントロールゲート線ＣＧＬが放電される。

上の説明では、ウェル電圧Ｖｗｅｌｌの放電の開始に先立って（時刻Ｔ４）、信号ＣＧＤＩＳがローレベルとされるとともに、信号ＣＧＷＥＬＬがハイレベルとされている。しかしながら、信号ＣＧＤＩＳが、ウェル電圧Ｖｗｅｌｌの放電開始前後にオフされる制御も可能である。より具体的には、信号ＣＧＤＩＳは、ウェル電圧Ｖｗｅｌｌの放電終了（時刻Ｔ５）前にオフにされていればよい。こうすることによって、コントロールゲート線ＣＧＬの放電経路が断たれる。この結果、コントロールゲート線ＣＧＬの電位がウェル電圧Ｖｗｅｌｌよりも早く低下することに起因してメモリブロックのデータが消去されることが回避される。

また、トランジスタＴｒＷの電流経路の一端は、ウェルではなく正の電源電位の供給端と接続されていてもよい。このようにしても、ウェルとの接続の場合と同じ利点を得られる。ウェルに接続すれば、さらに、本発明の実施形態の適用による追加の電流消費は生じない利点を得られる。ウェルとの接続であれば、ウェルは本発明の実施形態の適用いかんに関わらず動作に応じた電圧を印加され、このウェルの電位を流用することになるからである。

さらに、上の説明では、全ブロック消去について説明したが、本実施形態はこれに限られない。例えば、全ブロックのうちの複数ブロックを消去する場合に対しても本実施形態を適用して、メモリブロックの誤消去を回避することができる。

以上述べたように、本発明の実施形態に係る半導体記憶装置によれば、コントロールゲート線は、複数ブロックの一括消去におけるウェル電圧の放電の開始に際して、ウェル電圧と電気的に接続される。このため、コントロールゲート線がこれと接続された消去ブロックのワード線の影響によって負電位になることによってメモリブロックのワード線の電位が急速に低下してメモリブロックにおいてウェル電圧とワード線電圧との間に大きな電位差が生じることが回避される。このため、メモリブロックのデータが誤って消去されることが防止される。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データバッファ、５…データ入出力端子、６…ワード線制御回路、７……制御回路、８…制御信号入力端子、９…電圧発生回路、１１…選択回路、ＣＧＬ…コントロールゲート線、ＴｒＰ、ＴｒＲ、ＴｒＧ、ＴｒＷ…トランジスタ。

Claims (5)

1. ウェルを有する半導体基板と、
   前記ウェルの上方のフローティングゲート電極とその上方のコントロールゲート電極とを含む複数のメモリセルを有し、直列接続された前記複数のメモリセルからなるページごとにデータを書き込まれ、複数の前記ページからなりデータの消去単位である複数のブロックを有するメモリセルアレイと、
   前記複数のブロックのうちの少なくとも１つの複数の前記コントロールゲート電極と選択的に電気的に接続されるコントロールゲート線と、
   電流経路の両端を前記コントロールゲート線と接地端との間に接続された第１スイッチング素子と、
   を具備し、
   前記ウェルが充電され、前記ウェルの放電終了前に前記第１スイッチング素子がオフとされている、
   ことを特徴とする半導体記憶装置。
2. 電流経路の両端を前記コントロールゲート線と正の第１電圧を供給する正電圧端との間に接続された第２スイッチング素子をさらに具備し、
   前記第２スイッチング素子は、前記ウェルの放電終了前にオンとされている、
   ことを特徴とする、請求項１の半導体記憶装置。
3. 前記第１電圧が前記ウェルの電圧である、
   ことを特徴とする、請求項２の半導体記憶装置。
4. 前記第１スイッチング素子が、前記ウェルの放電開始前にオフされる、
   ことを特徴とする、請求項１の半導体記憶装置。
5. 前記ウェルの充電および前記ウェルの放電が、前記メモリセルアレイの全ブロックのデータを消去する際に行なわれる、
   ことを特徴とする、請求項１の半導体記憶装置。

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