以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
この発明の第1の実施形態に係る半導体集積回路装置について図1を用いて説明する。図1は、本実施形態に係るシステムLSIのブロック図である。
図示するように、システムLSI1は、CPU2及び3Tr−NAND型フラッシュメモリ3を備えている。CPU2は、フラッシュメモリ3との間で、データの授受を行う。フラッシュメモリ3は、メモリセルアレイ10、ロウデコーダ20、カラムデコーダ30、書き込み用セレクタ40、書き込み回路50、読み出し用セレクタ60、センスアンプ70、ソース線ドライバ80、スイッチ群90、アドレスバッファ100、ライトステートマシーン110、及び、電圧発生回路120を備えている。LSI1には、外部から電圧Vcc1(〜3V)が与えられており、Vcc1は、電圧発生回路120、書き込み回路50、及び書き込み用セレクタ40に与えられる。
メモリセルアレイ10は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ10の構成について、図2を用いて説明する。図2はメモリセルアレイ10の一部領域の回路図である。
図示するように、メモリセルアレイ10は、マトリクス状に配置された複数個((m+1)×(n+1)個、但しm、nは自然数)のメモリセルMCを有している。メモリセルMCの各々は、互いに電流経路が直列接続されたメモリセルトランジスタMTと選択トランジスタST1、ST2とを有している。そして、メモリセルトランジスタMTの電流経路は、選択トランジスタST1、ST2の電流経路間に接続されている。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、選択トランジスタST1のソース領域がメモリセルトランジスタMTのドレイン領域に接続され、メモリセルトランジスタMTのソース領域が、選択トランジスタST2のドレイン領域に接続されている。また、列方向で隣接するメモリセルMC同士は、選択トランジスタST1のドレイン領域、または選択トランジスタST2のソース領域を共有している。
同一行にあるメモリセルMCのメモリセルトランジスタMTの制御ゲートは、ワード線WL0〜WLmのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタST1のゲートは、セレクトゲート線SGD0〜SGDmのいずれかに接続され、選択トランジスタST2のゲートは、セレクトゲート線SGS0〜SGSmのいずれかに接続されている。また、同一列にあるメモリセルMCの選択トランジスタST1のドレイン領域は、ビット線BL0〜BLnのいずれかに共通接続されている。そして、メモリセルMCの選択トランジスタST2のソース領域はソース線SLに共通接続され、ソース線ドライバ80に接続されている。
図1に戻って、LSI1の説明を続ける。
ロウデコーダ20は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ20は、ワード線WL0〜WLm、及びセレクトゲート線SGS0〜SGSm、SGD0〜SGDmのいずれかを選択する。ロウデコーダ20の構成について、特にワード線の選択に係る構成について、図3を用いて説明する。図3は、ロウデコーダ20の回路図である。
図示するように、ロウデコーダ20は、ロウアドレスデコード回路群21及びスイッチ素子群22を備えている。ロウアドレスデコード回路群21は、ワード線毎に設けられたロウアドレスデコード回路29を備えている。ロウアドレスデコード回路29は、NANDゲート23、ORゲート24、インバータ25、nチャネルMOSトランジスタ26−1、27−1、及びpチャネルMOSトランジスタ26−2、27−2を有している。NANDゲート23は、i+1ビットのロウアドレス信号のNAND演算を行う。このNAND演算結果を、以下MiB信号と呼ぶ。またORゲート24は、ロウアドレス信号のOR演算を行う。このOR演算結果を、以下BLKFLi信号と呼ぶ。インバータ25はMiB信号を反転させる。MiB信号を反転させた信号を以下、Mi信号と呼ぶ。MOSトランジスタ26−1、26−2は、その電流経路の一端及び他端同士が接続されている。そして、電流経路の一端にBLKFLi信号が入力される。MOSトランジスタ26−1のゲートにはMi信号が入力され、MOSトランジスタ26−2のゲートにはMiB信号が入力される。そして、電流経路の他端がロウアドレスデコード回路29の出力となる。また、MOSトランジスタ27−1、27−2は、その電流経路の一端及び他端同士が接続されている。そして、電流経路の一端が、MOSトランジスタ26−1、26−2の電流経路の他端に接続されている。MOSトランジスタ27−1のゲートにはMiB信号が入力され、MOSトランジスタ27−2のゲートにはMi信号が入力される。電流経路の他端はWLLノードに接続される。WLLノードには、負電位、正電位、または0Vが与えられる。
すなわち、MiB信号が“H”レベルの際には、MOSトランジスタ26−1、26−2がオフ状態となり、MOSトランジスタ27−1、27−2がオン状態となって、ロウアドレスデコード回路29の出力はWLLノードの電位となる。また、MiB信号が“L”レベルの際には、MOSトランジスタ26−1、26−2がオン状態となり、MOSトランジスタ27−1、27−2がオフ状態となって、ロウアドレスデコード回路29の出力は、BLKFLiとなる。
スイッチ素子群22は、ワード線毎に設けられたpチャネルMOSトランジスタ28を有している。複数のMOSトランジスタ28のゲートはWISOGノードに共通接続され、ソースが、対応するロウアドレスデコード回路29の出力に接続され、ドレインが対応するワード線に接続されている。以下では、MOSトランジスタ28を、分離用トランジスタと呼ぶことにする。
また、ロウアドレスデコード回路29は、メモリセルアレイ10が形成されているp型ウェルに対して、電圧VPWを印加する。
図1に戻って、LSI1の説明を続ける。
カラムデコーダ30は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。
読み出し用セレクタ60は、読み出し時において、カラムアドレスデコード信号に基づいて、ビット線BL0〜BLnのいずれかを選択する。
センスアンプ70は、ロウデコーダ20及びカラムデコーダ30によって選択されたメモリセルMCから読み出したデータを増幅する。
書き込み回路50は、書き込みデータをラッチする。
書き込み用セレクタ40は、選択ビット線に対して書き込み電圧を印加し、非選択ビット線に対して書き込み禁止電圧を印加する。
スイッチ群90は、CPU2から与えられる書き込みデータを、書き込み回路50に転送する。
書き込み回路50、書き込み用セレクタ40、及びスイッチ群90の構成について図4を用いて説明する。図4は、書き込み回路50、書き込み用セレクタ40、及びスイッチ群90の回路図である。
まず書き込み用セレクタ40について説明する。書き込み用セレクタ40は、ビット線BL0〜BLn毎に設けられた選択回路41を備えている。選択回路41の各々は、2つのnチャネルMOSトランジスタ42、43を備えている。nチャネルMOSトランジスタ42は、ソースに書き込み禁止電圧VPIが印加され、ドレインが対応するビット線に接続されている。またnチャネルMOSトランジスタ43は、ソースに書き込み電圧VNEGPRGが印加され、ドレインが対応するビット線及びnチャネルMOSトランジスタ42のドレインに接続されている。なお、nチャネルMOSトランジスタ42、43のバックゲートには、書き込み電圧VNEGPRGが印加されている。
次に書き込み回路50について説明する。書き込み回路50は、ビット線BL0〜BLn毎に設けられたラッチ回路51を備えている。ラッチ回路51の各々は、2つのインバータ52、53を備えている。インバータ52の入力端は、インバータ53の出力端に接続され、インバータ52の出力端は、インバータ53の入力端に接続されている。そして、インバータ52の入力端とインバータ53の出力端との接続ノードが、ラッチ回路51の出力ノードとなり、対応するビット線に接続されている。インバータ52、53はそれぞれ、電流経路が直列接続されたnチャネルMOSトランジスタ54及びpチャネルMOSトランジスタ55を備えている。nチャネルMOSトランジスタ54のソースには書き込み電圧VNEGPRGが印加され、pチャネルMOSトランジスタ55のソースにはVcc1(=3V:constant)が印加されている。すなわちインバータ52、53は、Vcc1及びVNEGPRGを、それぞれ低電圧側及び高電圧側の電源電圧として動作する。nチャネルMOSトランジスタ54のゲートとpチャネルMOSトランジスタ55のゲートとは、共通接続されている。そして、インバータ53のpチャネルMOSトランジスタ55のドレインとnチャネルMOSトランジスタ54のドレインとの接続ノードが、インバータ52のpチャネルMOSトランジスタ55のゲートとnチャネルMOSトランジスタ54のゲートとの接続ノードに接続され、更にビット線に接続されている。また、インバータ52のpチャネルMOSトランジスタ55のドレインとnチャネルMOSトランジスタ54のドレインとの接続ノードが、インバータ53のpチャネルMOSトランジスタ55のゲートとnチャネルMOSトランジスタ54のゲートとの接続ノードに接続され、この接続ノードがラッチ回路51の入力ノードとなる。
スイッチ群90は、ラッチ回路51毎に設けられたpチャネルMOSトランジスタ91、及びnチャネルMOSトランジスタ92(以下、MOSトランジスタ92をリセットトランジスタと呼ぶ)を含んでいる。pチャネルMOSトランジスタ91の電流経路の一端には書き込みデータが入力され、他端は対応するラッチ回路51の入力ノードに接続されている。そして、MOSトランジスタ91のゲートは常時接地されている。なお、MOSトランジスタ91のバックゲートにはVcc1が印加されている。リセットトランジスタの電流経路の一端及びバックゲートには書き込み電圧VNEGPRGが印加され、他端は対応するラッチ回路の入力ノード及びpチャネルMOSトランジスタ91の電流経路の他端に接続されている。なお、全てのリセットトランジスタ92のゲートは共通接続されて、リセット信号Resetが入力される。またリセットトランジスタ92の電流経路の一端も共通接続されており、一括してVNEGPRGが印加される。
再び図1に戻ってLSI1の説明を続ける。
ソース線ドライバ80は、ソース線SLに電圧を供給する。
アドレスバッファ100は、CPU2から与えられるアドレス信号を保持する。そして、カラムアドレス信号CAをカラムデコーダ30に供給し、ロウアドレス信号RAをロウデコーダ20及び書き込み回路50に供給する。
ライトステートマシーン110は、CPU2から与えられる命令信号に基づいて、フラッシュメモリ3に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
電圧発生回路120は、外部から入力される電圧Vcc1に基づいて、複数の内部電圧を生成する。図5は電圧発生回路120の回路図である。図示するように、電圧発生回路120は、制御回路121、負のチャージポンプ回路122、及び正のチャージポンプ回路123を備えている。制御回路121は、チャージポンプ回路122、123を制御する。そしてチャージポンプ回路122は、負電圧VBB1(=−6V)、VBB2(=−3.5V)、VBB3(=−8V)、及びVBB4を生成する。またチャージポンプ回路123は、正電圧VPP1(=11V)、及びVPP2(=12V)を生成する。負電圧VBB1〜VBB3、及び正電圧VPP1、VPP2は、ロウデコーダ20に供給される。負電圧VBB1、VBB2、及びVBB4は、書き込み用セレクタ40に供給される。負電位VBB1は更に、書き込み回路50にも供給される。
次に、3Tr−NAND型フラッシュメモリ3の備えるメモリセルアレイ10の平面構成及び断面構成について説明する。図6はメモリセルアレイ10の一部領域の平面図である。
図示するように、半導体基板200中に、第1方向に沿ったストライプ形状の素子領域AAが、第2方向に沿って複数形成されている。そして、複数の素子領域AAを跨ぐようにして、第2方向に沿ったストライプ形状のワード線WL0〜WLm及びセレクトゲート線SGD0〜SGDm、SGS0〜SGSmが形成されている。すなわち、1本のワード線WL0〜WLmのいずれかが、セレクトゲート線SGD0〜SGDmのいずれかと、セレクトゲート線SGS0〜SGSmのいずれかとの間に挟まれている。ワード線WL0〜WLmと素子領域AAとが交差する領域には、メモリセルトランジスタMTが形成され、セレクトゲート線SGD0〜SGDmと素子領域AAとが交差する領域には、選択トランジスタST1が形成され、セレクトゲート線SGS0〜SGSmと素子領域AAとが交差する領域には、選択トランジスタST2が形成されている。また、ワード線WL0〜WLmと素子領域AAとが交差する領域には、メモリセルトランジスタMT毎に分離されたフローティングゲート(図示せず)が形成されている。選択トランジスタST1、ST2も、メモリセルトランジスタMT同様に、制御ゲート及びフローティングゲートを有している。しかしメモリセルトランジスタMTと異なり、フローティングゲートは、第2方向に沿って隣接する選択トランジスタST同士で共通接続されている。そして、図示せぬシャント領域において、選択トランジスタSTのフローティングゲートと制御ゲートとが接続されている。
選択トランジスタST2のソース領域上には、それぞれ第2方向に沿ったストライプ形状のソース線SLが形成されている。ソース線SLは、コンタクトプラグCP1を介して、選択トランジスタST2のソース領域と接続されている。なお、各ソース線SLは、図示せぬ領域にて共通接続されて、更にソース線ドライバ80に接続されている。
素子領域AA上には、第1方向に沿ったストライプ形状のビット線BL0〜BLnが形成されている。ビット線BL0〜BLnは、コンタクトプラグCP2を介して選択トランジスタST1のドレイン領域と接続されている。
図7は図6におけるY1−Y1’線方向に沿った断面図である。
図示するように、p型半導体(シリコン)基板200の素子領域AAの表面領域内に、n型ウェル領域201が形成されている。またn型ウェル領域201の表面領域内には、p型ウェル領域202が形成されている。そして、p型ウェル領域202上には、ゲート絶縁膜203が形成され、ゲート絶縁膜203上に、メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極は、ゲート絶縁膜203上に形成された多結晶シリコン層204、多結晶シリコン層204上に形成されたゲート間絶縁膜205、ゲート間絶縁膜205上に形成された多結晶シリコン層206、及び多結晶シリコン層206上に形成されたシリサイド層207を有している。ゲート間絶縁膜205は、例えばON膜、NO膜、またはONO膜で形成される。メモリセルトランジスタMTにおいては、多結晶シリコン層204はワード線方向で隣接する素子領域AA間で互いに分離されており、フローティングゲート(FG)として機能する。また、多結晶シリコン層206及びシリサイド層207はコントロールゲート(ワード線WL)として機能する。そして、多結晶シリコン層206は、ワード線方向で隣接する素子領域AA間で共通接続されている。選択トランジスタST1、ST2においては、図示せぬシャント領域でゲート間絶縁膜205の一部が除去されており、多結晶シリコン層204、206は電気的に接続されている。そして、多結晶シリコン層204、206及びシリサイド層207が、セレクトゲート線SGS、SGDとして機能する。選択トランジスタST1、ST2においては、多結晶シリコン層204及び多結晶シリコン層206は、ワード線方向で隣接する素子領域AA間で分離されておらず、共通接続されている。すなわち、メモリセルトランジスタMTの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。
そして隣接するゲート電極間に位置する半導体基板200表面内には、ソース・ドレイン領域として機能する不純物拡散層208が形成されている。不純物拡散層208は、隣接するトランジスタ同士で共用されている。すなわち、隣接する2つの選択トランジスタST1間の不純物拡散層208は、2つの選択トランジスタST1のドレイン領域として機能する。また隣接する2つの選択トランジスタST2間の不純物拡散層208は、2つの選択トランジスタST2のソース領域として機能する。更に、隣接するメモリセルトランジスタMTと選択トランジスタST1との間の不純物拡散層208は、メモリセルトランジスタMTのドレイン領域及び選択トランジスタST1のソース領域として機能する。更に、隣接するメモリセルトランジスタMTと選択トランジスタST2との間の不純物拡散層208は、メモリセルトランジスタMTのソース領域及び選択トランジスタST2のドレイン領域として機能する。そして、選択トランジスタST1のドレイン領域及び選択トランジスタST2のソース領域35の表面内には、シリサイド層209が形成されている。なお、メモリセルトランジスタMTのソース・ドレイン領域208、選択トランジスタST1のソース領域208、及び選択トランジスタST2のドレイン領域208内には、シリサイド層は形成されない。また、メモリセルトランジスタMT及び選択トランジスタのゲート電極(積層ゲート)の側面には、側壁絶縁膜210が形成されている。側壁絶縁膜210は、積層ゲートのソース領域208に面する側及びドレイン領域208に面する側の両方に形成されている。そして、メモリセルトランジスタMTと選択トランジスタSTの積層ゲート間の領域は、側壁絶縁膜210によって埋め込まれている。従って、メモリセルトランジスタMTのソース・ドレイン領域、選択トランジスタST1のソース領域、及び選択トランジスタST2のドレイン領域の上面は、側壁絶縁膜210によって被覆されている。
そして、半導体基板200上には、上記メモリセルトランジスタMT、及び選択トランジスタST1、ST2を被覆するようにして、層間絶縁膜211が形成されている。層間絶縁膜211中には、選択トランジスタST2のソース領域208内に形成されたシリサイド層209に達するコンタクトプラグCP5が形成されている。そして層間絶縁膜211上には、コンタクトプラグCP5に接続される金属配線層212が形成されている。金属配線層212は、ソース線SLとして機能する。また、層間絶縁膜211中には、選択トランジスタST1のドレイン領域208内に形成されたシリサイド層209に達するコンタクトプラグCP3が形成されている。そして層間絶縁膜211上には、コンタクトプラグCP3に接続される金属配線層213が形成されている。
層間絶縁膜211上には、金属配線層212、213を被覆するようにして、層間絶縁膜214が形成されている。そして、層間絶縁膜214中には、金属配線層213に達するコンタクトプラグCP4が形成されている。そして、層間絶縁膜214上には、複数のコンタクトプラグCP4に共通に接続された金属配線層215が形成されている。金属配線層215は、ビット線BLとして機能する。上記コンタクトプラグCP3、CP4、及び金属配線層213が、図6におけるコンタクトプラグCP2に相当する。
層間絶縁膜214上には、金属配線層215を被覆するようにして、層間絶縁膜216が形成されている。そして、層間絶縁膜216上には金属配線層217が形成されている。金属配線層217は、図示せぬ領域において、選択トランジスタST1、ST2のシリサイド層207に接続されており、選択ゲート線SGD、SGSのシャント配線として機能する。そして、層間絶縁膜216上には、金属配線層217を被覆するようにして、層間絶縁膜218が形成されている。
次に、カラム方向に沿って、メモリセルアレイ10、書き込み用セレクタ40、ラッチ回路50、及びスイッチ群90の断面構造を簡単に説明する。図8は、メモリセルアレイ10、書き込み用セレクタ40、ラッチ回路50及びスイッチ群90の断面図である。図8では特に、1個のメモリセルMC、選択回路41インバータ53、及びMOSトランジスタ91、92についてのみ示している。
図示するように、半導体基板200の表面内には、互いに離隔されたn型ウェル領域201、220、221が形成されている。n型ウェル領域201は、メモリセルアレイ10を形成するためのものであり、n型ウェル221は、書き込み用セレクタ40及びリセットトランジスタ92を形成するためのものである。そして、n型ウェル領域222は、ラッチ回路51及びMOSトランジスタ91を形成するためのものである。
n型ウェル領域201の表面内には、更にp型ウェル領域202が形成されている。p型ウェル領域202情にはメモリセルMCが形成されている。なお、メモリセルの選択トランジスタST1、ST2は、単層ゲートとして図示されているが、メモリセルトランジスタMTと同様に積層ゲート構造であっても良い。そして、p型ウェル領域202には電位VPWが印加され、n型ウェル領域201には電位WNHが印加される。
n型ウェル領域221の表面内には、更にp型ウェル領域223が形成されている。p型ウェル領域223上には、選択回路41内のMOSトランジスタ42、43が形成され、更にリセットトランジスタ92が形成されている。p型ウェル領域223には電位VNEGPRGが印加され、n型ウェル領域221には0Vが印加される。
n型ウェル領域222の表面内には、更にp型ウェル領域224が形成されている。p型ウェル領域224上にはMOSトランジスタ54が形成され、n型ウェル領域222上にはMOSトランジスタ55、91が形成されている。そして、MOSトランジスタ54、55が、インバータ52、53を形成する。また、p型ウェル領域224には電位VNEGPRGが印加され、n型ウェル領域222には電位Vcc1が印加される。
次に、ロウ方向に沿って、メモリセルアレイ10、スイッチ群22、及びロウアドレスデコード回路29の一部の断面構造を簡単に説明する。図9は、メモリセルアレイ10、分離用トランジスタ28、及びMOSトランジスタ26−1、26−2の断面図である。
図示するように、前述のn型ウェル領域201の表面領域内には、p型ウェル領域225、202が形成されている。前述の通り、p型ウェル領域202はメモリセルアレイを形成するためのものである。従って、ここではp型ウェル領域202上の構成については説明を省略する。p型ウェル領域225は、ロウアドレスデコード回路29内のnチャネルMOSトランジスタを形成するためのものである。
n型ウェル領域201上には、分離用トランジスタ28が形成され、更にロウアドレスデコード回路29内のMOSトランジスタ26−2が形成されている。またp型ウェル領域225上にはMOSトランジスタ26−1が形成されている。そしてp型ウェル領域225には、電位WPHが印加される。
図10は、分離用トランジスタ28、及びロウアドレスデコード回路29内のMOSトランジスタ26−1、26−2の断面図である。図示するように、分離用トランジスタ28は、n型ウェル領域201の表面内に形成された不純物拡散層270、271(ドレイン、ソース領域)と、不純物拡散層270、271間のウェル領域201上にゲート絶縁膜276を介在して形成されたゲート電極277を備えている。そして不純物拡散層270上にはコンタクトプラグCP10が形成され、コンタクトプラグCP10は金属配線層294によってワード線に接続される。また不純物拡散層271上にはコンタクトプラグCP11が形成されている。
MOSトランジスタ26−2は、n型ウェル領域201の表面内に形成された不純物拡散層272、273(ドレイン、ソース領域)と、不純物拡散層272、273間のウェル領域201上にゲート絶縁膜278を介在して形成されたゲート電極279を備えている。そして不純物拡散層272上にはコンタクトプラグCP12が形成されている。
MOSトランジスタ26−1は、p型ウェル領域225の表面内に形成された不純物拡散層274、275(ドレイン、ソース領域)と、不純物拡散層274、275間のウェル領域225上にゲート絶縁膜280を介在して形成されたゲート電極281を備えている。そして不純物拡散層274上にはコンタクトプラグCP13が形成されている。コンタクトプラグCP11〜CP13は、金属配線層295によって共通に接続されている。
上記構成において、分離用トランジスタ28のドレイン(ソースまたはドレインのうちの、ワード線に直接接続される一方)上に形成されたコンタクトプラグCP10とゲート電極277との距離をL1とする。またコンタクトプラグCP12とゲート電極279との距離、及びコンタクトプラグCP13とゲート電極281との距離をL2とする。すると、L1とL2との間には、L1>L2なる関係がある。
また、分離用トランジスタ28のゲート電極のゲート長をG1、MOSトランジスタ26−1、26−2のゲート電極281、279のゲート長をG2とすると、両者にはG1=G2なる関係がある。
次に、上記構成の3Tr−NAND型フラッシュメモリ3の動作について、図11、図12を用いて以下説明する。図11は、消去時及び書き込み時における、ビット線BL、ワード線WL、セレクトゲート線SGD、SGS、及びp型ウェル領域202の電位VPWについて示している。図12は、リセット信号Reset、データ信号、VPI、及びVNEGPRGのタイミングチャートである。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“1”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“0”データが書き込まれている状態と定義する。
<初期動作>
まず、初期動作について図13を用いて説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作のことである。初期動作は、図12において、時刻t1までの間に行われる。また図13は、初期動作時におけるメモリセルアレイ10、書き込み用セレクタ40、書き込み回路50、及びスイッチ群90の回路図である。なお以下では、ビット線BL0〜BLnに対応する選択回路41内のMOSトランジスタ43、42のゲートを、それぞれノードB0〜Bn、ノードA0〜Anと呼ぶことにする。
まず初期動作にあたっては、VPI及びVNEGPRGは0Vとされる。またリセット信号ResetはVcc1(=3V)とされる。すると、スイッチ群90内におけるリセットトランジスタ92がオン状態となる。従って、全てのラッチ回路51の入力ノードにはVNEGPRG=0Vが与えられる。すると、インバータ52、53の低電圧側の電源電圧はVNEGPRG=0Vであるので、全てのラッチ回路51の入力ノードは0V、出力ノードはVcc1となる。すなわち、ノードB0〜Bnは0V、ノードA0〜AnはVcc1となる。従って、全ての選択回路41内において、MOSトランジスタ42がオフ状態、MOSトランジスタ43がオン状態となる。その結果、MOSトランジスタ43のソースから、各ビット線BL0〜BLnには0Vが与えられる。
以上のように、初期動作において、ラッチ回路の入力ノードに0Vが与えられる。
<データラッチ動作>
次に、データラッチ動作について図14を用いて説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路51に対して、書き込みデータを入力する動作のことである。データラッチ動作は、図12において、時刻t1〜t2の間に行われる。また図14は、データラッチ動作時におけるメモリセルアレイ10、書き込み用セレクタ40、書き込み回路50、及びスイッチ群90の回路図である。
まずデータラッチ動作にあたって、リセット信号Resetが0Vとされ、各ビット線に対応して、MOSトランジスタ91の電流経路の一端に書き込みデータが入力される。MOSトランジスタ91の電流経路の一端には、“0”書き込み(フローティングゲートに電子を注入)する場合には0Vが印加され、“1”書き込み(フローティングゲートに電子を注入しない場合)には3Vが印加される。また、VPI及びVNEGPRGは依然として0Vである。すると、リセット信号Resetが0Vとされたことにより、全てのMOSトランジスタ92はオフ状態となる。また、全てのMOSトランジスタ91はオン状態とされている。
図14の例では、ビット線BL0に接続されたメモリセルに“0”データを書き込み、ビット線BL1に接続されたメモリセルに“1”データに書き込む場合を例に挙げている。
まずビット線BL0に着目して、“0”データを書き込む場合について説明する。図14に示すように、MOSトランジスタ91の電流経路の一端には0Vが与えられる。しかし、MOSトランジスタ91のゲート電位も0Vであるので、MOSトランジスタ91はカットオフの状態にある。従って、ラッチ回路51内のデータは初期状態と変わらない。よって、ノードA0はVcc1、ノードB0は0Vである。そのため、ビット線BL0に対応した選択回路41内では、MOSトランジスタ43がオン状態、MOSトランジスタ42がオフ状態となり、ビット線BL0には、MOSトランジスタ43のソースからVNEGPRG=0Vが与えられる。
次にビット線BL1に着目して、“1”データを書き込む場合について説明する。図14に示すように、MOSトランジスタ91の電流経路の一端には3Vが与えられる。すると、MOSトランジスタ91はオン状態であるので、この3Vはラッチ回路の入力ノードに達する。すると、VNEGPRG=0Vであるので、ノードA1の電位はVcc1から0Vへ変化し、ノードB1の電位は0VからVcc1に変化する。従って、ビット線BL1に対応する選択回路41内においては、MOSトランジスタ43がオフ状態となり、MOSトランジスタ42がオン状態となる。その結果、ビット線BL1には、MOSトランジスタ42のソースからVPI=0Vが与えられる。
以上のように、データラッチ動作においては、“1”書き込みを行うメモリセルに対応したラッチ回路内のデータが、初期状態から反転される。すなわち、“0”書き込み(電子を注入)するときには、実質的にはデータは外部から入力されず、“1”書き込み(電子を注入しない=非選択)するときには、データを外部から取り込む。
<書き込み動作>
次に書き込み動作について図15及び図16を用いて説明する。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタMTのフローティングゲートに電子を注入するか否かで、“0”データ、“1”データを書き分ける。電子のフローティングゲートへの注入は、FN tunnelingによって行われる。書き込み動作は、図12において、時刻t4以降に行われる。また図15は、書き込み動作時におけるメモリセルアレイ10、書き込み用セレクタ40、書き込み回路50、及びスイッチ群90の回路図である。図15において、ワード線WL0に接続されたメモリセルトランジスタMTにデータを書き込むものとし、そのうち、ビット線BL0に接続されたメモリセルトランジスタMTに“0”データを書き込み、ビット線BL1に接続されたメモリセルトランジスタMTに“1”データを書き込むものとする。換言すれば、ビット線BL0に接続されたメモリセルが選択され、ビット線BL1に接続されたメモリセルが非選択とされる。また図16は、書き込み時におけるロウアドレスデコード回路29、分離用トランジスタ28、及びメモリセルアレイ10の回路図である。図16において、破線で示した領域は、同一ウェルであることを意味する。
まず書き込み動作にあたって、リセット信号Resetは依然として0Vである。そして、時刻t3においてVNEGPRGがVBB1(=−6V)とされ、時刻t4でVPIがVBB2(=−3.5V)とされる。負電位VBB1及びVBB2は、ライトステートマシーン110の命令によってチャージポンプ回路122が出力する。なお、VPIの電位は、VBB2ではなく、その他の負電位VBB4であっても良い。負電位VBB4も、ライトステートマシーン110の命令によってチャージポンプ回路122が出力する。
すると、ラッチ回路51内のインバータ52、53の低電圧側の電源電圧が0VからVBB1に変化するから、ノードB0、及びノードA1の電位は、0VからVBB1に変化する。そして、ビット線BL0に対応する選択回路41ではMOSトランジスタ43がオン状態、ビット線BL1に対応する選択回路41内ではMOSトランジスタ42がオン状態である。そして、MOSトランジスタ42、43のソース電位は、それぞれVPI=VBB2、VNEGPRG=VBB1であるから、ビット線BL0、BL1にはそれぞれVBB1、VBB2が与えられる。
そして、ロウデコーダ20が、セレクトゲート線SGD0を選択し、選択セレクトゲート線SGD0にVBB2を印加し、非選択セレクトゲート線SGD1〜SGDm及び全てのセレクトゲート線SGS0〜SGSmにVBB1を印加する。すると、選択セレクトゲート線SGD0に接続される選択トランジスタST1のうち、VBB2が印加されているビット線BL1に接続されている選択トランジスタST1はカットオフ状態となる。他方、VBB1が印加されているビット線BL0に接続されている選択トランジスタST1はオン状態となる。
更にロウデコーダ20において、選択ワード線WL0に対応するのロウアドレスデコード回路29は、正電位VPP1(11V)を出力する。また非選択ワード線WL1〜WLmに対応するロウアドレスデコード回路29は、0Vを出力する。そして、WISOGは0Vとされている。従って、選択ワード線WL0に対応する分離用トランジスタ28はオン状態となり、非選択ワード線WL1〜WLmに対応する分離用トランジスタ28はカットオフとなる。その結果、選択ワード線WL0にはVPP1が印加され、非選択ワード線WL1〜WLmはフローティングとなる。正電位VPP1は、ライトステートマシーン110の命令によってチャージポンプ回路123が出力する。
以上の結果、選択ワード線WL0に接続されるメモリセルトランジスタMTにチャネル領域が形成される。すると、選択セレクトゲート線SGD0及びビット線BL1に接続されている選択トランジスタST1はカットオフ状態にあるから、当該選択トランジスタST1に接続されたメモリセルトランジスタMTのチャネル電位はフローティングとなる。そして、ワード線WLとのカップリングにより、約VPP1まで上昇する。他方、選択セレクトゲート線SGD0及びビット線BL0に接続されている選択トランジスタST1はオン状態にあるから、当該選択トランジスタST1に接続されるメモリセルトランジスタMTのチャネル電位はVBB1となる。
またロウデコーダ20は、メモリセルが形成されている基板(p型ウェル領域202)にVBB1を与える。更に、n型ウェル領域201及びp型ウェル領域225の電位WNH、WPHはそれぞれVPP1、0Vとされている。
上記の結果、カットオフとされた選択トランジスタST1を含むメモリセル内のメモリセルトランジスタMTにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち“1”データが書き込まれる。図15の例であると、ビット線BL1及び選択ワード線WL0に接続されているメモリセル(“1”データを書き込むべきメモリセル)の閾値は負の値を維持する。
他方、選択セレクトゲート線SGD0に接続され、且つビット線BL0に接続されている選択トランジスタST1を含むメモリセル内のメモリセルトランジスタMTにおいては、ゲート・チャネル間の電位差が(VPP1−VBB1=17V)であるので、FN tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタMTの閾値は正に変化する、すなわち“0”データが書き込まれる。
以上のようにして、1ページのメモリセルトランジスタに一括してデータが書き込まれる。
<消去動作>
次に、消去動作について、図17及び図18を用いて説明する。図17は、消去動作時におけるメモリセルアレイ10、書き込み用セレクタ40、書き込み回路50、及びスイッチ群90の回路図である。データの消去は、書き込み同様、ページ一括消去である。消去動作は、FN tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図17は、ワード線WL0に接続されたメモリセルトランジスタからデータの消去を行う場合を示している。また図16は、書き込み時におけるロウアドレスデコード回路29、分離用トランジスタ28、及びメモリセルアレイ10の回路図である
消去動作にあたっては、リセット信号Resetが0Vとされ、全ビット線に対応するMOSトランジスタ91の電流経路の一端に3Vが印加される。また、VPIはVcc1であり、VNEGPRGは依然として0Vである。すると、リセット信号Resetが0Vとされたことにより、全てのMOSトランジスタ92はオフ状態となる。また、全てのMOSトランジスタ91はオン状態とされている。従って、ラッチ回路51の入力ノードには3Vが与えられる。すると、VNEGPRG=0Vであるので、ノードA0〜Anの電位は0V、ノードB0〜Bnの電位はVcc1となる。従って、全選択回路41内においては、MOSトランジスタ42、43がカットオフ状態となる。従って、ビット線BL0〜BLnは、ラッチ回路51及びVNEGPRG並びにVPIとは電気的に分離されて、フローティングの状態となる。
その上で、ロウデコーダ20は、全てのセレクトゲート線SGD0〜SGDm、SGS0〜SGSmにVPP2(12V)を印加する。更にロウデコーダ20において、選択ワード線WL0に対応するのロウアドレスデコード回路29は、負電位VBB3(−8V)を出力する。また非選択ワード線WL1〜WLmに対応するロウアドレスデコード回路29は、Vcc1(3V)を出力する。そして、WISOGは例えば−11Vとされている。従って、全ての分離用トランジスタ28はオン状態となる。その結果、選択ワード線WL0にはVBB3が印加され、非選択ワード線WL1〜WLmにはVcc1が印加される。更にロウデコーダ20は、メモリセルが形成されている半導体基板(p型ウェル領域202)にVPP2(12V)を印加する。更に、n型ウェル領域201及びp型ウェル領域225の電位WNH、WPHはそれぞれVBB3、Vcc1とされている。負電位VBB3及び正電位VPP2は、ライトステートマシーン110の命令によってチャージポンプ回路122、123がそれぞれ出力する。
すると、選択ワード線WL0に接続されているメモリセルトランジスタMTと半導体基板との間の電位差が(VPP2−VBB3=20V)となり、フローティングゲート内の電子がFN tunnelingによって半導体基板に引き抜かれる。その結果、選択ワード線WL0に接続されているメモリセルトランジスタMTからデータが消去され、メモリセルトランジスタMTの閾値は負となる。
非選択ワード線WL1〜WLmに接続されているメモリセルトランジスタMTにおいては、ワード線WL1〜WLmにVcc1が印加されている。従って、メモリセルトランジスタMTとウェル領域との電位差が十分ではないため、フローティングゲートから電子は引き抜かれず、データは消去されない。
以上のようにして、選択されたページから一括してデータが消去される。なお、図17の例では、1本のワード線に接続されたメモリセルトランジスタ(1ページ)からデータが消去される例について示しているが、複数のワード線に接続されたメモリセルトランジスタから一括してデータが消去されても良い。この場合には、ロウデコーダ20が複数のワード線にVBB3を印加すれば良い。
<読み出し動作>
次に読み出し動作について図19及び図20を用いて説明する。図19は、3Tr−NAND型フラッシュメモリ3のメモリセルアレイ10の回路図であり、ビット線BL0とワード線WL0に接続されたメモリセルトランジスタMTからデータを読み出す場合について示している。また図20は、書き込み時におけるロウアドレスデコード回路29、分離用トランジスタ28、及びメモリセルアレイ10の回路図である。
まずロウデコーダ20は、データを読み出すべきメモリセルが接続されるセレクトゲート線SGD0、SGS0を選択し、選択セレクトゲート線SGD0、SGS0にVcc1を印加する。その他のセレクトゲート線SGD1〜SGDm及びSGS1〜SGSmは非選択とされ、非選択セレクトゲート線には0Vが印加される。これにより、選択セレクトゲート線SGD0、SGS0に接続される選択トランジスタST1、ST2はオン状態とされる。更にロウデコーダ20において、ロウアドレスデコード回路29は0Vを出力する。そして、WISOGは−3Vとされている。従って、全ての分離用トランジスタ28はオン状態となり、全ワード線WL0〜WLmには0Vが印加される。なお、n型ウェル領域201及びp型ウェル領域225の電位WNH、WPHはそれぞれVcc1、0Vとされている。
すると、メモリセルトランジスタMTは、書き込まれているデータが“1”であれば、閾値が負なのでオン状態、書き込まれているデータが“0”であれば、閾値が正なのでオフ状態となる。
この状態で、ビット線は、読み出し用セレクタ60を介してセンスアンプ70に接続され、選択ビット線BL0に例えば2.0Vが印加される。すると、選択セレクトゲート線SGD0、SGS0に接続されている選択トランジスタST1、ST2に接続されているメモリセルトランジスタMTに書き込まれているデータが“1”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“0”であれば、電流は流れない。
以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ70が増幅することによって、データの読み出しが行われる。なお図19の例では、1本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。また、読み出しの際は、全ての選択回路41内のMOSトランジスタ42、43はオフ状態とされ、ビット線BL0〜BLnは、ラッチ回路51及びVPI並びにVNEGPRGと電気的に分離されている。
上記のように、この発明の第1の実施形態に係るフラッシュメモリであると、下記の効果を得ることが出来る。
(1)ロウデコーダのサイズを低減出来る。
本実施形態に係るフラッシュメモリは、書き込み及び消去動作時に、正電位だけでなく負電位を用いている。したがって、ロウデコーダ20内のMOSトランジスタのゲート絶縁膜に印加される電位差は、最大でも11〜12V程度である。この点、従来の正電位のみを用いて書き込み及び消去を行う構成では、その電位差は30V程度である。従って、図21に示すように、ロウデコーダ20を形成するMOSトランジスタのサイズを小さくすることが出来る。具体的には、0V及び20Vを用いて書き込み及び消去を行っていた従来の構成であると、図21に示すように、MOSトランジスタのゲート電極259のゲート長Lg1は約1.2μm、ゲート絶縁膜258の膜厚Gox1は約400Åであった。しかし、本実施形態に係る構成であると、ゲート電極259のゲート長Lg2は約0.7μm、ゲート絶縁膜258の膜厚Gox2は150〜170Åとすることが出来る。従って、メモリセルの縮小化と共に、ロウデコーダ20のサイズを小さくできるため、フラッシュメモリのメモリサイズを縮小化する事が出来る。
(2)フラッシュメモリの動作信頼性を向上できる。
上記(1)で示したように、ロウデコーダ20内のMOSトランジスタのゲート絶縁膜にかかる電圧は、最大でも11〜12Vにすぎない。しかし、負電圧を用いることにより、それ以上の電圧がかかる箇所がある。その点について図22を用いて説明する。図22は、図9に対応する図であり、書き込み時に非選択とされたメモリセル、分離用トランジスタ28、及びロウアドレスデコード回路29の断面図である。
図示するように、非選択ワード線に対応するロウアドレスデコード回路29の出力は0Vである。そして、WISOG=0Vであるから、分離用トランジスタ28はカットオフ状態である。従って、非選択ワード線はフローティングとなり、p型ウェル領域202とのカップリングによって、その電位は約−6Vに達する。すなわち、分離用トランジスタ28のドレインの電位も−6Vとなる。そして、n型ウェル領域201の電位は11Vである。従って、分離用トランジスタ28のドレインと、n型ウェル領域201との界面では、約17Vの電位差が存在する。
そこで本実施形態に係る構成では、図10を用いて説明したように、分離用トランジスタ28のゲート電極と、ワード線に接続されるコンタクトプラグとの距離は、ロウアドレスデコード回路29に含まれるMOSトランジスタにおけるゲート電極とコンタクトプラグとの距離よりも大きくされている。従って、分離用トランジスタ28のドレインは、その付近において電圧の集中を緩和される。換言すれば、ドレイン耐圧がソース耐圧よりも高く設定されている。従って、たとえ分離用トランジスタ28のドレインとn型ウェル領域201との間に大きな電位差が生じても、この領域でのブレイクダウンの発生を効果的に阻止できる。従って、フラッシュメモリの動作信頼性を向上できる。
(3)書き込み速度を低下させることなく、誤書き込みの発生を抑制出来る。
本実施形態に係る構成であると、フラッシュメモリ3は、ビット線毎に設けられた選択回路40を備えている。そしてラッチ回路51に保持されているデータに応じて、“0”書き込みの場合には(選択ビット線に対しては)、MOSトランジスタ43の電流経路を介して、ビット線に負の書き込み電圧VNEGPRG(VBB1)を印加している。他方、“1”書き込みの場合には(非選択ビット線に対しては)、MOSトランジスタ42の電流経路を介して、ビット線に書き込み禁止電圧VPIを印加している。そして、書き込み禁止電圧VPIの電圧値は、チャージポンプ回路122によって可変である。
図23は、書き込み時におけるメモリセルアレイ10、選択回路40、ラッチ回路51、及びチャージポンプ回路122の様子を示す図である。図示するように、チャージポンプは、負電位として例えばVBB2及びVBB4を発生する。VBB4はVBB2より大きな値でも小さな値でも良い。そして、VBB2またはVBB4のうち、誤書き込み発生防止のために最適な方の電圧が、書き込み禁止電圧VPIとして与えられる。
そして、書き込み禁止電圧VPIとして負電圧を用いるために、選択回路41を設けている。例えば、ラッチ回路の電源電圧を、低電圧側及び高電圧側共に負電圧にしようとすると、インバータを形成するpチャネルMOSトランジスタのn型ウェル領域と半導体基板との間にフォワードバイアスが印加されることとなり、回路動作が不安定となる。しかし本実施形態であると、共に、同一のp型ウェル領域上に形成された2つのnチャネルMOSトランジスタ42、43を含む選択回路41を用いている。そのため、選択回路41によって、共に負電圧となりうるVNEGPRG及びVPIをビット線に印加することが可能となる。
従って、従来のように、誤書き込み発生防止のために例えばワード線の電位など他の電圧を変化させる必要が無く、VBB2とVBB4とのいずれかを書き込み禁止電圧として選択し、またその電圧値を最適な値とするだけで、誤書き込み発生を抑制できる。
よって、書き込み速度を低下させることなく、誤書き込みの発生を抑制できる。また、書き込み禁止電圧VPIの値を複数の値に可変出来ることから、回路構成の自由度を向上できる。
(4)書き込み動作を簡略化出来る。
本実施形態に係る構成であると、書き込み、消去動作にあたって、初期動作として、ラッチ回路51のデータをイニシャライズしている。その結果、ラッチ回路51の入力は“L”レベル、出力は“H”レベルとされる。
そしてデータラッチ動作において、MOSトランジスタ91には、“0”書き込みの際(選択ビット線)には0Vが与えられ、“1”書き込みの際(非選択ビット線)には3Vが与えられる。しかし、“0”書き込みの際にはMOSトランジスタ91がカットオフとなるため、外部から与えられる“0”データは、実際にはラッチ回路51に転送されない。すなわち、ラッチ回路51内のデータは不変である。他方、“1”書き込みの際には、MOSトランジスタ91の電流経路を介して、“1”データがラッチ回路51内に転送される。
すなわち、本実施形態では初期動作を行ってラッチ回路51のデータをイニシャライズしている。そして、“0”書き込みを行う場合は(選択ビット線に対しては)、イニシャライズされたデータに基づいて、選択回路41が選択ビット線に書き込み電圧VNEGPRGを印加する。他方、“1”書き込みを行う場合は(非選択ビット線に対しては)、イニシャライズデータではなく外部から入力されたデータに基づいて、選択回路41が非選択ビット線に書き込み禁止電圧VPIを印加する。
従って、「初期動作においてラッチ回路51がイニシャライズされる」とは、「全ラッチ回路に“0”データを入力する」、と言い換えることが出来る。従って、データの書き込みの際には、“1”データを書き込む場合、すなわちフローティングゲートに電子を注入しない場合、更に言い換えれば非選択ビット線に対する場合にのみ、外部からデータを入力すれば良い。そして、“0”データを書き込む場合、すなわちフローティングゲートに電子を注入する場合、更に言い換えれば選択ビット線に対する場合には、外部からデータを入力する必要が無い。よって、書き込み動作を簡略化出来る。
(5)消去動作信頼性を向上できる。
本実施形態に係る構成であると、消去時にはラッチ回路51に“H”レベル(3V)が印加される。従って、ノードB0〜BnはVcc1、ノードA0〜Anは0Vとなる。そのため、MOSトランジスタ42、43は、共にカットオフ状態となる。従って、ビット線からVNEGPRGノード及びVPIノードに達する電流経路は存在せず、ビット線の電位が下降することを防止できる。その結果、消去動作信頼性を向上できる。
(6)フラッシュメモリの制御を簡略化出来る。
本実施形態に係る構成であると、外部から入力される書き込みデータをラッチ回路51に転送する転送ゲートを、pチャネルMOSトランジスタ91のみで形成している。従って、転送ゲートをnチャネルMOSトランジスタとpチャネルMOSトランジスタとの組み合わせで形成する場合に比べて、回路面積を削減できる。更に、pチャネルMOSトランジスタのゲートは、常時接地電位に設定しておけば良く、ゲート電位は一切制御する必要がない。従って、フラッシュメモリの制御が簡略化出来る。
次に、この発明の第2の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第1の実施形態に置いて、ロウデコーダを2分割し、書き込み時において、非選択ワード線に、ウェルと同じ電位を与えられるようにしたものである。図24は、本実施形態に係るシステムLSIのブロック図である。
図示するように、本実施形態に係るシステムLSI1は、上記第1の実施形態で説明した図1の構成に置いて、ロウデコーダ20を、第1ロウデコーダ130及び第2ロウデコーダ140に置き換えたものである。その他の構成は第1の実施形態と同様であるので説明は省略する。
図25は、第1、第2ロウデコーダ130、140及びメモリセルアレイ10の回路図である。図示するように、第1ロウデコーダ130は、ロウアドレスデコード回路群131及びスイッチ素子群132を備えている。ロウアドレスデコード回路群131は、ワード線毎に設けられたロウアドレスデコード回路29−1を備えている。またスイッチ素子群132は、ワード線毎に設けられたpチャネルMOSトランジスタ(分離用トランジスタ)28−1を備えている。ロウアドレスデコード回路29−1の構成は、上記第1の実施形態で説明したロウアドレスデコード回路29と同様である(図3参照)。そして、複数の分離用トランジスタのゲートはWISOGノードに共通接続され、ドレインが、対応するワード線に接続され、ソースが対応するロウアドレスデコード回路29−1の出力ノードに接続されている。
第2ロウデコーダ140は、ロウアドレスデコード回路群141及びスイッチ素子群142を備えている。ロウアドレスデコード回路群141は、ワード線毎に設けられたロウアドレスデコード回路29−2を備えている。またスイッチ素子群142は、ワード線毎に設けられたnチャネルMOSトランジスタ(分離用トランジスタ)28−2を備えている。ロウアドレスデコード回路29−2の構成は、上記第1の実施形態で説明したロウアドレスデコード回路29と同様である(図3参照)。そして、複数の分離用トランジスタのゲートはZISOGノードに共通接続され、ドレインが、対応するワード線に接続され、ソースが対応するロウアドレスデコード回路29−2の出力ノードに接続されている。
3Tr−NAND型フラッシュメモリ3の備えるメモリセルアレイ10の平面構成及び断面構成は、第1の実施形態で説明した図6及び図7の通りである。また、カラム方向に沿った、メモリセルアレイ10、書き込み用セレクタ40、ラッチ回路50、及びスイッチ群90の断面構造は、図8で説明したとおりである。
図26は、ロウ方向に沿って、メモリセルアレイ10、スイッチ群132、142、及びロウアドレスデコード回路29−1、29−2の一部を示した断面図である。図26は、メモリセルアレイ10、分離用トランジスタ28−1、28−2、及びロウアドレスデコード回路29−1、29−2に含まれるMOSトランジスタ26−1、26−2の断面図である。第1ロウデコーダ130及びメモリセルアレイ10の構成は、第1の実施形態で説明した図9と同様であるので、ここでは第2ロウデコーダ140の構成についてのみ説明する。なお、p型ウェル領域225に印加される電位をWPH1、n型ウェル領域201に印加される電位をWNH1とする。
図示するように、p型半導体基板200の表面領域内には、n型ウェル領域201と離隔されたn型ウェル領域226が形成されている。そして、n型ウェル領域226の表面領域内にはp型ウェル領域227が形成されている。p型ウェル領域227上には、分離用トランジスタ28−2が形成され、またロウアドレスデコード回路29−2のMOSトランジスタ26−1が形成されている。更に、n型ウェル領域226上には、ロウアドレスデコード回路29−2のMOSトランジスタ26−2が形成されている。そして、p型ウェル領域227には電圧WPH2が印加され、n型ウェル領域226には電位WNH1が印加される。
なお、分離用トランジスタ28−1と、ロウアドレスデコード回路29−1内のMOSトランジスタとの間には、図10で説明した関係がある。そして分離用トランジスタ28−2と、ロウアドレスデコード回路29−2内のMOSトランジスタとの間にも同様の関係がある。
図27は、分離用トランジスタ28−2、及びロウアドレスデコード回路29−2内のMOSトランジスタ26−1、26−2の断面図である。図示するように、分離用トランジスタ28−2は、p型ウェル領域227の表面内に形成された不純物拡散層282、283(ドレイン、ソース領域)と、不純物拡散層282、283間のウェル領域227上にゲート絶縁膜292を介在して形成されたゲート電極293を備えている。そして不純物拡散層282上にはコンタクトプラグCP14が形成され、コンタクトプラグCP14は金属配線層296によってワード線に接続される。また不純物拡散層283上にはコンタクトプラグCP15が形成されている。
MOSトランジスタ26−1は、p型ウェル領域227の表面内に形成された不純物拡散層284、285(ドレイン、ソース領域)と、不純物拡散層284、285間のウェル領域227上にゲート絶縁膜290を介在して形成されたゲート電極291を備えている。そして不純物拡散層284上にはコンタクトプラグCP16が形成されている。
MOSトランジスタ26−2は、n型ウェル領域226の表面内に形成された不純物拡散層286、287(ドレイン、ソース領域)と、不純物拡散層286、287間のウェル領域226上にゲート絶縁膜288を介在して形成されたゲート電極289を備えている。そして不純物拡散層286上にはコンタクトプラグCP17が形成されている。コンタクトプラグCP15〜CP17は、金属配線層297によって共通に接続されている。
上記構成において、分離用トランジスタ28−2のドレイン(ソースまたはドレインのうちの、ワード線に直接接続される一方)上に形成されたコンタクトプラグCP14とゲート電極293との距離をL3とする。またコンタクトプラグCP16とゲート電極291との距離、及びコンタクトプラグCP17とゲート電極289との距離をL4とする。すると、L3とL4との間には、L3>L4なる関係がある。すなわち、分離用トランジスタ28−2は、そのドレイン耐圧がソース耐圧よりも高くなるように形成されている。
また、分離用トランジスタ28−2のゲート電極293のゲート長をG3、MOSトランジスタ26−1、26−2のゲート電極291、289のゲート長をG4とすると、両者にはG3=G4なる関係がある。
次に、上記構成の3Tr−NAND型フラッシュメモリ3の動作について、図12、図28を用いて以下説明する。図28は、消去時及び書き込み時における、ビット線BL、ワード線WL、セレクトゲート線SGD、SGS、及びp型ウェル領域202の電位VPWについて示している。第1の実施形態と異なる点は、消去時に非選択ワード線に印加される電圧が12Vであり、書き込み時に非選択ワード線をフローティングにするのではなくVPWと同じ−6Vにした点である。
なお、初期動作及びデータラッチ動作は第1の実施形態と同様であるので説明は省略する。また、ビット線に電圧を与える構成についても第1の実施形態と同様であるので、以下では第1、第2ロウデコーダ130、140の動作に着目して説明する。
<書き込み動作>
書き込み動作について図29及び図30を用いて説明する。書き込み動作は、図12において、時刻t4以降に行われる。また図29は、書き込み動作時におけるメモリセルアレイ10、書き込み用セレクタ40、書き込み回路50、及びスイッチ群90の回路図である。図29において、ワード線WL0に接続されたメモリセルトランジスタMTにデータを書き込むものとし、そのうち、ビット線BL0に接続されたメモリセルトランジスタMTに“0”データを書き込み、ビット線BL1に接続されたメモリセルトランジスタMTに“1”データを書き込むものとする。また図30は、書き込み時における第1、第2ロウアドレスデコード回路29−1、29−2、分離用トランジスタ28−1、28−2、及びメモリセルアレイ10の回路図である。図30において、破線で示した領域は、同一ウェルであることを意味する。
まず、第1の実施形態で説明したとおり、ビット線BL0、BL1にはそれぞれVBB1、VBB2が与えられる。
そして、第1ロウデコーダ130、または第2ロウデコーダ140が、セレクトゲート線SGD0を選択し、選択セレクトゲート線SGD0にVBB2を印加し、非選択セレクトゲート線SGD1〜SGDm及び全てのセレクトゲート線SGS0〜SGSmにVBB1を印加する。すると、選択セレクトゲート線SGD0に接続される選択トランジスタST1のうち、VBB2が印加されているビット線BL1に接続されている選択トランジスタST1はカットオフ状態となる。他方、VBB1が印加されているビット線BL0に接続されている選択トランジスタST1はオン状態となる。
更に、第1ロウデコーダ130において、選択ワード線WL0に対応する第1ロウアドレスデコード回路29−1は、正電位VPP1(11V)を出力する。また非選択ワード線WL1〜WLmに対応する第1ロウアドレスデコード回路29−1は、0Vを出力する。そして、WISOGは0Vとされている。従って、選択ワード線WL0に対応する分離用トランジスタ28はオン状態となり、非選択ワード線WL1〜WLmに対応する分離用トランジスタ28はカットオフとなる。その結果、選択ワード線WL0にはVPP1が印加される。
また第2ロウデコーダ140において、選択ワード線WL0に対応する第2ロウアドレスデコード回路29−2は、正電位Vcc1(3V)を出力する。また非選択ワード線WL1〜WLmに対応する第2ロウアドレスデコード回路29−2は、VBB1を出力する。そして、ZISOGは0Vとされている。従って、選択ワード線WL0に対応する分離用トランジスタ28−2はカットオフとなり、非選択ワード線WL1〜WLmに対応する分離用トランジスタ28−2はオン状態となる。その結果、非選択ワード線WL1〜WLmにはVBB1が印加される。
また第1ロウデコーダ130または第2ロウデコーダ140は、メモリセルが形成されている基板(p型ウェル領域202)にVBB1を与える。更に、n型ウェル領域201及びp型ウェル領域225の電位WNH1、WPH1はそれぞれVPP1、0V、n型ウェル領域226及びp型ウェル領域227の電位WNH2、WPH2はそれぞれVcc1、VBB1とされている。
上記の結果、カットオフとされた選択トランジスタST1を含むメモリセル内のメモリセルトランジスタMTは負の閾値を維持する。また、選択セレクトゲート線SGD0に接続され、且つビット線BL0に接続されている選択トランジスタST1を含むメモリセル内には電子が注入され、メモリセルトランジスタMTの閾値は正に変化する、
<消去動作>
次に、消去動作について、図31及び図32を用いて説明する。図32は、消去動作時におけるメモリセルアレイ10、書き込み用セレクタ40、書き込み回路50、及びスイッチ群90の回路図である。図31は、ワード線WL0に接続されたメモリセルトランジスタからデータの消去を行う場合を示している。また図32は、書き込み時における第1、第2ロウアドレスデコード回路29−1、29−2、分離用トランジスタ28−1、28−2、及びメモリセルアレイ10の回路図である。
まず第1の実施形態で説明したとおり、ビット線BL0〜BLnは、ラッチ回路51及びVNEGPRG並びにVPIとは電気的に分離されて、フローティングの状態となる。
そして、第1ロウデコーダ130または第2ロウデコーダ140は、全てのセレクトゲート線SGD0〜SGDm、SGS0〜SGSmにVPP2(12V)を印加する。更に第1ロウデコーダ130において、選択ワード線WL0に対応する第1ロウアドレスデコード回路29−1は0Vを出力する。また非選択ワード線WL1〜WLmに対応する第1ロウアドレスデコード回路29−1は、VPP2を出力する。そして、WISOGは例えば0Vとされている。従って、選択ワード線WL0に対応する分離用トランジスタ28−1はカットオフとなり、非選択ワード線WL1〜WLmに対応する分離用トランジスタ28−1はオン状態となる。その結果、非選択ワード線WL1〜WLmには、第1ロウアドレスデコード回路29−1からVPP2が印加される。
また第2ロウデコーダ140において、選択ワード線に対応する第2ロウアドレスデコード回路29−2はVBB3(−8V)を出力する。また非選択ワード線WL1〜WLmに対応する第2ロウアドレスデコード回路29−2はVcc1を出力する。そしてZISOGは0Vとされている。従って、選択ワード線WL0に対応する分離用トランジスタ28−2はオン状態となり、その他はカットオフとなる。よって、選択ワード線WL0には、第2ロウアドレスデコード回路29−2からVBB3が印加される。
更に、第1、第2ロウデコーダ130、140のいずれかは、メモリセルが形成されている半導体基板(p型ウェル領域202)にVPP2(12V)を印加する。更に、n型ウェル領域201及びp型ウェル領域225の電位WNH1、WPH1はそれぞれVPP2、0Vとされ、n型ウェル領域226及びp型ウェル領域227の電位WNH2、WPH2はそれぞれVcc1、VBB3とされている。
上記の結果、選択ワード線WL0に接続されているメモリセルトランジスタMTからデータが消去され、メモリセルトランジスタMTの閾値は負となる。また、非選択ワード線WL1〜WLmに接続されているメモリセルトランジスタMTにおいては、ワード線WL1〜WLmとウェル領域との間に電位差が無いため、データは消去されない。
<読み出し動作>
次に読み出し動作について図33及び図34を用いて説明する。図33は、3Tr−NAND型フラッシュメモリ3のメモリセルアレイ10の回路図であり、ビット線BL0とワード線WL0に接続されたメモリセルトランジスタMTからデータを読み出す場合について示している。また図34は、読み出し時における第1、第2ロウアドレスデコード回路29−1、29−2、分離用トランジスタ28−1、28−2、及びメモリセルアレイ10の回路図である。
まず、第1、第2ロウデコーダ130、140のいずれかは、全てのセレクトゲート線SGS0〜SGSmにVcc1(3V)を印加する。そして、選択セレクトゲート線SGD0にVcc1を印加し、非選択セレクトゲート線SGD1〜SGDmに0Vを印加する。これにより、選択セレクトゲート線SGD0、SGS0に接続される選択トランジスタST1、ST2はオン状態とされる。すなわち、セレクトゲート線SGDにはロウアドレス信号に基づいて電圧が与えられ、セレクトゲート線SGSにはロウアドレス信号に関係なく一括して電圧が印加される。
更に第1ロウデコーダ130における全ての第1ロウアドレスデコード回路29−1は0Vを出力する。そしてWISOGは0Vとされている。従って、分離用トランジスタ28−1は全てカットオフとなる。また第2ロウデコーダ140における全ての第2ロウアドレスデコード回路29−2は0Vを出力する。そしてZISOGは3Vとされている。従って、分離用トランジスタ28−2は全てオン状態となる。従って、全ワード線WL0〜WLmに、第2ロウアドレスデコード回路29−2から0Vが印加される。なお、n型ウェル領域201及びp型ウェル領域225の電位WNH1、WPH1はそれぞれVcc1、0Vとされ、n型ウェル領域226及びp型ウェル領域227の電位WNH2、WPH2はそれぞれVcc1、0Vとされている。
すると、メモリセルトランジスタMTは、書き込まれているデータが“1”であれば、閾値が負なのでオン状態、書き込まれているデータが“0”であれば、閾値が正なのでオフ状態となる。
この状態で、ビット線は、読み出し用セレクタ60を介してセンスアンプ70に接続され、選択ビット線BL0に例えば2.0Vが印加されて、データが読み出される。
以上のように、この発明の第2の実施形態に係るフラッシュメモリであると、上記第1の実施形態で説明した(1)乃至(6)の効果が得られる。なお、以下、効果(2)について図35乃至図37を用いて説明する。図35乃至図37は、メモリセルアレイ10及び分離用トランジスタ28−1、28−2の断面図であり、図35は書き込み選択された領域、図36は消去選択された領域、図37は消去非選択された領域について示している。
まず図35に示すように、書き込み時において、非選択ワード線には−6Vが印加される。従って、カットオフ状態にある分離用トランジスタ28−1のドレインの電位は−6Vとなる。また、n型ウェル領域201の電位WNH1は−11Vとされている。従って、分離用トランジスタ28−1のドレインとn型ウェル領域201との間には17Vの電位差が生じる。
また図36に示すように、消去時において、選択ワード線には−8Vが印加される。従って、カットオフ状態にある分離用トランジスタ28−1のドレインの電位は−8Vとなる。またn型ウェル領域201の電位WNH1は12Vとされている。従って、分離用トランジスタ28−1のドレインとn型ウェル領域201との間には20Vの電位差が生じる。
更に図37に示すように、消去時において、非選択ワード線には12Vが印加される。従って、カットオフ状態にある分離用トランジスタ28−2のドレインの電位も12Vとなる。またp型ウェル領域227の電位WPH2は−8Vとされている。従って、分離用トランジスタ28−2のドレインとp型ウェル領域227との間には20Vの電位差が生じる。
しかし上記説明したように、分離用トランジスタ28−1、28−2は、ドレイン付近における電界集中を緩和するように形成されている(図10及び図27参照)。従って、第1の実施形態で効果(2)として説明したように、分離用トランジスタのドレインがブレイクダウンすることを抑制できる。
更に本実施形態では、下記(7)、(8)の効果を併せて得られる。
(7)フラッシュメモリの動作信頼性を向上できる。
本実施形態であると、消去時及び書き込み時において、正電圧は第1ロウデコーダ130が供給し、負電圧は第2ロウデコーダ140が供給する。従って、消去時において、非選択ワード線に、メモリセルが形成されているp型ウェル領域の電位VPWと同じ電圧を印加出来る。これにより、非選択ワード線に接続されているメモリセルトランジスタのゲート絶縁膜には、殆ど電圧ストレスがかからない。従って、メモリセルトランジスタのゲート絶縁膜の劣化を防止できる。
また、書き込み時において、非選択ワード線に、電位VPWと同じ電圧を印加できる。このように、カップリングを用いずに直接電圧を非選択ワード線に印加することで、ゲート絶縁膜に電圧ストレスがかかることを効果的に抑制できる。
従って、フラッシュメモリの動作信頼性を向上できる。
(8)フラッシュメモリの動作制御が簡易となる。
本実施形態であると、消去時及び書き込み時において、正電圧は第1ロウデコーダ130が供給し、負電圧は第2ロウデコーダ140が供給する。従って、書き込み時及び消去時においては分離用トランジスタ28−1、28−2のゲート電位であるWISOG及びZISOGを常時0Vとしておくことが出来る。すなわち、WISOG、ZISOGの制御が不要となり、動作制御が簡略化される。
なお上記実施形態では、読み出し時において、全ての選択トランジスタのソースに一定電圧を印加し、ドレインにはロウアドレス信号に応じた電圧を印加している。しかしこの関係は逆であってもよい。すなわち、全ての選択トランジスタのドレインに一定電圧を印加し、ソースにロウアドレス信号に応じた電圧を印加しても良い。
次に、この発明の第3の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第2の実施形態を、NAND型フラッシュメモリに適用したものである。すなわち、図24におけるメモリセルアレイ10をNAND型フラッシュメモリに置き換え、且つ電圧発生回路120の生成電圧を変えたものである。従って、メモリセルアレイ10及び電圧発生回路120以外の構成の説明は省略する。図38は、本実施形態に係るフラッシュメモリ3の備えるメモリセルアレイ10の回路図である。
図38に示すように、メモリセルアレイ10は、マトリクス状に配置された複数個のNANDセルを有している。NANDセルの各々は、8個のメモリセルトランジスタMT〜MTと、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個であってもよく、その数は限定されるものではない。メモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタMTの一端側のドレイン領域が選択トランジスタST1のソース領域に接続され、他端側のソース領域が選択トランジスタST2のドレイン領域に接続されている。
同一行にあるメモリセルトランジスタMTの制御ゲートは、ワード線WL0〜WLmのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタST1、ST2のゲートは、それぞれセレクトゲート線SGD、SGSに接続されている。また、同一列にある選択トランジスタST1のドレインは、ビット線BL0〜BLnのいずれかに共通接続されている。そして、選択トランジスタST2のソースはソース線SLに共通接続され、ソース線ドライバ15に接続されている。なお、選択トランジスタST1、ST2は必ずしも両方必要ではない。NANDセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
電圧発生回路120は、外部から入力される電圧Vcc1に基づいて、複数の内部電圧を生成する。図39は電圧発生回路120の回路図である。図示するように、電圧発生回路120の構成は、第1の実施形態で説明したとおりである。そしてチャージポンプ回路122は、負電圧VBB1(=−8V)、VBB2(=−6V)、及びVBB4を生成する。またチャージポンプ回路123は、正電圧VPP(=12V)、Vpass(=2V)、及びVpass2(=4V)を生成する。
次に、NAND型フラッシュメモリ3の備えるメモリセルアレイ10の平面構成及び断面構成について説明する。図40はメモリセルアレイ10の一部領域の平面図である。
図示するように、半導体基板200中に、第1方向に沿ったストライプ形状の素子領域AAが、第2方向に沿って複数形成されている。そして、複数の素子領域AAを跨ぐようにして、第2方向に沿ったストライプ形状のワード線WL0〜WLmが形成されている。更に、8本のワード線を挟むようにして、第2方向に沿ったストライプ形状のセレクトゲート線SGD、SGSが形成されている。そして、ワード線WL0〜WLmと素子領域AAとが交差する領域には、メモリセルトランジスタMTが形成され、セレクトゲート線SGD、SGSと素子領域AAとが交差する領域には、それぞれ選択トランジスタST1、ST2が形成されている。また、ワード線WL0〜WLmと素子領域AAとが交差する領域には、メモリセルトランジスタMT毎に分離されたフローティングゲート(図示せず)が形成されている。選択トランジスタST1、ST2も、メモリセルトランジスタMT同様に、制御ゲート及びフローティングゲートを有している。しかしメモリセルトランジスタMTと異なり、フローティングゲートは、第2方向に沿って隣接する選択トランジスタST同士で共通接続されている。そして、図示せぬシャント領域において、選択トランジスタST1、ST2のフローティングゲートと制御ゲートとが接続されている。
選択トランジスタST2のソース領域上には、それぞれ第2方向に沿ったストライプ形状のソース線SLが形成されている。ソース線SLは、コンタクトプラグCP5を介して、選択トランジスタST2のソース領域と接続されている。そして、ソース線SLはソース線ドライバ80に接続されている。
素子領域AA上には、第1方向に沿ったストライプ形状のビット線BL0〜BLnが形成されている。ビット線BL0〜BLnは、コンタクトプラグCP6を介して選択トランジスタST1のドレイン領域と接続されている。
図41は図40におけるY2−Y2’線方向に沿った断面図である。
図示するように、p型半導体(シリコン)基板200の素子領域AAの表面領域内に、n型ウェル領域201が形成されている。またn型ウェル領域201の表面領域内には、p型ウェル領域202が形成されている。そして、p型ウェル領域202上には、ゲート絶縁膜203が形成され、ゲート絶縁膜203上に、複数のメモリセルトランジスタMT、及び選択トランジスタST1、ST2のゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極は、ゲート絶縁膜203上に形成された多結晶シリコン層204、多結晶シリコン層204上に形成されたゲート間絶縁膜205、ゲート間絶縁膜205上に形成された多結晶シリコン層206、及び多結晶シリコン層206上に形成されたシリサイド層207を有している。ゲート間絶縁膜205は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるON膜、NO膜、またはONO膜で形成される。メモリセルトランジスタMTにおいては、多結晶シリコン層204はワード線方向で隣接する素子領域AA間で互いに分離されており、フローティングゲート(FG)として機能する。また、多結晶シリコン層206及びシリサイド層207はコントロールゲート(ワード線WL)として機能する。そして、多結晶シリコン層206は、ワード線方向で隣接する素子領域AA間で共通接続されている。選択トランジスタST1、ST2においては、図示せぬシャント領域でゲート間絶縁膜205の一部が除去されており、多結晶シリコン層204、206は電気的に接続されている。そして、多結晶シリコン層204、206及びシリサイド層207が、セレクトゲート線SGD、SGSとして機能する。選択トランジスタST1、ST2においては、多結晶シリコン層204及び多結晶シリコン層206は、ワード線方向で隣接する素子領域AA間で分離されておらず、共通接続されている。
そして隣接するゲート電極間に位置する半導体基板200表面内には、ソース・ドレイン領域として機能する不純物拡散層208が形成されている。不純物拡散層208は、隣接するトランジスタ同士で共用されている。すなわち、隣接する2つの選択トランジスタST1間の不純物拡散層208は、2つの選択トランジスタST1のドレイン領域として機能する。また隣接する2つの選択トランジスタST2間の不純物拡散層208は、2つの選択トランジスタST2のソース領域として機能する。また隣接する2つのメモリセルトランジスタMT間の不純物拡散層208は、2つのメモリセルトランジスタMTのソース・ドレイン領域として機能する。更に、隣接するメモリセルトランジスタMTと選択トランジスタST1との間の不純物拡散層208は、メモリセルトランジスタMTのドレイン領域及び選択トランジスタST1のソース領域として機能する。他方、隣接するメモリセルトランジスタMTと選択トランジスタST2との間の不純物拡散層208は、メモリセルトランジスタMTのソース領域及び選択トランジスタST2のドレイン領域として機能する。そして、選択トランジスタST1のドレイン領域208表面内、及び選択トランジスタST2のソース領域35表面内には、シリサイド層209が形成されている。なお、メモリセルトランジスタMTのソース・ドレイン領域208、選択トランジスタST1のソース領域208、及び選択トランジスタST2のドレイン領域208内には、シリサイド層は形成されない。また、メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極(積層ゲート)の側面には、側壁絶縁膜210が形成されている。側壁絶縁膜210は、積層ゲートのソース領域に面する側及びドレイン領域に面する側の両方に形成されている。そして、メモリセルトランジスタMTと選択トランジスタST1、ST2の積層ゲート間の領域は、側壁絶縁膜210によって埋め込まれている。従って、メモリセルトランジスタMTのソース・ドレイン領域、選択トランジスタST1のソース領域、及び選択トランジスタST2のドレイン領域の上面は、側壁絶縁膜210によって被覆されている。
そして、半導体基板200上には、上記メモリセルトランジスタMT、及び選択トランジスタST1、ST2を被覆するようにして、層間絶縁膜211が形成されている。層間絶縁膜211中には、選択トランジスタST2のソース領域208内に形成されたシリサイド層209に達するコンタクトプラグCP5が形成されている。そして層間絶縁膜211上には、コンタクトプラグCP5に接続される金属配線層212が形成されている。金属配線層212は、ソース線SLとして機能する。また、層間絶縁膜211中には、選択トランジスタST1のドレイン領域208内に形成されたシリサイド層209に達するコンタクトプラグCP7が形成されている。そして層間絶縁膜211上には、コンタクトプラグCP3に接続される金属配線層213が形成されている。
層間絶縁膜211上には、金属配線層212、213を被覆するようにして、層間絶縁膜214が形成されている。そして、層間絶縁膜214中には、金属配線層213に達するコンタクトプラグCP8が形成されている。そして、層間絶縁膜214上には、複数のコンタクトプラグCP8に共通に接続された金属配線層215が形成されている。金属配線層215は、ビット線BLとして機能する。上記コンタクトプラグCP7、CP8、及び金属配線層213が、図40におけるコンタクトプラグCP6に相当する。
層間絶縁膜214上には、金属配線層215を被覆するようにして、層間絶縁膜216が形成されている。そして、層間絶縁膜216上には金属配線層217が形成されている。金属配線層217は、図示せぬ領域において、選択トランジスタST1、ST2のシリサイド層207に接続されており、選択ゲート線SGD、SGSのシャント配線として機能する。そして、層間絶縁膜216上には、金属配線層217を被覆するようにして、層間絶縁膜218が形成されている。
なお、カラム方向に沿ったメモリセルアレイ10、書き込み用セレクタ40、ラッチ回路50、及びスイッチ群90の断面構造は、第1の実施形態で説明した図8とほぼ同様であり、メモリセルアレイ10の構成を図41に置き換えた以外は同じであるので説明は省略する。またロウ方向に沿ったメモリセルアレイ10、スイッチ群132、142、及びロウアドレスデコード回路29−1、29−2の断面構造は、第2の実施形態で説明した図26とほぼ同様であり、メモリセルアレイ10の構成を図41に置き換えた以外は同じであるので説明は省略する。
なお、第2ロウデコーダ140内の分離用トランジスタ28−2は、ゲートが0Vとされた際に、ソースにVpass(2V)が印加された際はオン、Vcc1(3V)が印加された際にはカットオフとなるように閾値が設定されている。
次に、上記構成のNAND型フラッシュメモリ3の動作について、図8を用いて以下説明する。図8は、第1の実施形態で説明したリセット信号Reset、データ信号、VPI、及びVNEGPRGのタイミングチャートである。なお、初期動作及びデータラッチ動作は第1、第2の実施形態と同様であるので説明は省略する。また、ビット線に電圧を与える構成についても第1の実施形態と同様であるので、以下では第1、第2ロウデコーダ130、140の動作に着目して説明する。
<書き込み動作>
書き込み動作について図42及び図43を用いて説明する。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタMTのフローティングゲートに電子を注入するか否かで、“0”データ、“1”データを書き分ける。電子のフローティングゲートへの注入は、FN tunnelingによって行われる。書き込み動作は、図8において、時刻t4以降に行われる。また図42は、書き込み動作時におけるメモリセルアレイ10、書き込み用セレクタ40、書き込み回路50、及びスイッチ群90の回路図である。図42において、ワード線WL0に接続されたメモリセルトランジスタMTにデータを書き込むものとし、そのうち、ビット線BL0に接続されたメモリセルトランジスタMTに“0”データを書き込み、ビット線BL1に接続されたメモリセルトランジスタMTに“1”データを書き込むものとする。換言すれば、ビット線BL0に接続されたメモリセルが選択され、ビット線BL1に接続されたメモリセルが非選択とされる。また図43は、書き込み時における第1、第2ロウアドレスデコード回路29−1、29−2、分離用トランジスタ28−1、28−2、及びメモリセルアレイ10の回路図である。図43において、破線で示した領域は、同一ウェルであることを意味する。
まず書き込み動作にあたって、上記第1の実施形態で説明したとおり、ビット線BL0、BL1にはそれぞれVBB1、VBB2が与えられる。
そして、第1、第2ロウデコーダ130、140のいずれかが、データを書き込むべきメモリセルトランジスタが含まれるブロックを選択する。なお、“ブロック”とは、セレクトゲート線SGD、SGS共通とする複数のNANDセルの集合と定義する。すなわち、第1、第2ロウデコーダ130、140のいずれかは、選択ブロックに接続されるセレクトゲート線SGD0、SGS0を選択し、選択セレクトゲート線SGD0、SGS0に、それぞれVBB2、VBB1を印加する。また、非選択ブロックに接続されるセレクトゲート線SGD1〜SGDm、及びセレクトゲート線SGS1〜SGSmは全て非選択とし、VBB1を印加する。すなわち、図42に示されるように、ワード線WL0〜WL7に接続されるブロックが選択され、その他のブロックが非選択とされる。
その結果、VBB2が印加されているビット線BL1に接続され、且つ選択セレクトゲート線SGD0に接続される選択トランジスタST1はカットオフ状態となる。他方、VBB1が印加されているビット線BL0に接続され、且つ選択セレクトゲート線SGD0に接続されている選択トランジスタST1はオン状態となる。
更に、第1ロウデコーダ130において、ワード線WL0に対応する第1ロウアドレスデコード回路29−1はVPP(12V)を出力し、その他のワード線WL1〜WLmに対応する第1ロウアドレスデコード回路29−1は0Vを出力する。そしてWISOGは0Vとされる。従って、ワード線WL0に対応する分離用トランジスタ28−1はオン状態となり、ワード線WL1〜WLmに対応する分離用トランジスタ28−1はオフ状態となる。その結果、ワード線WL0には第1ロウアドレスデコード回路29−1からVPPが印加される。
また第2ロウデコーダ140において、選択ブロック内のワード線WL1〜WL7に対応する第2ロウアドレスデコード回路29−2はVpass(2V)を出力し、選択ブロック内のワード線WL0及び非選択ブロック内の全てのワード線WL8〜WLmに対応する第2ロウアドレスデコード回路29−2はVBB1(−8V)を出力する。そしてZISOGは0Vとされる。従って、ワード線WL0に対応する分離用トランジスタ28−2はカットオフとされ、その他のワード線WL1〜WLmに対応する分離用トランジスタ28−2はオン状態となる。その結果、ワード線WL1〜WL7には第2ロウアドレスデコード回路29−2からVpassが印加され、ワード線WL8〜WLmにはVBB1が印加される。また、選択ワード線に対応する第2ロウアドレスデコード回路29−2はVBB1を出力する。従って、選択ワード線WL0に対応する分離用トランジスタ28−2はカットオフとなる。
以上の結果、選択ブロック内に含まれる全てのメモリセルトランジスタMTにチャネル領域が形成される。すると、選択セレクトゲート線SGD及びビット線BL1に接続されている選択トランジスタST1はカットオフ状態にあるから、当該選択トランジスタST1を含むNANDセル内のメモリセルトランジスタMTのチャネル電位はフローティングとなる。そして、ワード線WLとのカップリングにより、略ワード線電位まで上昇する。他方、選択セレクトゲート線SGD0及びビット線BL0に接続されている選択トランジスタST1はオン状態にあるから、当該選択トランジスタST1を含むNANDセル内のメモリセルトランジスタMTのチャネル電位はVBB1となる。
また第1ロウデコーダ130は、NANDセルが形成されている基板(p型チャネル領域202)にVBB1を与える。なお、n型ウェル領域201及びp型ウェル領域225の電位WNH1、WPH1はそれぞれVPP、0V、n型ウェル領域226及びp型ウェル領域227の電位WNH2、WPH2はそれぞれVpass、VBB1とされている。
上記の結果、カットオフとされた選択トランジスタST1を含むNANDセル内のメモリセルトランジスタMTにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち、ビット線BL1及び選択ワード線WL1に接続されているメモリセル(“1”データを書き込むべきメモリセル)の閾値は負の値を維持する。
他方、選択セレクトゲート線SGD0に接続され、且つビット線BL0に接続されている選択トランジスタST1を含むNANDセル内において、非選択ワード線WLに接続されているメモリセルトランジスタMTにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわちデータは書き込まれない。
また、選択ワード線WL1に接続されているメモリセルトランジスタMTにおいては、ゲート・チャネル間の電位差が(VPP−VBB1=20V)であるので、FN tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタMTの閾値は正に変化する、すなわち“0”データが書き込まれる。
以上のようにして、1ページのメモリセルトランジスタに一括してデータが書き込まれる。
<消去動作>
次に、消去動作について、図44及び図45を用いて説明する。図44は、消去動作時におけるメモリセルアレイ10、書き込み用セレクタ40、書き込み回路50、及びスイッチ群90の回路図である。また図45は、消去時における第1、第2ロウアドレスデコード回路29−1、29−2、分離用トランジスタ28−1、28−2、及びメモリセルアレイ10の回路図である。データの消去は、ブロック一括消去である。消去動作は、FN tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図44、図45は、セレクトゲート線SGD0、SGS0に接続されたブロックについて、データの消去を行う場合を示している。
まず消去動作にあたって、第1の実施形態で説明したとおり、ビット線BL0〜BLnは、ラッチ回路51及びVNEGPRG並びにVPIとは電気的に分離されて、フローティングの状態となる。
そして、第1、第2ロウデコーダ130、140のいずれかは、全てのセレクトゲート線SGD0〜SGDm、SGS0〜SGSmをフローティングとする。更に、第1ロウデコーダ130において、選択ブロック(ワード線WL0〜WL7)に対応する第1ロウアドレスデコード回路29−1は0Vを出力し、非選択ブロック(ワード線WL8〜WLm)に対応する第1ロウアドレスデコード回路29−1はVPP(12V)を出力する。そしてWISOGは0Vとされている。従って、選択ブロックに対応する分離用トランジスタ28−1はカットオフとなり、非選択ブロックに対応する分離用トランジスタ28−1はオン状態となる。その結果、非選択ブロック内のワード線WL8〜WLmには、第1ロウアドレスデコード回路29−1からVPPが印加される。
また第2ロウデコーダ140において、選択ブロックに対応する第2ロウアドレスデコード回路29−2はVBB1(−8V)を出力し、非選択ブロックに対応する第2ロウアドレスデコード回路29−2はVcc1(3V)を出力する。そしてZISOGは0Vとされている。従って、選択ブロックに対応する分離用トランジスタ28−2はオン状態となり、非選択ブロックに対応する分離用トランジスタ28−2はカットオフとなる。その結果、選択ブロック内のワード線WL0〜WL7には、第2ロウアドレスデコード回路29−2からVBB1が印加される。
また第1ロウデコーダ130は、メモリセルが形成されているp型ウェル領域202の電位VPWをVPPとする。更にn型ウェル領域201及びp型ウェル領域225の電位WNH1及びWPH1は、それぞれVPP、0Vとされ、n型ウェル領域226及びp型ウェル領域207の電位WNH2及びWPH2は、それぞれVcc1、VBB1とされる。
すると、選択ブロック内においては、全てのメモリセルトランジスタMTと半導体基板との間の電位差が(VPP−VBB1=20V)となり、フローティングゲート内の電子がFN tunnelingによって半導体基板に引き抜かれる。その結果、選択ブロック内の全てのメモリセルトランジスタMTからデータが消去され、メモリセルトランジスタMTの閾値は負となる。すなわち、図44に示すように、ワード線WL0〜WL7に接続された全てのメモリセルトランジスタMTのフローティングゲートから電子が半導体基板に引き抜かれ、データが消去される。
非選択ブロック内においては、ワード線WLの電位がVPWと同程度とされているため、フローティングゲートから電子は引き抜かれず、データは消去されない。また、セレクトゲート線SGS0〜SGSm、SGD0〜SGDmも、カップリングによってVPP程度に電位が上昇し、選択トランジスタSTのゲート酸化膜にストレスがかからない。
以上のようにして、選択ブロックから一括してデータが消去される。
<読み出し動作>
次に読み出し動作について図46及び図47を用いて説明する。図47は、NAND型フラッシュメモリ3のメモリセルアレイ10の回路図である。また図47は、読み出し時における第1、第2ロウアドレスデコード回路29−1、29−2、分離用トランジスタ28−1、28−2、及びメモリセルアレイ10の回路図である。ここでは、ビット線BL0とワード線WL0に接続されたメモリセルトランジスタMTからデータを読み出す場合について説明する。
読み出し動作時においては、第2ロウデコーダ140はワード線に電圧を印加せず、ワード線への電圧印加は第1ロウデコーダ130によって行われる。
そして第1、第2ロウデコーダ130、140のいずれかは、データを読み出すべきメモリセルトランジスタが含まれるブロックを選択する。そして第1ロウデコーダ130、140のいずれかは、選択ブロックに接続されるセレクトゲート線SGD0、SGS0を選択し、選択セレクトゲート線SGD0、SGS0にVpass2(4V)を印加する。また非選択ブロックに接続されるセレクトゲート線SGD1〜SGDm、SGS1〜SGSmを非選択とし、0Vを印加する。これにより、選択セレクトゲート線SGD0、SGS0に接続される選択トランジスタST1、ST2はオン状態とされる。
引き続き、第1ロウデコーダ130は、選択ブロック内においてワード線WL0を選択する。すなわち、ワード線WL0に対応する第1ロウアドレスデコード回路29−1は0Vを出力し、その他のワード線WL1〜WL7に対応する第1ロウアドレスデコード回路29−1はVpass2を出力する。また、非選択ブロックのワード線WL8〜WLmに対応する第1ロウアドレスデコード回路29−1は0Vを出力する。そして、WISOGは−4Vとされる。従って、全ての分離用トランジスタ28−1がオン状態となる。その結果、ワード線WL0には0Vが印加され、ワード線WL1〜WL7には、第1ロウアドレスデコード回路29−1からVpass2が印加される。更に、非選択ブロックのワード線WL7〜WLmには0Vが印加される。
なおZISOGには0Vまたは−4Vが印加されており、分離用トランジスタ28−2の全てはカットオフとされている。
すると、選択ブロック内のワード線WL1〜WL7に接続されたメモリセルトランジスタMTは、書き込まれているデータが“0”であれ“1”であれ、全てオン状態とされる。そして、選択ワード線WL0に接続されたメモリセルトランジスタMTは、書き込まれているデータが“1”であれば、閾値が負なのでオン状態、書き込まれているデータが“0”であれば、閾値が正なのでオフ状態となる。
この状態で、ビット線は、読み出し用セレクタ60を介してセンスアンプ70に接続され、選択ビット線BL0に例えば2.0Vが印加される。すると、選択ワード線WL6及び選択ビット線BL0に接続されているメモリセルトランジスタMTに書き込まれているデータが“1”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“0”であれば、電流は流れない。
以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ140が増幅することによって、データの読み出しが行われる。なお図46、図47の例では、1本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。また、読み出しの際は、全ての選択回路41内のMOSトランジスタ42、43はオフ状態とされ、ビット線BL0〜BLnは、ラッチ回路51及びVPI並びにVNEGPRGと電気的に分離されている。
以上のように、NAND型フラッシュメモリの場合であっても、上記第1、第2の実施形態で説明した効果(1)乃至(8)が得られる。
次に、この発明の第4の実施形態に係る不揮発性半導体記憶装置について、図48を用いて説明する。本実施形態は、上記第3の実施形態で説明したNAND型フラッシュメモリ3において、メモリセルに複数の閾値を持たせたものである。図48は、本実施形態に係るNAND型フラッシュメモリのメモリセルの閾値分布を示す図である。
図示するように、本実施形態に係るメモリセルは、“00”、“01”、“10”、“11”の4つの値を有している。そして、“11”データ、“10”データを有するメモリセルの閾値電圧は負電圧であり、“01”、“00”データを有するメモリセルの閾値電圧は正電圧である。
メモリセルに複数の閾値電圧を設定する方法は、例えば特開2001−93288号公報記載の方法を用いることが出来る。本公報では正電圧のみを用いてメモリセルの閾値を設定している。しかし本実施形態では、図49に示すように、書き込み及びベリファイの際に、第1、第2ロウデコーダ130、140によって与えらられる負電圧も用いる。これにより、負電圧の閾値を設定することが出来る。
上記のように、本実施形態に係るNAND型フラッシュメモリによれば、上記第3の実施形態で説明した効果に加えて、下記(9)の効果が得られる。
(9)3値以上のデータを保持するNAND型フラッシュメモリの動作信頼性を向上できる。
本効果について図50を用いて説明する。図50は、本実施形態及び従来のNAND型フラッシュメモリの閾値分布について示しており、例として4値を有する場合について示している。
図示するように、4値を有する従来のNAND型フラッシュメモリでは、消去状態である“11”データ以外の3つのデータの閾値電圧は全て正電圧であった。そして、閾値電圧として設定可能な最大電圧は、信頼性の観点から例えば5V程度に制限される。従って、従来は0〜5Vの間に3つの閾値電圧を設定する必要があった。
しかし本実施形態では、メモリセルの閾値電圧を負電圧に設定できる。例えば、従来の、閾値が正電圧であるいずれか1つのデータの閾値電圧を負電圧に変更したとする。すると、閾値電圧が正電圧であるデータは2つであり、0〜5Vの間に2つの閾値電圧を設定すれば良い。すなわち、閾値電圧が正電圧である2つのデータの閾値電圧差を、従来よりも大きくすることが出来る。
従って、データの書き込み信頼性が向上し、同時に読み出し信頼性も向上できる。
なお、図49、図50の例では4値のデータを有し、そのうちの2つのデータの閾値が負電圧、2つのデータの閾値が正電圧である場合について説明した。しかし、例えば図51に示すように、閾値電圧が正電圧であるデータを3つ、負電圧であるデータを2つに設定しても良いし、更に閾値電圧が負電圧であるデータを3つに設定しても良い。
次に、この発明の第5の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第1乃至第3の実施形態で説明した分離用トランジスタ28、28−1、28−2の配置方法に関するものである。図52は、分離用トランジスタ28、28−1の平面図である。
図示するように、n型ウェル領域201の表面内に、例えばn型ウェル領域201よりも不純物濃度の低いn型ウェル領域230が形成されている。そして、n型ウェル領域230上に分離用トランジスタ28、28−1が形成されている。分離用トランジスタ28、28−1は、前述の通り、ドレイン耐圧がソース耐圧よりも高く設定されており、その表面積もソースよりドレインの方が大きく形成されている。そして、ドレインがメモリセルアレイに相対し、ソースがロウアドレスデコード回路29、29−1に相対するように形成されている。なおメモリセルアレイが形成されるp型ウェル領域202とn型ウェル領域230との間には、ガードリングとなるn+型不純物拡散層232が形成されている。
図53は、分離用トランジスタ28−2の平面図である。図示するように、p型ウェル領域227の表面内に、例えばp型ウェル領域227よりも不純物濃度の低いp型ウェル領域231が形成されている。そして、p型ウェル領域231上に分離用トランジスタ28−2が形成されている。分離用トランジスタ28−2は、ドレインがメモリセルアレイに相対し、ソースがロウアドレスデコード回路29−2に相対するように形成されている。なおメモリセルアレイが形成されるp型ウェル領域202とp型ウェル領域231との間には、ガードリングとなるp+型不純物拡散層233が形成されている。
図54、図55は、複数の分離用トランジスタ28同士、分離用トランジスタ28−1同士、または分離用トランジスタ28−2同士の配置方法について示している。
図示するように、分離用トランジスタ28、28−1、28−2は、互いにソースとソース、またはソースとドレインが相対するように配置される。すなわち、ワード線に直接に接続される不純物拡散層が隣接しないように、分離用トランジスタは配置される。
上記のように、本実施形態に係る構成によれば、上記(1)乃至(9)で説明した効果に加えて、下記(10)の効果を得ることが出来る。
(10)ロウデコーダの信頼性を向上できる。
図52、図53に示す構成によれば、分離用トランジスタ28、28−1、28−2は、ロウアドレスデコード回路29、29−1、29−2が形成されるウェル領域よりも低不純物濃度のウェル領域上に形成される。従って、分離用トランジスタのドレインに高電圧が印加されたとしても、電界集中密度を低減できる。従って、ドレインがブレイクダウンすることを効果的に防止できる。
また、分離用トランジスタは、そのソースがロウアドレスデコード回路に隣接するように配置される。従って、分離用トランジスタのドレインに高電圧が印加された際、その影響を、ロウアドレスデコード回路を形成するMOSトランジスタが受け難い。従って、ロウアドレスデコード回路の信頼性が向上される。
更に図54、図55に示す配置によれば、分離用トランジスタは、ドレイン同士が隣接して配置されていない。すなわち、高電圧が印加される領域が隣り合わないように配置されている。従って、分離用トランジスタのドレインがブレイクダウンすることを抑制できる。
また場合によって高電圧が印加されるドレインを、ロウアドレスデコード回路から
次に、この発明の第6の実施形態に係る不揮発性半導体記憶装置について、図56を用いて説明する。本実施形態は、上記第1乃至第5の実施形態に係るフラッシュメモリを備えたシステムLSIに関するものである。図56は、本実施形態に係るシステムLSIのブロック図である。
図示するように、システムLSI300は、同一半導体基板上に形成されたNAND型フラッシュメモリ400、3Tr−NAND型フラッシュメモリ500、2Trフラッシュメモリ600、MCU700、及びI/O回路800を備えている。
NAND型フラッシュメモリ400は、画像データや映像データを保存するストレージ用のメモリとして用いられる。その構成は、上記第3乃至第5の実施形態で説明したとおりである。
3Tr−NAND型フラッシュメモリ500は、LSI400へアクセスするためのIDコードやセキュリティコードを保持する。その構成は、上記第1、第2、第4、第5の実施形態で説明したとおりである。
2Trフラッシュメモリ600は、MCU700が動作するためのプログラムデータを保持する。2Trフラッシュメモリの構成は、3Tr−NAND型フラッシュメモリにおいて、選択トランジスタST1を廃し、メモリセルトランジスタのドレインに直接ビット線を接続したものである。以下、2Trフラッシュメモリの構成、書き込み動作及び消去動作について簡単に説明する。
図57に示すように、2Trフラッシュメモリのメモリセルアレイ10は、マトリクス状に配置された複数個((m+1)×(n+1)個、但しm、nは自然数)のメモリセルMCを有している。メモリセルMCの各々は、互いに電流経路が直列接続されたメモリセルトランジスタMTと選択トランジスタSTとを有している。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタMTのソース領域が選択トランジスタSTのドレイン領域に接続されている。また、列方向で隣接するメモリセルMC同士は、選択トランジスタSTのソース領域、またはメモリセルトランジスタMTのドレイン領域を共有している。
同一行にあるメモリセルMCのメモリセルトランジスタMTの制御ゲートは、ワード線WL0〜WLmのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタSTのゲートは、セレクトゲート線SG0〜SGmのいずれかに接続されている。また、同一列にあるメモリセルMCのメモリセルトランジスタMTのドレインは、ビット線BL0〜BLnのいずれかに共通接続されている。そして、メモリセルMCの選択トランジスタSTのソースはソース線SLに共通接続され、ソース線ドライバ80に接続されている。
次に、上記構成の2Trフラッシュメモリの動作について以下説明する。
<書き込み動作>
まず書き込み動作について、図57を用いて説明する。図57は、2Trフラッシュメモリ600のメモリセルアレイ10の回路図であり、簡単化のため、メモリセル数が(4×4)個の場合について示している。データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタMTのフローティングゲートに電子を注入するか否かで“0”データ、“1”データを書き分ける。電子のフローティングゲートへの注入は、FN tunnelingによって行われる。また、図21において、ワード線WL0に接続されたメモリセルトランジスタMTにデータを書き込むものとし、そのうち、ビット線BL1に接続されたメモリセルトランジスタMTに“0”データを書き込み、ビット線BL0、BL2、BL3に接続されたメモリセルトランジスタMTに“1”データを書き込むものとする。
まず、ビット線毎に設けられたラッチ回路に書き込みデータ(“1”、“0”)が入力される。そして、“1”データが入力された場合、ラッチ回路は、ビット線に0Vを与え、逆に“0”データが入力されると、ビット線にVBB(例えば−6V)を与える。図57の例では、ビット線BL1にVBBが印加され、ビット線BL0、BL2、BL3に0Vが与えられる。
そして、ロウデコーダが、ワード線WL0〜WL3のいいずれかを選択する。そして、選択ワード線にVPP(例えば12V)を与える。また、ロウデコーダは、セレクトゲート線SG0〜SG3にVBBを印加する。またメモリセルの基板(p型ウェル領域)にVBBを与える。従って、全ての選択トランジスタSTはオフ状態となる。従って、選択トランジスタSTとソース線SLとは電気的に分離される。図57の例であると、ロウデコーダは、選択ワード線WL0にVPPを印加し、非選択ワード線WL1〜WL3に0Vを印加し、全セレクトゲート線SG0〜SG3にVBBを印加する。
上記の結果、“1”データまたは“0”データに対応する電位が、ビット線BL0〜BLnを介してメモリセルトランジスタMTのドレイン領域に与えられる。すると、選択ワード線WLにはVPPが印加され、“1”データを書き込むべきメモリセルトランジスタMTのドレイン領域には0Vが印加され、“0”データを書き込むべきメモリセルトランジスタMTのドレイン領域にはVBBが印加される。従って、“1”データを書き込むべきメモリセルトランジスタMTでは、ゲート・ドレイン間の電位差(12V)が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタMTは負の閾値を保持する。他方、“0”データを書き込むべきメモリセルトランジスタMTでは、ゲート・ドレイン間の電位差(18V)が大きいため、フローティングゲートに電子がFN tunnelingによって注入される。その結果、メモリセルトランジスタMTの閾値は正に変化する。以上のようにして、1ページのメモリセルMCに一括してデータが書き込まれる。図57の例であると、ワード線WL0とビット線BL1とに接続されたメモリセルトランジスタMTに“0”データが書き込まれ(フローティングゲートに電子が注入される)、ワード線WL0とビット線BL0、BL2、BL3とに接続されたメモリセルトランジスタMTに“1”データが書き込まれる(フローティングゲートに電子が注入されない)。上記図面ではソース線SLの電位を0Vに固定しているが、代わりにフローティングにしても構わない。例えば選択トランジスタSTのカットオフが十分でない場合には、ソース線はフローティングにしておくことが望ましい。
<消去動作>
次に、消去動作について図58を用いて説明する。図58は、2Trフラッシュメモリ600のメモリセルアレイ10の回路図であり、簡単化のため、メモリセル数が(4×4)個の場合について示している。データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。
図58において、ビット線BL0〜BLnはフローティングとされる。またロウデコーダは、全てのワード線WL0〜WL3の電位をVBBとし、半導体基板(p型ウェル領域)の電位VPWをVPP(12V)とする。その結果、メモリセルMCのメモリセルトランジスタのフローティングゲートから電子がFN tunnelingによって半導体基板に引き抜かれる。その結果、全てのメモリセルMCの閾値電圧が負となり、データが消去される。
図56に戻って説明を続ける。MCU700は、外部から入力される各種のコマンドに応答して、2Trフラッシュメモリ600から読み出したプログラムに基づいた処理を行う。この際、MCU700は、SRAM(Static Random Access Memory)などを介することなく、直接2Trフラッシュメモリ600にアクセスする。MCU700の行う処理の例としては、NAND型フラッシュメモリ400に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、MCU700は、NAND型フラッシュメモリ400に保持されるデータに外部からアクセスされた場合、3Tr−NAND型フラッシュメモリ500から所定のデータを読み出す。そしてMCU700は、読み出したデータと、外部から入力されるIDコードやセキュリティコードと照合し、一致した場合にNAND型フラッシュメモリ400へのアクセスを許可する。NAND型フラッシュメモリ400へのアクセスが許可されると、外部(ホスト)からNAND型フラッシュメモリ400内のデータへのアクセスが行われる。すなわち、MCU700は、外部から受け取ったコマンドに応答してNAND型フラッシュメモリ400へトリガをかけ、データの読み出し(書き込み)を行う。
I/O回路800は、LSI1と外部との信号の授受を制御する。
上記本実施形態に係るLSIによれば、上記(1)乃至(10)の効果に加えて以下の効果が得られる。
(11)製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
NAND型フラッシュメモリ400、3Tr−NAND型フラッシュメモリ500、及び2Trフラッシュメモリ600が備えるメモリセルトランジスタMT及び選択トランジスタST1、ST2、STは、同一の工程で形成することが出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各MOSトランジスタが形成される。その結果、ゲート絶縁膜240、ゲート間絶縁膜260、メモリセルトランジスタMTのフローティングゲート204及びコントロールゲート206、並びに選択トランジスタのセレクトゲート204、206は、3つのフラッシュメモリ400、500、600間で同一となる。このような製造方法であると、1つのフラッシュメモリを形成するのに必要な工程数によって、3つのフラッシュメモリのメモリセルアレイを形成出来る。従って、3種類の半導体メモリを搭載したシステムLSIの製造コストを低減できる。
また、NAND型フラッシュメモリ400、3Tr−NAND型フラッシュメモリ500、及び2Trフラッシュメモリ600は、書き込み動作時及び消去動作時において、正電圧のみならず負電圧を使用する。従って、3つのフラッシュメモリのロウデコーダは、同一構成とすることが出来ると共に、正電圧のみを用いたフラッシュメモリのロウデコーダよりも小型化且つ高速化を図ることができる。
以上のように、この発明の第1乃至第6の実施形態に係るフラッシュメモリによれば、書き込み及び消去動作時において、正電圧と負電圧とを用いている。そして、正電圧と負電圧との電位差を利用して、フローティングゲートへの電子の注入/放出を行っている。従って、従来の正電圧のみを用いて書き込み及び消去を行う場合に比べて、ロウデコーダを形成するMOSトランジスタに必要となるゲート耐圧を低くすることが出来る。従って、ゲート絶縁膜の膜厚を小さくできる。更に、扱う電圧の絶対値を低くすることが出来るため、ゲート長を小さくできる。このように、MOSトランジスタのサイズを小さくできるため、ロウデコーダのサイズを縮小化出来、その結果フラッシュメモリのメモリサイズを小型化出来る。
また、ロウデコーダを、2つに分離し、一方が正電圧を供給し、他方が負電圧を供給している。従って、例えば非選択ワード線に対してウェル領域と同一の電圧を直接印加することが出来る。よって、非選択ワード線に接続されたメモリセルのゲート絶縁膜に、電圧ストレスを殆ど与えなくて済む。従ってフラッシュメモリの動作信頼性を向上できる。この際、ロウアドレスデコード回路とワード線とをスイッチングする分離用トランジスタにおいて、ソース及びドレインのうちの、直接ワード線に接続される一方を、他方よりも電界が緩和されるような構造としている。従って、分離用トランジスタにおいてブレイクダウンが発生することを抑制できる。
更に、書き込み時に負電圧を用いることにより、多値メモリにおいては、閾値電圧が負であるデータをメモリセルに書き込むことが出来る。その結果、各データ間での電圧のマージンを広く取ることが出来、フラッシュメモリの動作信頼性を向上できる。
なお、上記実施形態では、ロウデコーダについてはワード線に電圧を与えるための構成についてのみ説明してきた。しかし、セレクトゲート線を選択するための構成としては、例えば図59のような構成を用いることが出来る。図59は、第1、第2ロウデコーダ130、140の回路図であり、特に、セレクトゲート線を選択するための構成について示している。
まず第2ロウアドレスデコード回路群141は、NANDゲート143及びインバータ144を有しており、ロウアドレス信号RA0〜RAiをデコードしてロウアドレスデコード信号を得る。そしてインバータ144の出力が、ロウアドレスデコード信号として出力される
スイッチ素子群142は、nチャネルMOSトランジスタ145を有している。nチャネルMOSトランジスタ145は、セレクトゲート線SG0〜SGm毎に設けられている。そして、インバータ144の出力が、nチャネルMOSトランジスタ145の電流経路を介して、セレクトゲート線に与えられる。なお、nチャネルMOSトランジスタ145のゲートには、制御信号ZSGが入力される。
第1ロウデコーダ130は、セレクトゲート線毎に設けられたnチャネルMOSトランジスタ133及びインバータ134を備えている。
以上の構成において、いずれかのセレクトゲート線を選択する際には、第2ロウデコーダ140においてロウアドレス信号をデコードする。そして、第2ロウデコーダ140が、得られたロウアドレスデコード信号に対応するセレクトゲート線に電圧を印加する。そして、非選択とされるセレクトゲート線に対しては、第1ロウデコーダ130が一括して電圧を印加する。セレクトゲート線に第1ロウデコーダ130から電圧が印加される場合には、MOSトランジスタ133がオン状態となり、MOSトランジスタ145がオフ状態となる。逆にセレクトゲート線に第2ロウデコーダ140から電圧が印加される場合には、MOSトランジスタ133がオフ状態となり、MOSトランジスタ145がオン状態となる。
また、分離用トランジスタ28、28−1、28−2の構成は、上記実施形態で説明したものに限られない。例えば、図60に示すように、分離用トランジスタ28、28−1、28−2はLDD領域255を更に備えていても良い。LDD領域255を設けることによって、分離用トランジスタのソース、ドレイン領域における電界の集中をより緩和することが出来る。更に図61に示すように、ソース及びドレインのうち、ワード線に直接接続される一方のLDD長を、他方のLDD長よりも長くしても良い。これによって、更に効果的に電界集中を緩和できる。
また、上記第3の実施形態で説明したNAND型フラッシュメモリの読み出し動作では、第1ロウデコーダ130によってワード線に電圧を印加する場合について説明した。しかし、図62に示すように、第1ロウデコーダ130の代わりに第2ロウデコーダ140によってワード線に電圧を印加しても良い。図示するように、第2ロウデコーダ140は、選択ブロック内においてワード線WL0を選択する。すなわち、ワード線WL0に対応する第2ロウアドレスデコード回路29−2は0Vを出力し、その他のワード線WL1〜WL7に対応する第2ロウアドレスデコード回路29−2はVpass2を出力する。また、非選択ブロックのワード線WL8〜WLmに対応する第1ロウアドレスデコード回路29−1は0Vを出力する。そして、WISOGは4V+αとされる。αは、分離用トランジスタ28−2をオンさせるための電圧である。従って、全ての分離用トランジスタ28−2がオン状態となる。その結果、ワード線WL0には0Vが印加され、ワード線WL1〜WL7には、第1ロウアドレスデコード回路29−1からVpass2が印加される。なおZISOGにも4V+αが印加されており、分離用トランジスタ28−1の全てはカットオフとされている。
また、上記実施形態においては、書き込み禁止電圧VPIとして、負電圧のみを用いる場合について説明した。しかし、負電圧だけでなく正電圧や0Vを書き込み禁止電圧VPIとして用いても良い。更に、書き込み禁止電圧VPIに用いられる電圧は、過去の書き込み回数や消去回数に基づいて決定されても良い。
次に、前述のフラッシュメモリに関するアプリケーションについて説明する。図63にメモリカードの例を示した。図63に示した様に、メモリカード900は、上記第1乃至第6の実施形態で説明したフラッシュメモリ3(3Tr−NAND型フラッシュメモリ、NAND型フラッシュメモリ、または2Trフラッシュメモリ)を有している。フラッシュメモリ3は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
メモリカード900に搭載されたフラッシュメモリ3に、データ、アドレス、若しくは、コマンドを転送する信号線(DAT)、信号線DATにコマンドが転送されている事を示すコマンドラインイネーブル信号線(CLE)、信号線DATにアドレスが転送されている事を示すアドレスラインイネーブル信号線(ALE)、及び、フラッシュメモリ10が動作可能か否かを示すレディービジー信号線(R/B)が接続される。
図64に別のメモリカードの例を示した。図63に示したメモリカードと異なる点は、フラッシュメモリ3を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ910を有している点である。
コントローラ910は、それぞれフラッシュメモリ3及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部(I/F)911、912と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部(MPU)913と、データを一時的に記憶するバッファーラム914と、誤り訂正符合を生成する誤り訂正部(ECC)915を有している。また、メモリカード900にはコマンド信号線(CMD)、クロック信号線(CLK)、信号線(DAT)が接続されている。
なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。
図65は、別のアプリケーションを示す。図65に示すように、前述したメモリカード900は、カードホルダー920に挿入され、図示せぬ電子機器に接続される。カードホルダー920は前出のコントローラ910の機能の一部を有していても良い。
図66に別のアプリケーションを示した。図示した様に、前述のメモリカード900、若しくは、メモリカード900が挿入されたカードホルダー920が接続装置1000に挿入される。接続装置1000は接続配線1100、及びインターフェース回路1200を介してボード1300に接続される。ボード1300にはCPU1400やバス1500が搭載される。
図67に別のアプリケーションを示した。メモリカード900、若しくは、メモリカード900が挿入されたカードホルダー920が接続装置1000に挿入される。接続装置1000は接続配線1100を介して、パーソナルコンピュータ2000に接続されている。
別のアプリケーションを図68、図69に示す。図示するように、ICカード2100にMCU2200が搭載され、MCU2200は、いずれかの実施態様に従ったフラッシュメモリ10と、その他の回路、例えばROM2300、RAM2400、及びCPU2500を備えている。ICカード2100は、MCU2200に接続され且つICカード2100に設けられたplane terminal 2600を介してMCU2200に接続可能である。CPU2500は、計算部2510と、フラッシュメモリ3、ROM2300及びRAM2400に接続された制御部2520を備えている。例えば、MPU2200はICカード2100の一方の面上に設けられ、plane connecting terminal 2600は他方の面に設けられている。
すなわち、この発明の実施形態に係る不揮発性半導体記憶装置は、
1.フローティングゲート及び制御ゲートを含むメモリセルトランジスタを含むメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列の前記メモリセルトランジスタのドレインを電気的に共通接続するビット線と、
同一行の前記メモリセルトランジスタの制御ゲートを共通接続するワード線と、
前記ビット線に対応して設けられ、書き込みデータを保持するラッチ回路と、
負電圧及び正電圧を発生させる電圧発生回路と、
前記ワード線毎に設けられ、書き込み時及び消去時において、前記電圧発生回路が発生する正電圧を、前記ワード線に印加する第1ロウデコーダと、
前記ワード線毎に設けられ、書き込み時及び消去時において、前記電圧発生回路が発生する負電圧を、前記ワード線に印加する第2ロウデコーダと、
前記ワード線毎に設けられ、前記第1ロウデコーダと前記ワード線との間をスイッチングする第1分離用トランジスタと、
前記ワード線毎に設けられ、前記第2ロウデコーダと前記ワード線との間をスイッチングする第2分離用トランジスタとを具備する。
2.上記1において、半導体基板の表面内に形成された第1導電型の第1ウェル領域と、
前記半導体基板の表面内に形成され、前記第1ウェル領域と分離された第1導電型の第2ウェル領域と、
前記第1ウェル領域の表面内に形成された第2導電型の第3ウェル領域と、
前記第2ウェル領域の表面内に形成された第2導電型の第4ウェル領域とを更に具備し、前記第1ロウデコーダ回路の一部及び前記第1分離用トランジスタは前記第1ウェル領域上に形成された第2導電型のMOSトランジスタであり、
前記第2ロウデコーダ回路の一部及び前記第2分離用トランジスタは前記第4ウェル領域上に形成された第1導電型のMOSトランジスタであり、
前記メモリセルアレイは前記第3ウェル領域上に形成される。
3.フローティングゲート及び制御ゲートを含むメモリセルトランジスタを含むメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列の前記メモリセルトランジスタのドレインを電気的に共通接続するビット線と、
同一行の前記メモリセルトランジスタの制御ゲートを共通接続するワード線と、
前記ビット線に対応して設けられ、書き込みデータを保持するラッチ回路と、
負電圧及び正電圧を発生させる電圧発生回路と、
前記ワード線毎に設けられ、書き込み時及び消去時において、前記ワード線に、前記電圧発生回路が発生する正電圧及び負電圧をそれぞれ印加し、第1MOSトランジスタを含んで形成されたロウデコーダと、
前記ワード線毎に設けられ、前記ロウデコーダと前記ワード線との間をスイッチングする分離用トランジスタと、
前記分離用トランジスタのソース及びドレインのいずれか一方上に形成され、前記ワード線と接続された第1コンタクトプラグと、
前記第1MOSトランジスタのソース及びドレインのいずれか一方上に形成され、前記分離用トランジスタのソース及びドレインのいずれか他方と電気的に接続された第2コンタクトプラグとを具備し、前記分離用トランジスタのゲートと前記第1コンタクトプラグとの距離は、前記第1MOSトランジスタのゲートと前記第2コンタクトプラグとの距離よりも大きい。
4.上記3において、半導体基板の表面内に形成された第1導電型の第1ウェル領域と、
前記第1ウェル領域の表面内に形成された第2導電型の第2ウェル領域とを更に具備し、前記ロウデコーダ回路の一部及び前記分離用トランジスタは前記第1ウェル領域上に形成され、前記メモリセルアレイは前記第2ウェル領域上に形成される。
5.第1選択トランジスタと、第2選択トランジスタと、前記第1選択トランジスタのソースと前記第2選択トランジスタのドレインとの間に電流経路が直列接続され、且つフローティングゲート及び制御ゲートを含む複数のメモリセルトランジスタとを有するNANDセルと、
前記NANDセルがマトリクス状に配置されたメモリセルアレイと、
同一列の前記第1選択トランジスタのドレインを共通接続するビット線と、
同一行の前記第1選択トランジスタのゲートを共通接続する第1セレクトゲート線と、
同一行の前記メモリセルトランジスタの制御ゲートを共通接続するワード線と、
同一行の前記第2選択トランジスタのゲートを共通接続する第2セレクトゲート線とを具備し、前記メモリセルトランジスタは複数の閾値電圧を有し、そのうちの少なくとも2つの閾値電圧は負電圧である。
6.上記1において、前記第1分離用トランジスタのソース及びドレインのいずれか一方上に形成され、前記ワード線と接続された第1コンタクトプラグと、
前記第2分離用トランジスタのソース及びドレインのいずれか一方上に形成され、前記ワード線と接続された第2コンタクトプラグとを更に具備し、前記第1ロウデコーダは、第1MOSトランジスタと、
前記第1MOSトランジスタのソース及びドレインのいずれか一方上に形成され、前記第1分離用トランジスタのソース及びドレインのいずれか他方と電気的に接続された第3コンタクトプラグとを含み、
前記第2ロウデコーダは、第2MOSトランジスタと、
前記第2MOSトランジスタのソース及びドレインのいずれか一方上に形成され、前記第2分離用トランジスタのソース及びドレインのいずれか他方と電気的に接続された第4コンタクトプラグとを含み、
前記第1分離用トランジスタのゲートと前記第1コンタクトプラグとの距離は、前記第1MOSトランジスタのゲートと前記第3コンタクトプラグとの距離よりも大きく、
前記第2分離用トランジスタのゲートと前記第2コンタクトプラグとの距離は、前記第2MOSトランジスタのゲートと前記第4コンタクトプラグとの距離よりも大きい。
7.上記6において、前記第1分離用トランジスタのゲート長は、前記第1MOSトランジスタのゲート長と同一であり、
前記第2分離用トランジスタのゲート長は、前記第2MOSトランジスタのゲート長と同一である。
8.上記1において、前記メモリセルは、前記メモリセルトランジスタのソースにドレインが接続された第1選択トランジスタと、
前記メモリセルトランジスタのドレインにソースが接続され、ドレインに前記ビット線が接続された第2選択トランジスタとを更に備え、
書き込み時において、選択ワード線に対応する前記第1ロウデコーダは前記第1分離用トランジスタの電流経路を介して前記選択ワード線に前記正電位を供給し、
前記選択ワード線に対応する前記第2ロウデコーダは前記第2分離用トランジスタによって前記選択ワード線と電気的に分離され、
非選択ワード線に対応する前記第2ロウデコーダは前記第2分離用トランジスタの電流経路を介して前記非選択ワード線に前記負電圧を供給し、
前記非選択ワード線に対応する前記第1ロウデコーダは前記第1分離用トランジスタによって前記非選択ワード線と電気的に分離され、
消去時において、前記選択ワード線に対応する前記第2ロウデコーダは前記第2分離用トランジスタ電流経路を介して前記選択ワード線に前記負電位を供給し、
前記選択ワード線に対応する前記第1ロウデコーダは前記第1分離用トランジスタによって前記選択ワード線と電気的に分離され、
前記非選択ワード線に対応する前記第1ロウデコーダは、前記第1分離用トランジスタの電流経路を介して前記非選択ワード線に前記正電位を供給し、
前記非選択ワード線に対応する前記第2ロウデコーダは、前記第2分離用トランジスタによって前記非選択ワード線と電気的に分離される。
9.上記1において、前記メモリセルは、前記メモリセルトランジスタのソースにドレインが接続された第1選択トランジスタと、
前記メモリセルトランジスタのドレインにソースが接続され、ドレインに前記ビット線が接続された第2選択トランジスタとを更に備え、前記第1、第2分離用トランジスタのゲートはそれぞれ共通接続され、
書き込み時、及び消去時において、前記第1、第2分離用トランジスタのゲートには0Vが印加される。
10.上記3において、前記分離用トランジスタのゲート長は、前記第1MOSトランジスタのゲート長と同一である。
11.上記3において、前記メモリセルは、前記メモリセルトランジスタのソースにドレインが接続された第1選択トランジスタと、
前記メモリセルトランジスタのドレインにソースが接続され、ドレインに前記ビット線が接続された第2選択トランジスタとを更に備え、
書き込み時において、選択ワード線に対応する前記ロウデコーダは前記分離用トランジスタの電流経路を介して前記選択ワード線に前記正電位を供給し、非選択ワード線に対応する前記ロウデコーダは、前記分離用トランジスタによって前記非選択ワード線と電気的に分離され、
消去時において、選択ワード線に対応する前記ロウデコーダは前記分離用トランジスタの電流経路を介して前記選択ワード線に前記負電位を供給し、非選択ワード線に対応する前記ロウデコーダは、前記分離用トランジスタの電流経路を介して前記非選択ワード線に前記正電位を供給する。
12.上記3において、前記メモリセルは、前記メモリセルトランジスタのソースにドレインが接続された第1選択トランジスタと、
前記メモリセルトランジスタのドレインにソースが接続され、ドレインに前記ビット線が接続された第2選択トランジスタとを更に備え、
前記分離用トランジスタのゲートはそれぞれ共通接続され、
読み出し時において、前記分離用トランジスタのゲートには負電位が供給される。
13.上記1または3において、前記メモリセルは、前記メモリセルトランジスタのソースにドレインが接続された第1選択トランジスタと、
前記メモリセルトランジスタのドレインにソースが接続され、ドレインに前記ビット線が接続された第2選択トランジスタとを更に備え、
読み出し時において、前記第1、第2選択トランジスタに関するロウ選択信号は、前記第1、第2選択トランジスタのいずれか一方にのみ供給され、いずれか他方には前記ロウ選択信号とは無関係の電圧が印加される。
14.上記1または3において、前記メモリセルは、電流経路が直列接続された複数の前記メモリセルトランジスタと、
前記メモリセルトランジスタ列の端部のソースにドレインが接続された第1選択トランジスタと、
前記メモリセルトランジスタ列の端部のドレインにソースが接続され、ドレインが前記ビット線に接続された第2選択トランジスタとを含み、前記メモリセルトランジスタは複数の閾値電圧を有し、そのうちの少なくとも2つの閾値電圧は負電圧である。
また上記実施形態に係るメモリカードは、
15.上記1乃至14いずれかの不揮発性半導体記憶装置を搭載する。
16.上記1乃至14いずれかの不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置を制御する制御装置とを具備する。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
1…システムLSI、2、700…CPU、3、400〜600…フラッシュメモリ、10…メモリセルアレイ、20…ロウデコーダ、21、131、141…ロウアドレスデコード回路群、22、132、142…スイッチ群、23…NANDゲート、24…ORゲート、25…インバータ、29、29−1、29−2…ロウアドレスデコード回路、30…カラムデコーダ、40…書き込み用セレクタ、41…選択回路、26−1、26−2、27−1、27−2、28、28−1、28−2、42、43、54、55、91、92…MOSトランジスタ、50…書き込み回路、51…ラッチ回路、52、53…インバータ、60…読み出し用セレクタ、70…センスアンプ、80…ソース線ドライバ、90…スイッチ群、100…アドレスバッファ、110…ライトステートマシーン、120…電圧発生回路、121…制御回路、122、123…チャージポンプ回路、130…第1ロウデコーダ、140…第2ロウデコーダ、200…半導体基板、201、221、222、226、230…n型ウェル領域、202、223、224、225、227、231…p型ウェル領域、203…ゲート絶縁膜、204、206…多結晶シリコン層、205…ゲート間絶縁膜、207…シリサイド層、208、270〜275、282〜287…不純物拡散層、210…側壁絶縁膜、277、279、281、289、291、293、251…ゲート電極、255…LDD領域