FR2894708A1

FR2894708A1 - Memoire a cellule memoire a transistor mos a corps isole

Info

Publication number: FR2894708A1
Application number: FR0553767A
Authority: FR
Inventors: Pierre Malinge; Rossella Ranica
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2005-12-08
Filing date: 2005-12-08
Publication date: 2007-06-15
Also published as: US7428175B2; US20070133309A1

Abstract

L'invention concerne une mémoire vive dynamique (5) comprenant des cellules mémoire (T1,1, T1,2, T2,1, T2,2) réparties en rangées et en colonnes, chaque cellule mémoire comprenant un transistor MOS à corps flottant, la mémoire comprenant un moyen d'écriture (DL1, DL2, SL1, SL2) d'une donnée dans une cellule mémoire déterminée appartenant à une rangée déterminée et à une colonne déterminée, caractérisée en ce que le moyen d'écriture comprend un moyen adapté à amener les drains des cellules mémoire de la colonne déterminée à un potentiel V1 ; un moyen adapté à amener les sources des cellules mémoire de la rangée déterminée à un potentiel V2 ; et un moyen adapté à amener les drains des cellules mémoire des colonnes autres que la colonne déterminée et les sources des cellules mémoire des rangées autres que la rangée déterminée à un potentiel V3, les potentiels V1, V2 et V3 étant tels que |V1- V2|>|V3-V2| et (V1-V2) x (V3-V2)>0.

Description

MEMOIRE A CELLULE MEMOIRE A TRANSISTOR MOS A CORPS ISOLE Domaine de

l'invention La présente invention concerne une structure de mémoire vive dynamique ou DRAM (acronyme anglais pour Dynamic Random Access Memory) à transistor formé dans un caisson ou corps flottant. Exposé de l'art antérieur La figure 1 représente, de façon très schématique, un exemple classique d'une mémoire DRAM 5 comprenant des cellules mémoire réparties en rangées et en colonnes. Seuls quatre cellules mémoire T1,1 T1,2, T2,1, T2,2 réparties en deux rangées et deux colonnes sont représentées. Chaque cellule mémoire correspond à un transistor à effet de champ de type MOS. Les drains des cellules mémoire d'une même colonne sont reliés à une ligne de drain DLi, i étant égal à 1 ou 2 dans le présent exemple, également appelée ligne de bits. Les grilles de cellules mémoire d'une même rangée sont reliées à une ligne de grille GLi, i étant égal à 1 ou 2 dans le présent exemple, également appelée ligne de mot. Les sources des cellules mémoire d'une même rangée sont reliées à une ligne de source SLi, i étant compris entre 1 et 2 dans le présent exemple. La figure 2 est une vue en coupe schématique d'un exemple d'une cellule mémoire de la mémoire DRAM 5, par exemple la cellule mémoire T1,1. La cellule mémoire TI,1 comprend un transistor MOS 10 à canal N formé dans une région de corps flottant 11 délimité latéralement par un anneau isolant 12, et, dans le sens de la profondeur, par une couche 13 de type N formée dans un substrat 14 de type P. Le transistor MOS 10 comprend, de part et d'autre d'une région de grille 16 entourée d'espaceurs 17 et reposant sur un isolant de grille 18, des régions de source et de drain 19 et 20 de type N. Chacune des régions de source et de drain comprend une région plus dopée et plus profonde à l'extérieur de la région définie par les espaceurs 17 et une région moins dopée et moins profonde sous les espaceurs. La ligne de drain DL1 est reliée à la région de drain 20, la ligne de source SL1 est reliée à la région de source 19, et la ligne de grille GL1 est reliée à la grille 16.

En l'absence d'action spécifique sur la cellule mémoire, le corps flottant 11 est à un potentiel donné correspondant à l'équilibre thermodynamique. Il a été montré que l'on pouvait injecter dans ce corps des charges positives ou négatives, mettant la cellule mémoire dans l'un ou l'autre de deux états déterminés que l'on appellera 1 et O. En fonction de cette polarisation du substrat, la tension de seuil du transistor se modifie et l'on peut donc distinguer les états 1 et O. En outre, la figure 1 représente un puits conducteur 21 de type N rejoignant la couche enterrée 13 pour permettre de la polariser. Dans la figure 1, la borne de polarisation est appelée NISO, la couche enterrée 13 pouvant être appelée couche d'isolement. La borne de polarisation NISO est maintenue à une valeur constante de préférence à une valeur faiblement positive.

Dans la suite de la description, l'exemple donné correspond à une technologie dans laquelle la dimension minimum possible d'un motif est de l'ordre de 0,12 pm et dans laquelle on a choisi une longueur de grille de l'ordre de 0,30 pm et une profondeur des régions d'isolement 12 de l'ordre de 0,35 pm ainsi qu'une épaisseur d'oxyde de grille de l'ordre de 6 nm.

La figure 3 représente les potentiels auxquels sont amenées les lignes de commande de la mémoire 5 de la figure 1 dans le cas d'une opération de maintien, appelé également opération de rétention des données stockées dans les transistors. Une telle opération est l'opération par défaut de la mémoire 5, c'est-à-dire en l'absence d'opération de lecture ou d'écriture de données dans les cellules mémoire. De façon classique, toutes les lignes de commande sont mises au potentiel de référence de la mémoire 5, généralement la masse, pris égal à 0 V par la suite. De ce fait, tous les transistors sont bloqués et les données stockées dans les transistors ne sont pas modifiées. La figure 4 représente les potentiels auxquels sont amenées les lignes de commande de la mémoire 5 de la figure 1 pour une opération d'écriture d'un "1" dans la cellule mémoire T1,1. Par rapport à l'opération de maintien, la ligne de drain DL1 est mise à un potentiel haut, par exemple 2,5 V. Il peut s'agir du potentiel fourni par la source d'alimentation positive de la mémoire 5. La ligne de grille GL1 est mise à un potentiel intermédiaire entre le potentiel de référence et le potentiel haut, dans le présent exemple 1,2 V. Le transistor TI,1 est alors passant, les autres transistors de la mémoire étant bloqués. La tension drain-source du transistor TI,1 étant élevée, le transistor TI,1 est mis dans un état de conduction relativement fort. A la fin de cet état, quand tous les potentiels des lignes de commande sont ramenés à zéro, des charges positives (des trous) se sont accumulées dans le corps flottant. Une fois la cellule mémoire TI,1 à l'état d'équilibre, ces charges tendent à rétrécir les zones de charge d'espace au niveau des jonctions délimitant le corps 11. Le transistor T1,1 a alors une tension de seuil faible, c'est-à-dire que, si l'on se met dans un état de lecture dans lequel le transistor est faiblement polarisé à l'état passant, on observera pour une tension de grille donnée un premier courant.

La figure 5 représente les potentiels auxquels sont amenées les lignes de commande de la mémoire 5 de la figure 1 lors d'une opération d'écriture d'un "0" dans les cellules mémoire T1,1 et T1,2 de la mémoire 5. Une telle opération est également appelée une opération d'effacement. Par rapport à l'opération de maintien, la ligne de grille GL1 et la ligne de source SL1 sont mises à un potentiel bas, par exemple -1,2 V. Chacun des transistors T1,1 et T1,2 est bloqué, sa grille et sa source étant mises à un potentiel négatif, d'où il résulte que les charges positives éventuellement présentes dans le corps 11 sont éliminées et que des charges négatives sont injectées par suite de la mise à l'état passant de la diode corps-source. A la fin de cet état, les zones de charge d'espace des jonctions délimitant le corps 11 ont tendance à s'élargir et ceci entraîne que la tension de seuil du transistor augmente. Les transistors T1,1 et T1,2 ont alors une tension de seuil élevée. La figure 6 représente les potentiels auxquels sont amenées les lignes de commande de la mémoire 5 de la figure 1 dans le cas d'une opération de lecture de la donnée stockée dans la cellule mémoire T1,1. Par rapport à l'opération de maintien, la ligne de drain DL1 et la ligne de grille GL1 sont mises à 1, 2 V. Le transistor T1,1 est donc faiblement polarisé à l'état passant. La tension de seuil du transistor T1,1 dépend de la donnée mémorisée dans le transistor T1, 1. Ainsi, si l'on se met dans des conditions de lecture dans lesquelles le transistor est faiblement polarisé à l'état passant, on obtient, pour une même tension de grille de 1,2 V, un courant plus faible lorsque la donnée "0" est stockée dans le transistor T1,1 et un courant plus élevé lorsque la donnée "1" est stockée dans le transistor T1,1. Le courant traversant le transistor MOS est mesuré ou, de préférence, comparé à une valeur de référence comprise entre les valeurs de courant correspondant aux états 1 et O. Ainsi, l'effet mémoire d'une cellule mémoire selon la présente invention se caractérise par une différence entre un courant à l'état 1 et un courant à l'état 0 pour une polarisation drain-source donnée et pour une tension de grille donnée. Un inconvénient d'une telle mémoire 5 est qu'une opération d'écriture d'une donnée "1" dans une cellule mémoire peut modifier les données stockées dans les cellules mémoire de la même colonne. En effet, comme cela est représenté en figure 4, lors d'une opération d'écriture dans la cellule mémoire T1,1, on met le drain et la source de la cellule mémoire T2,1 à des potentiels respectivement de 2,5 V et 0 V.

Dans ce cas, le couplage capacitif exercé par le drain sur le corps 11 de la cellule mémoire T2,1 entraîne une augmentation du potentiel du corps 11 de la cellule mémoire T2,1. Cette augmentation de potentiel tend à polariser en direct la jonction de source de la cellule mémoire T2,1. Les charges positives éventuellement stockées dans le corps 11 peuvent donc fuir par la jonction de source entraînant une diminution du nombre de charges positives stockées dans le corps 11. Il peut alors ne plus être possible de déceler que la donnée "1" est stockée dans une telle cellule mémoire.

Résumé de l'invention La présente invention vise une mémoire vive dynamique constituée de cellules mémoire à transistor MOS à corps isolé réparties en rangées et en colonnes et un procédé de commande d'une telle mémoire permettant d'éviter une modification indésirable de données stockées dans des cellules mémoire adjacentes à une cellule mémoire au niveau de laquelle une opération d'écriture est réalisée. Dans ce but, elle prévoit une mémoire vive dynamique comprenant des cellules mémoire réparties en rangées et en colonnes, chaque cellule mémoire comprenant un transistor MOS à corps flottant, la mémoire comprenant un moyen d'écriture d'une donnée dans une cellule mémoire déterminée appartenant à une rangée déterminée et à une colonne déterminée. Le moyen d'écriture comprend un moyen adapté à amener les drains des cellules mémoire de la colonne déterminée à un potentiel VI ; un moyen adapté à amener les sources des cellules mémoire de la rangée déterminée à un potentiel V2 ; et un moyen adapté à amener les drains des cellules mémoire des colonnes autres que la colonne déterminée et les sources des cellules mémoire des rangées autres que la rangée déterminée à un potentiel V3, les potentiels V1, V2 et V3 étant tels que V1-V21 > V3 -V21 et (V1 - V2) X (V3 -V2) > 0 . Selon un exemple de réalisation de la présente invention, la mémoire comprend un moyen de maintien des données stockées dans les cellules mémoire de la mémoire, le moyen de maintien étant adapté à amener les drains et les sources de toutes les cellules mémoire de la mémoire au potentiel V3. Selon un exemple de réalisation de la présente invention, la mémoire comprend un moyen de lecture de la donnée stockée dans la cellule mémoire déterminée, le moyen de lecture comprenant un moyen adapté à amener les sources des cellules mémoire de la rangée déterminée au potentiel V2 ; et un moyen adapté à amener les drains de toutes les cellules mémoire de la mémoire et les sources des cellules mémoire des rangées autres que la rangée déterminée au potentiel V3. Selon un exemple de réalisation de la présente invention, la mémoire comprend un moyen d'effacement des données stockées dans les cellules mémoire de la rangée déterminée, le moyen d'effacement comprenant un moyen adapté à amener les sources et les grilles des cellules mémoire de la rangée déterminée à un potentiel V4, le potentiel V4 étant tel que (V1û V2)x(V4 û V2)< 0 ; et un moyen adapté à amener les drains de toutes les cellules mémoire de la mémoire et les sources des cellules mémoire des rangées autres que la rangée déterminée au potentiel V3. Selon un exemple de réalisation de la présente invention, au moins un moyen parmi le groupe comprenant le moyen d'écriture, le moyen de maintien et le moyen de lecture est adapté à amener les grilles de toutes les cellules mémoire de la mémoire au potentiel V3.

La présente invention prévoit également un procédé de commande d'une mémoire vive dynamique comprenant des cellules mémoire réparties en rangées et en colonnes, chaque cellule mémoire comprenant un transistor MOS à corps flottant, dans lequel une opération d'écriture d'une donnée dans une cellule mémoire déterminée appartenant à une rangée déterminée et à une colonne déterminée, comprend les étapes consistant à amener les drains des cellules mémoire de la colonne déterminée à un potentiel V1 ; à amener les sources des cellules mémoire de la rangée déterminée à un potentiel V2 ; et à amener les drains des cellules mémoire des colonnes autres que la colonne déterminée et les sources des cellules mémoire des rangées autres que la rangée déterminée à un potentiel V3, les potentiels V1, V2 et V3 étant tels que VI ù VZ > V3 -V21 et (VI - V2 )x (V3 ù V2)> 0 .

Selon un exemple de réalisation de la présente invention, le potentiel V2 est le potentiel de la masse de la mémoire. Selon un exemple de réalisation de la présente invention, une opération de maintien des données stockées dans les cellules mémoire de la mémoire comprend l'étape consistant à amener les drains et les sources de toutes les cellules mémoire de la mémoire au potentiel V3. Selon un exemple de réalisation de la présente inven- tion, une opération de lecture de la donnée stockée dans la 25 cellule mémoire déterminée comprend les étapes consistant à amener les sources des cellules mémoire de la rangée déterminée au potentiel V2 ; et à amener les drains de toutes les cellules mémoire de la mémoire et les sources des cellules mémoire des rangées autres que la rangée déterminée au potentiel V3. Selon un exemple de réalisation de la présente inven- tion, une opération d'effacement des données stockées dans les cellules mémoire de la rangée déterminée comprend les étapes consistant à amener les sources et les grilles des cellules mémoire de la rangée déterminée à un potentiel V4, le potentiel 35 V4 étant tel que (VI ùV2)x(V4 ùV2)<O ; et à amener les drains 30 de toutes les cellules mémoire de la mémoire et les sources des cellules mémoire des rangées autres que la rangée déterminée au potentiel V3. Selon un exemple de réalisation de la présente inven- tion, au moins l'une des opérations parmi le groupe comprenant l'opération d'écriture, l'opération de maintien et l'opération de lecture consiste amener les grilles de toutes les cellules mémoire de la mémoire au potentiel V3. Brève description des dessins Cet objet, ces caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente schématiquement une mémoire DRAM à quatre cellules mémoire ; la figure 2, précédemment décrite, représente de façon schématique une cellule mémoire à un transistor à corps flottant ; les figures 3 à 6, précédemment décrites, représentent les potentiels auxquels sont amenées les lignes de commande de la mémoire de la figure 1, respectivement pour des opérations de maintien, d'écriture, d'effacement et de lecture ; et les figures 7 à 10 représentent un exemple de potentiels auxquels sont amenées les lignes de commande d'une mémoire selon l'invention, respectivement pour des opérations de maintien, d'écriture, d'effacement et de lecture. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Dans la suite de la description, on considérera une mémoire vive dynamique 5 de type matriciel pour laquelle les cellules mémoire ont, à titre d'exemple, la structure repré- sentée en figure 2. Le potentiel appliqué à la borne NISO reste sensiblement constant aux cours du fonctionnement de la mémoire 5 et est, par exemple, de l'ordre de 1,2 V. La présente invention prévoit, lors d'une opération d'écriture, de réduire les tensions drain-source des cellules mémoire adjacentes à la cellule mémoire adressée par rapport à la tension drain-source de la cellule mémoire adressée, de façon à limiter les risques de perturbations des données stockées dans les cellules mémoire adjacentes à la cellule mémoire adressée.

Ceci est obtenu en amenant les lignes de source autre que la ligne de source associée à la cellule mémoire à adresser à un potentiel intermédiaire supérieur au potentiel de référence de la mémoire. Pour limiter les opérations de commutation sur les lignes de commande, on prévoit alors, lors d'une opération de maintien, de maintenir les lignes de drain, les lignes de source et les lignes de grille à un tel potentiel intermédiaire appelé potentiel de maintien. La figure 7 représente un exemple selon l'invention de potentiels auxquels sont amenées les lignes de commande de la mémoire 5 lors d'une opération de maintien. Les lignes de drain DL1 et DL2, les lignes de grille GL1 et GL2 et les lignes de source 814 et SL2 sont mises à un potentiel de maintien identique, supérieur au potentiel de référence de la mémoire 5. Dans le présent exemple, le potentiel de maintien est inférieur à la moitié du potentiel auquel est amenée la ligne de drain associée à une cellule mémoire au niveau de laquelle une opération d'écriture est réalisée. Pour une opération d'écriture qui nécessite d'amener le potentiel de la ligne de drain associée à une cellule mémoire à adresser à 2,5 V, le potentiel de maintien est de 1,2 V. La figure 8 représente un exemple selon l'invention de potentiels auxquels sont amenées les lignes de commande de la mémoire 5 lors d'une opération d'écriture d'un "1" dans la cellule mémoire T1,1. Par rapport à l'opération de maintien, la ligne de drain DL1 associée à la cellule mémoire T1,1 à adresser est mise au potentiel de 2,5 V et la ligne de source SL1 associée à la cellule mémoire T1,1 à adresser est mise au potentiel de référence, les potentiels des autres lignes de commande n'étant pas modifiés. Pour la cellule mémoire T1,1 adressée, on obtient donc, comme pour l'opération d'écriture classique illustrée en figure 4, une tension drain-source de 2,5 V et un potentiel de grille de 1,2 V. Toutefois, à la différence d'une opération d'écriture classique, la tension drain-source de la cellule mémoire T2,1 est de 1,3 V, c'est-àdire bien inférieure à la tension obtenue pour un procédé d'écriture classique. On limite ainsi les risques de fuite de charges positives stockées dans le corps 11 de la cellule mémoire T2,1. La présente invention permet donc avantageusement de limiter le risque de modification indésirable des données stockées dans les cellules mémoire de la même colonne que la cellule mémoire adressée. La figure 9 représente un exemple selon l'invention de potentiels auxquels sont amenées les lignes de commande de la mémoire 5 lors d'une opération d'effacement des données stockées dans les cellules mémoire T1,1 et T1,2. Par rapport à l'opération de maintien, la ligne de grille GL1 et la ligne de source SL1 sont mises au potentiel bas, dans le présent exemple -1,2 V, les potentiels des autres lignes de commande n'étant pas modifiés. Pour chacun des transistors T1,1 et T1,2, le potentiel de 1,2 V appliqué au drain 20 tend à faire augmenter le potentiel du corps 11 par un phénomène de couplage et à rendre passante la jonction entre le corps 11 et la source 19. Lors d'une opération d'effacement selon l'invention, la présente invention prévoit d'amener le drain 20 à un potentiel (1,2 V) supérieur au potentiel (0 V) auquel il est amené lors d'une opération d'effacement classique. On obtient ainsi une meilleure augmentation du potentiel du corps 11 par couplage avec le drain 20 et donc une amélioration de l'effacement.

Lorsqu'une opération d'écriture est réalisée après une opération de maintien, la présente invention prévoit de faire passer le potentiel de la ligne de drain DL1 associée à la cellule mémoire à adresser de 1,2 V à 2, 5 V. Pour l'opération d'écriture classique illustrée en figure 4, cette même ligne passe de 0 V à 2,5 V. La présente invention permet donc une diminution de la consommation de la mémoire lors d'une opération d'écriture. Lorsqu'une opération d'effacement est réalisée après une opération de maintien, la présente invention prévoit de faire passer le potentiel des lignes de source SL1 et de grille GL1 de 1,2 V à -1,2 V. Pour l'opération d'effacement classique illustrée en figure 5, ces mêmes lignes passent seulement de 0 V à -1,2 V. La consommation lors d'une opération d'effacement est donc plus élevée pour la présente invention. Toutefois, une opération d'effacement est réalisée simultanément pour toutes les cellules mémoire d'une rangée de la mémoire en ne réalisant qu'une seule commutation de la ligne de source associée aux cellules mémoire à effacer. Au contraire, une opération d'écriture est réalisée cellule mémoire par cellule mémoire et néces- site une commutation de la ligne de drain associée à chaque cellule mémoire adressée. La présente invention permet donc une économie globale d'énergie puisque en moyenne beaucoup plus de lignes de drain sont commutées que de lignes de source. La figure 10 représente un exemple selon l'invention de potentiels auxquels sont amenées les lignes de commande de la mémoire 5 lors d'une opération de lecture de la donnée écrite dans la cellule mémoire T1,1. Par rapport à une opération de maintien, la ligne de source SL1 associée à la cellule mémoire adressée est mise au potentiel de référence, les potentiels des autres lignes de commande n'étant pas modifiés. Les bornes de la cellule mémoire T1,1 sont donc aux mêmes potentiels que ceux prévus lors de l'opération de lecture classique illustrée en figure 6. Par rapport à une opération de lecture classique, l'adressage d'une cellule mémoire est obtenu en modifiant le potentiel de la ligne de source SL1 et non des lignes de grille et de drain associées à la cellule mémoire considérée. Une opération de lecture classique est généralement réalisée après une opération de maintien et comprend une première étape d'élévation du potentiel de la ligne de drain DL1 associée à la cellule mémoire à adresser de 0 V à 1,2 V, ce qui nécessite généralement au moins 30 % de la durée totale d'une opération de lecture. A titre d'exemple, pour une opération de lecture de 10 ns, l'élévation du potentiel de la ligne de drain DL1 peut durer 3,5 ns. Dans le présent exemple de réalisation, le potentiel de la ligne de drain DL1 ne varie pas et seul le potentiel de la ligne de source SL1 varie lors d'une opération d'écriture. Toutefois, la modification du potentiel de la ligne de source peut être réalisée beaucoup plus rapidement que la modification du potentiel de la ligne de drain. En effet, une opération de lecture consiste généralement à comparer le courant traversant la cellule mémoire adressée au courant traversant une cellule mémoire de référence de la même rangée de la mémoire. Il est donc nécessaire que la tension drain-source appliquée à la cellule mémoire adressée soit strictement identique à la tension drain-source de la cellule mémoire de référence. La cellule mémoire de référence étant associée à la même rangée que la cellule mémoire adressée, elles partagent la même ligne de source tandis qu'elles sont associées à des lignes de drain différentes. Pour que les tensions drain-source appliquées à la cellule mémoire adressée et à la cellule mémoire de référence soient identiques, les potentiels auxquels sont amenées les lignes de drain associées à la cellule mémoire adressée et à la cellule mémoire de référence doivent être définis avec une précision élevée, tandis que la précision à prévoir pour le potentiel auquel est amenée la ligne de source est moins importante puisque ce potentiel est appliqué directement aux deux cellules mémoire. Une durée plus importante est donc nécessaire pour modifier le potentiel de la ligne de drain associée à la cellule mémoire à adresser lors d'une opération de lecture classique par rapport à la durée à prévoir pour modifier le potentiel de la ligne de source associée à la cellule mémoire à adresser lors d'une opération de lecture selon l'invention. La présente invention permet donc de diminuer la durée globale d'une opération de lecture d'environ 30 Dans l'exemple de réalisation précédemment décrit, le potentiel de maintien auquel sont amenées les lignes de drain, de source et de grille lors d'une opération de maintien est de 1,2 V. Un tel potentiel peut généralement être obtenu à partir d'une source d'alimentation qui peut être utilisée par ailleurs sur le circuit comprenant la mémoire vive 5 selon l'invention pour l'alimentation de transistors basse tension. Le fait de maintenir les lignes de grille au potentiel de maintien (à 1,2 V) pendant toutes les opérations de fonction- nement de la mémoire 5 à l'exception de l'opération d'effacement pour laquelle la ligne de grille de la rangée de cellules mémoire à effacer est amenée à un potentiel négatif, permet avantageusement de limiter les commutations à réaliser au niveau des lignes de grille. Toutefois, selon une variante de réali- sation de la présente invention, lors d'une opération de maintien, le potentiel auquel sont amenées les lignes de grille peut être inférieur au potentiel auquel sont amenées les lignes de source et de drain. A titre d'exemple, le potentiel de maintien de grille peut être égal à 0 V. Ceci est rendu possible du fait que pour un transistor MOS formé de façon classique au niveau d'une tranche de silicium monocristallin, comme c'est le cas, par exemple, pour le transistor MOS 10 représenté en figure 2, le couplage entre la grille 22 et le corps 11 est faible. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, bien que la présente invention ait été décrite pour des cellules mémoire à transistors à canal N, elle s'applique également à des transistors à canal P, les signes des potentiels auxquels sont amenées les lignes de commande de la mémoire 5 étant modifiés en conséquence. En outre, on notera que la présente invention peut également s'appliquer avantageusement à une cellule mémoire de type DRAM à un transistor formé dans un caisson ou corps flottant délimité dans le sens de la profondeur par une couche isolante (SOI).

Claims

REVENDICATIONS

1. Mémoire vive dynamique (5) comprenant des cellules mémoire (T1,1, T1,2, T2,1, T2,2) réparties en rangées et en colonnes, chaque cellule mémoire comprenant un transistor MOS (10) à corps (11) flottant, la mémoire comprenant un moyen d'écriture (DL1, DL2, SL1, SL2) d'une donnée dans une cellule mémoire déterminée appartenant à une rangée déterminée et à une colonne déterminée, caractérisée en ce que le moyen d'écriture comprend : un moyen adapté à amener les drains des cellules 10 mémoire de la colonne déterminée à un potentiel V1 ; un moyen adapté à amener les sources des cellules mémoire de la rangée déterminée à un potentiel V2 ; et un moyen adapté à amener les drains des cellules mémoire des colonnes autres que la colonne déterminée et les 15 sources des cellules mémoire des rangées autres que la rangée déterminée à un potentiel V3, les potentiels V1, V2 et V3 étant tels que VI û VZ > V3 -V21 et (VI - V2)x (V3 û V2) > 0 .

2. Mémoire selon la revendication 1, comprenant un moyen de maintien (DL1, DL2, SL1, SL2) des données stockées dans 20 les cellules mémoire (T1,1, T1,2, T2,1, T2,2) de la mémoire (5), le moyen de maintien étant adapté à amener les drains et les sources de toutes les cellules mémoire de la mémoire au potentiel V3.

3. Mémoire selon la revendication 1, comprenant un 25 moyen de lecture (DL1, DL2, SL1, SL2) de la donnée stockée dans la cellule mémoire déterminée, le moyen de lecture comprenant : un moyen adapté à amener les sources des cellules mémoire de la rangée déterminée au potentiel V2 ; et un moyen adapté à amener les drains de toutes les 30 cellules mémoire (T1,1, T1,2, T2,1, T2,2) de la mémoire et les sources des cellules mémoire des rangées autres que la rangée déterminée au potentiel V3.

4. Mémoire selon la revendication 1, comprenant un moyen d'effacement (DL1, DL2, SL1, SL2) des données stockéesdans les cellules mémoire de la rangée déterminée, le moyen d'effacement comprenant : un moyen adapté à amener les sources et les grilles des cellules mémoire de la rangée déterminée à un potentiel V4, 5 le potentiel V4 étant tel que (VI û V2 )x (V4 û V2) < 0 ; et un moyen adapté à amener les drains de toutes les cellules mémoire (T1,1, T1,2, T2,1, T2,2) de la mémoire (5) et les sources des cellules mémoire des rangées autres que la rangée déterminée au potentiel V3.

5. Mémoire selon la revendication 1, dans lequel au moins un moyen (GL1, GL2) parmi le groupe comprenant le moyen d'écriture, le moyen de maintien et le moyen de lecture est adapté à amener les grilles de toutes les cellules mémoire (T1,1, T1,2, T2,1, T2,2) de la mémoire (5) au potentiel V3.

6. Procédé de commande d'une mémoire vive dynamique (5) comprenant des cellules mémoire (T1,1, T1,2, T2,1, T2,2) réparties en rangées et en colonnes, chaque cellule mémoire comprenant un transistor MOS (10) à corps (11) flottant, caractérisé en ce qu'une opération d'écriture d'une donnée dans 20 une cellule mémoire déterminée appartenant à une rangée déterminée et à une colonne déterminée, comprend les étapes suivantes : amener les drains des cellules mémoire de la colonne déterminée à un potentiel V1 ; 25 amener les sources des cellules mémoire de la rangée déterminée à un potentiel V2 ; et amener les drains des cellules mémoire des colonnes autres que la colonne déterminée et les sources des cellules mémoire des rangées autres que la rangée déterminée à un 30 potentiel V3, les potentiels V1, V2 et V3 étant tels que VI û V2 > V3 û V2 et (VI - V2) X (V3 -V2) > 0 .

7. Procédé de commande selon la revendication 6, dans lequel le potentiel V2 est le potentiel de la masse de la mémoire (5). 10 15

8. Procédé de commande selon la revendication 6, dans lequel une opération de maintien des données stockées dans les cellules mémoire (T1,1, T1,2, T2,1, T2,2) de la mémoire (5) comprend l'étape consistant à amener les drains et les sources de toutes les cellules mémoire de la mémoire au potentiel V3.

9. Procédé de commande selon la revendication 6, dans lequel une opération de lecture de la donnée stockée dans la cellule mémoire déterminée comprend les étapes suivantes : amener les sources des cellules mémoire de la rangée déterminée au potentiel V2 ; et amener les drains de toutes les cellules mémoire (T1,1, T1,2, T2,1, T2,2) de la mémoire et les sources des cellules mémoire des rangées autres que la rangée déterminée au potentiel V3.

10. Procédé de commande selon la revendication 6, dans lequel une opération d'effacement des données stockées dans les cellules mémoire de la rangée déterminée comprend les étapes suivantes : amener les sources et les grilles des cellules mémoire 20 de la rangée déterminée à un potentiel V4, le potentiel V4 étant tel que (V1 ù V2)x (V4 ù V2) < 0 ; et amener les drains de toutes les cellules mémoire (T1,1, T1,2, T2,1, T2,2) de la mémoire (5) et les sources des cellules mémoire des rangées autres que la rangée déterminée au 25 potentiel V3.

11. Procédé de commande selon la revendication 6, dans lequel au moins l'une des opérations parmi le groupe comprenant l'opération d'écriture, l'opération de maintien et l'opération de lecture consiste amener les grilles de toutes les cellules 30 mémoire (T1,1, T1,2, T2,1, T2,2) de la mémoire (5) au potentiel V3.