FR3070535A1 - Circuit integre avec element capacitif a structure verticale, et son procede de fabrication - Google Patents

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Abstract

Le circuit intégré comprend un élément capacitif (C) comprenant au moins une tranchée (TR) comportant une portion centrale conductrice (5) enveloppée d'une enveloppe isolante (7) et s'étendant verticalement dans un caisson (3) depuis une première face (10), une première couche conductrice (15) recouvrant une première couche isolante (17) située sur la première face (10) et une deuxième couche conductrice (25) recouvrant une deuxième couche isolante (27) située sur la première couche conductrice (15), la portion centrale conductrice (5) et la première couche conductrice (15) étant électriquement connectées et formant ainsi une première électrode (E2) de l'élément capacitif (C), la deuxième couche conductrice et le caisson (3) étant électriquement connectés et formant ainsi une deuxième électrode (E2) de l'élément capacitif (C), l'enveloppe isolante (7), la première couche isolante (17) et la deuxième couche isolante (27) formant une région diélectrique de l'élément capacitif (C).

Description

Circuit intégré avec élément capacitif à structure verticale, et son procédé de fabrication
Des modes de réalisation et de mise en œuvre de l’invention concernent les circuits intégrés, en particulier des éléments capacitifs fonctionnant en accumulation ou en inversion.
Les éléments capacitifs, tels que des condensateurs de charge, sont généralement des composants encombrants dans les architectures de circuits intégrés.
Par ailleurs, les étapes de procédé de fabrication des composants de circuits intégrés sont généralement très nombreuses et coûteuses, ainsi il est contraignant de mettre en œuvre des étapes uniquement dédiées à la fabrication d’un seul élément ou d’un seul type d’élément.
Ainsi il est souhaitable d’augmenter la valeur capacitive par unité de surface des architectures des éléments capacitifs de circuit intégré, et de mettre en œuvre des étapes de fabrication conjointement avec des réalisations d’autres composants du circuit intégré.
A ces égards, il est proposé selon un aspect un circuit intégré comprenant un substrat semiconducteur contenant au moins un caisson semiconducteur dopé d’un premier type de conductivité, un élément capacitif comprenant au moins une tranchée comportant une portion centrale conductrice enveloppée d’une enveloppe isolante et s’étendant verticalement dans ledit caisson depuis une première face, une première couche conductrice recouvrant une première couche isolante située sur la première face et une deuxième couche conductrice recouvrant une deuxième couche isolante située sur la première couche conductrice, la portion centrale conductrice et la première couche conductrice étant électriquement couplées ou connectées et formant ainsi une première électrode de l’élément capacitif, la deuxième couche conductrice et le caisson étant électriquement couplés ou connectés et formant ainsi une deuxième électrode de l’élément capacitif, l’enveloppe isolante, la première couche isolante et la deuxième couche isolante formant une région diélectrique de l’élément capacitif.
Ainsi ladite au moins une tranchée permet de maximiser la surface de la première électrode dans la profondeur du caisson et par conséquent d’augmenter la valeur capacitive surfacique de l’élément capacitif.
Selon un mode de réalisation, une couche semiconductrice auxiliaire est configurée pour former une source de porteurs minoritaires dans le caisson.
La couche semiconductrice auxiliaire est avantageusement dopée d’un deuxième type de conductivité opposé au premier type de conductivité et est destinée à recevoir une tension de polarisation.
La couche auxiliaire, étant dopée du type de conductivité opposé à celui du caisson, forme une source de porteurs minoritaires permettant d’utiliser l’élément capacitif aussi bien en accumulation qu’en inversion (c’est-à-dire aussi bien avec une tension positive qu’avec une tension négative entre ses électrodes).
Par exemple, la couche semiconductrice auxiliaire comporte une couche enterrée, sous le caisson et sous ladite au moins une tranchée, et des puits de contact s’étendant depuis la première face jusqu’à la couche enterrée.
La couche semiconductrice auxiliaire peut comporter une région de contact auxiliaire au niveau de la première face, électriquement couplée ou connectée à la deuxième électrode.
Ladite au moins une tranchée peut comporter en outre une région implantée du deuxième type de conductivité située entre le fond de ladite portion centrale enveloppée de ladite enveloppe et la couche enterrée.
Par exemple, la couche semiconductrice auxiliaire est située au niveau de la première face dans le caisson.
La couche semiconductrice auxiliaire peut comporter une région de contact auxiliaire s’étendant depuis la première face, et électriquement couplée ou connectée à la deuxième électrode.
Selon un mode de réalisation, le circuit intégré comporte un dispositif de mémoire comportant un plan mémoire possédant des cellules-mémoires non-volatiles munies de transistors d’accès à grille verticale et de transistors à grille flottante, ladite au moins une tranchée ayant une profondeur sensiblement égale à celle desdites grilles verticales.
Selon un mode de réalisation dans lequel chaque grille verticale comporte un matériau de grille enveloppé d’un oxyde de grille, le matériau de ladite portion centrale conductrice est de la même nature que ledit matériau de grille et le matériau de ladite enveloppe isolante est de la même nature que ledit oxyde de grille.
Selon un mode de réalisation dans lequel lesdits transistors à grille flottante comportent une structure de double-grille comprenant un oxyde tunnel, une grille flottante conductrice, un diélectrique de grille de commande et une grille de commande conductrice, la première couche isolante, la première couche conductrice, la deuxième couche isolante et la deuxième couche conductrice forment une structure dont les matériaux et l’agencement sont de mêmes natures que les matériaux et l’agencement de ladite structure de double-grille.
Selon un autre aspect il est proposé un procédé de fabrication d’un élément capacitif, comprenant, dans un caisson dopé d’un premier type de conductivité préalablement formé dans un substrat semiconducteur:
une formation d’au moins une tranchée s’étendant verticalement dans ledit caisson depuis une première face du caisson ;
une formation d’une enveloppe isolante sur les flancs et le fond de ladite au moins une tranchée ;
une formation d’un matériau conducteur dans une portion centrale enveloppée par l’enveloppe isolante ;
une formation d’une première couche isolante sur la première face et d’une première couche conductrice recouvrant la première couche isolante ;
une formation d’une deuxième couche isolante sur la première couche conductrice et d’une deuxième couche conductrice recouvrant la deuxième couche isolante ;
une première connexion ou un premier couplage électrique entre la portion centrale conductrice et la première couche conductrice, formant une première électrode d’un élément capacitif ; et une deuxième connexion ou un deuxième couplage électrique entre la deuxième couche conductrice et le caisson, formant une deuxième électrode de l’élément capacitif.
Selon un mode de mise en œuvre, le procédé comprend une fabrication, dans et sur le substrat semiconducteur, de cellulesmémoires non-volatiles appartenant à un plan-mémoire et munies de transistors d’accès à grilles verticales et de transistors à grille flottante, et :
ladite formation d’au moins une tranchée, ladite formation d’une enveloppe isolante, ladite formation d’un matériau conducteur sont réalisées conjointement avec des étapes de formation des transistors d’accès ; et ladite formation d’une première couche isolante sur la première face et d’une première couche conductrice recouvrant la première couche isolante, et ladite formation d’une deuxième couche isolante sur la première couche conductrice et d’une deuxième couche conductrice recouvrant la deuxième couche isolante sont réalisées conjointement avec des étapes de fabrication des transistors à grille flottante.
Par exemple, la fabrication de l’élément capacitif comprend une formation d’une couche auxiliaire semiconductrice dopée d’un deuxième type de conductivité opposé au premier type de conductivité, réalisée conjointement avec une étape de fabrication d’une couche enterrée de région de source des transistors d’accès et une connexion ou un couplage électrique de la couche auxiliaire avec ladite deuxième électrode.
Par exemple, la fabrication de l’élément capacitif comprend une formation d’une couche auxiliaire semiconductrice dopée d’un deuxième type de conductivité opposé au premier type de conductivité, réalisée conjointement une étape de formation d’une région de contreimplant des transistors à grille flottante et une connexion ou un couplage électrique de la couche auxiliaire avec ladite deuxième électrode.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
- les figures 1 à 9 illustrent schématiquement différents modes de réalisation et de mise en œuvre de l’invention.
La figure 1 représente un exemple de mode de réalisation d’un élément capacitif C.
L’élément capacitif C est formé dans et sur un substrat semiconducteur 1.
Le substrat 1 comporte un caisson simple (par opposition par exemple à un « triple caisson ») 3 dans lequel sont formées des tranchées TR. Le caisson 3 est délimité latéralement de façon habituelle par des tranchées isolantes STI, du type tranchées d’isolation peu profondes (ou « Shallow Trench Isolation » en langue anglaise).
Les tranchées TR s’étendent dans le caisson 3 depuis une première face 10 du substrat 1, usuellement désignée par le terme de « face avant ».
Comme on le verra dans la suite en relation avec les figures 4 et 8, pour des raisons d’optimisation de procédé de fabrication, chaque tranchée TR peut comporter une région implantée 205 du deuxième type de conductivité située dans le caisson 3, sous les fonds respectifs desdites tranchées TR.
Une tranchée comporte une portion centrale 5 remplie d’un matériau conducteur et enveloppée d’une enveloppe isolante 7 séparant la portion centrale 5 du caisson 3.
Par exemple la portion centrale 5 est réalisée en silicium polycristallin, autrement appelé polysilicium, dopé, et l’enveloppe isolante 7 en dioxyde de silicium ou un autre matériau diélectrique.
Sur la première face 10, et au-dessus du caisson 3, est formé un empilement d’une première couche isolante 17, d’une première couche conductrice 15, d’une deuxième couche isolante 27 et d’une deuxième couche conductrice 25.
La première couche conductrice 15 et la deuxième couche conductrice 25 sont par exemple formées en polysilicium dopé, la première couche isolante 17 en matériau diélectrique du type dioxyde de silicium et la deuxième couche isolante en matériau diélectrique du type structure d’oxyde-nitrure-oxyde (ONO) de silicium.
Comme exprimé dans la suite, notamment en relation avec la figure 5, cette structure est avantageusement proche d’une structure d’une cellule-mémoire non-volatile. En effet, une cellule-mémoire peut comporter un transistor d’accès ayant une grille verticale de structure homologue aux tranchées TR et un transistor à grille flottante de structure homologue à l’empilement de la première et de la deuxième couches isolantes 17, 27 et de la première et de la deuxième couches conductrices 15, 25.
Une première électrode El d’un élément capacitif C est formée en connectant ou en couplant électriquement les matériaux conducteurs de la portion centrale 5 de chaque tranchée TR avec la première couche conductrice 15.
Des vias et des pistes de connexion métallique peuvent permettre de relier les matériaux conducteurs de la portion centrale 5 des tranchées TR avec la première couche conductrice 15.
Une deuxième électrode E2 de l’élément capacitif C est formée en connectant ou en couplant électriquement la deuxième couche conductrice 25 avec le caisson semiconducteur dopé 3.
Des régions de prise de contact 13 fortement dopées du premier type de conductivité permettent de réaliser un contact de résistivité acceptable entre le caisson 3 et par exemple des pistes de connexion métallique reliées à la deuxième couche conductrice 25.
Dans cet exemple, les prises de contact 13 sont situées latéralement de part et d’autre des tranchées TR.
La figure 2 représente une vue du dessus de l’exemple décrit en relation avec la figure 1, les éléments communs supportent les mêmes références et ne sont pas détaillés à nouveau dans la suite.
Les tranchées TR s’étendent longitudinalement (c’est-à-dire dans une direction perpendiculaire au plan de coupe représenté par la figure 1) plus loin que la première couche isolante (17) recouverte de la première couche conductrice 15, permettant ainsi de réaliser des contacts électriques El-5 avec la portion centrale (5) de chaque tranchée TR. De même, la première couche conductrice 15 s’étend, dans cet exemple, longitudinalement plus loin que l’empilement de la deuxième couche isolante (27) et de la deuxième couche conductrice 25 permettant de réaliser des contacts El-15 avec la première couche conductrice.
Une connexion ou un couplage électrique est réalisé entre les contacts El-5 des portions centrales 5 et les contacts El-15 de la première couche conductrice 15, par exemple au moyen de pistes métalliques non-représentées sur cette figure, formant ainsi la première électrode (El) de l’élément capacitif C.
Par ailleurs, des contacts électriques E2-13 sont réalisés sur les régions de prises de contact 13 formées dans le caisson 3 et des contacts électriques E2-25 sont réalisés sur la deuxième couche conductrice 25.
Une connexion ou un couplage électrique est réalisé entre les contacts E2-13 du substrat 3 et les contacts E2-25 de la deuxième couche conductrice 25, par exemple au moyen de pistes métalliques non-représentées sur cette figure, formant ainsi la deuxième électrode (E2) de l’élément capacitif C.
La figure 3 représente le schéma électrique équivalent des exemples décrits précédemment et s’applique également aux exemples des autres modes de réalisation décrits dans la suite.
L’élément capacitif C est décomposable en un montage de trois éléments capacitifs Cono, Ctun et Ctr en parallèle.
Un premier élément capacitif Cono est formé par la première couche conductrice 15 et la deuxième couche conductrice 25 séparées mutuellement par la deuxième couche isolante 27.
Un deuxième élément capacitif Ctun est formé par la première couche conductrice 15 et le caisson 3 séparés mutuellement par la première couche isolante 17.
Un troisième élément capacitif Ctr est formé par les portions centrales 5 des tranchées TR et le caisson 3 séparés mutuellement par les enveloppes isolantes 7 respectives des tranchées TR.
Dans l’exemple où le premier type de conductivité est le type P et le deuxième type de conductivité est le type N, l’élément capacitif C fonctionne en accumulation, c’est-à-dire lorsque la tension Vc entre la première électrode El et la deuxième électrode E2, Vc=Ve2-Vei est positive, en raison de la conductivité de type P des porteurs du caisson 3.
Bien que les éléments capacitifs dans les circuits intégrés soient généralement destinés à fonctionner exclusivement en accumulation, il peut être avantageux qu’un élément capacitif soit capable de fonctionner également en inversion.
Les figures 4 à 7 représentent des exemples de modes de réalisation d’éléments capacitifs C pouvant fonctionner avantageusement à la fois en accumulation et en inversion.
Dans ces modes de réalisation, une couche semiconductrice auxiliaire est configurée pour former une source de porteurs minoritaires dans le caisson.
Sommairement, la source de porteurs minoritaires permet d’utiliser l’élément capacitif en régime d’inversion.
La figure 4 représente un exemple d’un mode de réalisation d’élément capacitif C pouvant fonctionner en inversion, dans laquelle les éléments structurels communs avec les exemples décrits précédemment en relation avec les figures 1 à 3 supportent les mêmes références et ne sont pas détaillés à nouveau dans la suite.
Dans cet exemple, le caisson 3 appartient à une architecture du type triple caisson et est électriquement isolé du substrat 1 par une couche d’isolation dopée d’un deuxième type de conductivité opposé au premier type de conductivité du caisson 3 et du substrat.
La couche d’isolation comporte une couche enterrée 200 sous le caisson 3 ainsi que des puits de contacts 210 s’étendant depuis la face avant 10 jusqu’à la couche enterrée 200.
Des régions de contact auxiliaire 213 fortement dopées du deuxième type de conductivité sont formées au niveau de la face avant 10 dans les puits de contact 210.
Lesdites régions de contact auxiliaire 213 permettent un contact de résistivité acceptable entre une borne destinée à recevoir une tension de polarisation, par exemple une borne de masse GND, et les puits de contact 210 et la couche enterrée 200.
Les puits de contacts 210 et les régions de contact auxiliaire 213 forment un anneau et entourent latéralement et longitudinalement le caisson 3.
La couche d’isolation 200, 210, 213 forme ainsi la couche semiconductrice auxiliaire configurée pour former une source de porteurs minoritaires dans le caisson 3, permettant à l’élément capacitif C de fonctionner en inversion.
Les régions de prise de contact 13 et de prise de contact auxiliaire 213 sont toutes deux électriquement connectées à la deuxième électrode E2.
Par ailleurs, les tranchées TR peuvent comporter une région implantée du deuxième type de conductivité 205 située entre les fonds respectifs des tranchées TR et la couche enterrée 200, permettant d’assurer une continuité électrique entre les bords des tranchées TR et la couche semiconductrice enterrée 200.
Les régions de prise de contact 13 fortement dopées du premier type de conductivité implantées dans le caisson 3 au niveau de la première face 10, forment également un anneau en surface du caisson 3, à l’intérieur de l’anneau formé par les puits de contacts 210 et les régions de contact de puits 213.
Ainsi, cet exemple d’élément capacitif C fonctionne en accumulation de façon similaire à l’exemple décrit en relation avec la figure 1, et fonctionne en inversion via la formation d’une région de porteurs minoritaires dans le caisson 3, au voisinage des bords desdites tranchées TR ainsi qu’au voisinage de la première face sous ladite couche isolante 17.
La figure 5 représente une vue du dessus de l’exemple décrit en relation avec la figure 4, les éléments communs supportent les mêmes références et ne sont pas tous détaillés à nouveau dans la suite.
Une connexion ou un couplage électrique est réalisé entre les contacts El-5 des portions centrales 5 et les contacts El-15 de la première couche conductrice 15, par exemple au moyen de pistes métalliques non-représentées sur cette figure, formant ainsi la première électrode (El) de l’élément capacitif C.
Dans cet exemple, des contacts électriques E2-213 sont en outre formés avec la région de contact auxiliaire 213.
Une connexion ou un couplage électrique réalisé entre les contacts E2-13 du caisson 3, les contacts E2-213 de la région de contact auxiliaire 213 et les contacts E2-25 de la deuxième couche conductrice 25, par exemple au moyen de pistes métalliques nonreprésentées sur cette figure, forme ainsi la deuxième électrode (E2) de l’élément capacitif C.
La figure 6 représente un exemple d’un autre mode de réalisation d’élément capacitif C pouvant fonctionner en inversion, dans laquelle les éléments structurels communs avec les exemples décrits précédemment en relation avec les figures 1 à 5 supportent les mêmes références et ne sont pas détaillés à nouveau dans la suite.
Dans cet exemple, la couche semiconductrice auxiliaire, source de porteurs minoritaires, est obtenue par la formation d’une couche dite de contre-implant 300, située en surface du caisson au niveau de la face avant 10, dopée du deuxième type de conductivité.
De même, une région de contact auxiliaire 313 fortement dopée du deuxième type de conductivité permet un contact de résistivité acceptable avec la couche semiconductrice auxiliaire 300 permettant d’y appliquer une tension de polarisation.
Cette même prise de contact auxiliaire 313 est également connectée à la deuxième électrode E2 et permet un fonctionnement en inversion de l’élément capacitif C, de façon similaire au fonctionnement en inversion de l’exemple décrit précédemment en relation avec les figures 4 et 5.
La figure 7 représente une vue du dessus de l’exemple décrit en relation avec la figure 6, les éléments communs supportent les mêmes références et ne sont pas tous détaillés à nouveau dans la suite.
Une connexion ou couplage électrique est réalisée entre les contacts El-5 des portions centrales 5 et les contacts El-15 de la première couche conductrice 15, par exemple au moyen de pistes métalliques non-représentées sur cette figure, formant ainsi la première électrode (El) de l’élément capacitif C.
Une connexion ou un couplage électrique est réalisé entre les contacts E2-13 du caisson 3, les contacts E2-313 des prises de contact auxiliaire 313 et les contacts E2-25 de la deuxième couche conductrice 25, par exemple au moyen de pistes métalliques non-représentées sur cette figure, formant ainsi la deuxième électrode (E2) de l’élément capacitif C.
L’exemple des figures 6 et 7 présente l’avantage de ne pas être formé dans un triple caisson, nécessitant un « anneau » d’isolation entourant latéralement et longitudinalement le caisson 3 contenant l’élément capacitif C, et donc d’avoir une surface réduite d’autant.
Ces différents exemples de modes de réalisation sont notamment compatibles avec un procédé de réalisation d’un dispositif de mémoire non-volatile EE dont le plan mémoire PM possède, comme illustré schématiquement sur la figure 8, des cellules mémoires non volatiles CEL et des transistors de sélection à grille verticale TA.
Plus précisément, chaque cellule-mémoire CEL comporte un transistor à grille flottante TFG réalisé dans et sur un caisson semiconducteur PW du premier type de conductivité, du type triplecaisson, séparé du substrat sous-jacent PSUB du premier type de conductivité par une couche semiconductrice enterrée NISO et des puits semiconducteurs NW du deuxième type de conductivité.
De façon classique, chaque transistor à grille flottante TFG comporte une région de source S et une région de drain D dopées du deuxième type de conductivité, ainsi qu’une grille flottante FG et une grille de commande CG, par exemple en polysilicium, mutuellement séparées par un diélectrique de grille de commande ONO. La grille flottante repose sur une couche d’oxyde tunnel OXT formée en surface du caisson PW.
Chaque transistor d’accès TA permet de sélectionner une rangée de cellules et est un transistor MOS dont la grille GTA est une grille enterrée dans le caisson de type P et électriquement isolée de ce caisson par un diélectrique de grille OXTA, typiquement du dioxyde de silicium. Le matériau de grille mGTA de la grille verticale GTA est par exemple du polysilicium.
Une région implantée du deuxième type de conductivité RI située entre le fond de la tranchée accueillant la grille verticale GTA et la couche enterrée NISO permet de former, avec la couche enterrée NISO, la région de source du transistor d’accès TA.
La figure 9 représente un exemple de mode de mise en œuvre d’un procédé de fabrication conjointes d’un élément capacitif C selon un exemple tel que décrit précédemment en relation avec les figures 1 à 7 et de cellules-mémoire non-volatiles CEL du type de celles décrites en relation avec la figure 8, sur un même substrat semiconducteur 1.
Les étapes de formation 912 de la couche auxiliaire 200-210213 selon le mode de réalisation décrit précédemment en relation avec les figures 4 et 5 et la formation 914 d’un triple caisson PW de la mémoire EE sont mises en œuvre selon une étape 910 commune.
En effet, la formation du triple caisson PW comprend la formation d’une couche semiconductrice enterrée NISO et des puits semiconducteurs NW du deuxième type de conductivité, ainsi que généralement des prises de contact fortement dopées en surface des puits NW, de mêmes natures que les éléments de la couche semiconductrice auxiliaire 200-210-213.
De même, la formation desdites tranchées TR sont mises en œuvre selon une étape commune 920 avec la formation de transistors d’accès TA à grille verticale.
En effet la formation 928 des grilles verticales GTA des transistors d’accès TA comprend une gravure de tranchées de même nature que la gravure des tranchées 922 appartenant à l’élément capacitif C, une formation d’un diélectrique de grille OXTA de même nature que l’étape 924 de formation de l’enveloppe isolante 7, ainsi qu’un remplissage d’un matériau de grille mGTA de même nature que l’étape 926 de formation d’un matériau conducteur dans la portion centrale 5 desdites tranchées TR.
Les étapes de formation 932 de la couche auxiliaire 300 selon le mode de réalisation décrit précédemment en relation avec les figures 6 et 7 et la formation 934 d’une couche de contre-implant dans le caisson d’un transistor à grille flottante sont mises en œuvre selon une étape 930 commune.
Les étapes de formation de la structure première couche isolante 17 - première couche conductrice 15 - deuxième couche isolante 27 - deuxième couche conductrice 25 sont mises en œuvre selon des étapes 940 communes à la formation de transistors à grille flottante TFG de la mémoire EE.
En effet, l’étape 941 de formation d’une première couche isolante 17 est de la même nature qu’une étape 942 de formation d’un oxyde tunnel OXT ; l’étape 943 de formation d’une première couche conductrice 15 est de la même nature qu’une étape 944 de formation d’une couche de polysilicium de grille flottante FG ; l’étape 945 de formation de la deuxième couche isolante 27 est de la même nature qu’une étape de formation d’une couche ONO de nitrure-oxyde-nitrure de silicium séparant les grilles d’un transistor à grille flottante TFG ; et l’étape 947 de formation d’une deuxième couche conductrice 25 est de la même nature qu’une étape 948 de formation d’une couche de polysilicium de grille de commande CG.
Ainsi, avec des étapes de fabrication habituelles, par exemples nécessaires à la fabrication d’une cellule-mémoire CEL de dispositif de mémoire EE, il a été réalisé un élément capacitif C exploitant trois types d’interface de matériaux conducteurs séparés par un isolant, et exploitant le substrat (ou le caisson) dans sa profondeur pour maximiser la surface desdites interfaces sans encombrer la surface de la face avant.
En d’autres termes cet exemple de structure d’élément capacitif permet de maximiser sa valeur capacitive surfacique (i.e. par unité de surface occupée sur la face avant du caisson).
A titre d’exemple, la valeur capacitive surfacique d’un tel mode de réalisation peut être de 15 à 20 fF/pm2, tandis que des éléments capacitifs habituels ont des valeurs capacitives surfaciques de sensiblement 6 fF/pm2.
Par ailleurs l’invention n’est pas limitée à ces modes de réalisation et de mise en œuvre mais en embrasse toutes les variantes, par exemple, les étapes de fabrication de l’élément capacitif C peuvent être mises en œuvre distinctement desdites étapes de fabrication habituelles d’une cellule-mémoire, c’est-à-dire mises en œuvre de manière dédiée à la fabrication de l’élément capacitif C, de même, le premier et le deuxième type de conductivité peuvent être respectivement, comme représenté sur les figures, le type P et le type N, ou inversement.

Claims (15)

  1. REVENDICATIONS
    1. Circuit intégré comprenant un substrat semiconducteur (1) contenant au moins un caisson semiconducteur dopé (3) d’un premier type de conductivité, un élément capacitif (C) comprenant au moins une tranchée (TR) comportant une portion centrale conductrice (5) enveloppée d’une enveloppe isolante (7) et s’étendant verticalement dans ledit caisson (3) depuis une première face (10), une première couche conductrice (15) recouvrant une première couche isolante (17) située sur la première face (10) et une deuxième couche conductrice (25) recouvrant une deuxième couche isolante (27) située sur la première couche conductrice (15), la portion centrale conductrice (5) et la première couche conductrice (15) étant électriquement couplées et formant ainsi une première électrode (El) de l’élément capacitif (C), la deuxième couche conductrice et le caisson (3) étant électriquement couplés et formant ainsi une deuxième électrode (E2) de l’élément capacitif (C), l’enveloppe isolante (7), la première couche isolante (17) et la deuxième couche isolante (27) formant une région diélectrique de l’élément capacitif (C).
  2. 2. Circuit intégré selon la revendication 1, dans lequel une couche semiconductrice auxiliaire (200, 300) est configurée pour former une source de porteurs minoritaires dans le caisson (3).
  3. 3. Circuit intégré selon la revendication 2, dans lequel la couche semiconductrice auxiliaire (200, 300) est dopée d’un deuxième type de conductivité opposé au premier type de conductivité et est destinée à recevoir une tension de polarisation.
  4. 4. Circuit intégré selon l’une des revendications 2 ou 3, dans lequel la couche semiconductrice auxiliaire comporte une couche enterrée (200), sous le caisson (3) et sous ladite au moins une tranchée (TR), et des puits de contact (210) s’étendant depuis la première face (10) jusqu’à la couche enterrée (200).
  5. 5. Circuit intégré selon la revendication 4, dans lequel la couche semiconductrice auxiliaire comporte une région de contact auxiliaire (213) au niveau de la première face (10), électriquement couplée à la deuxième électrode (E2).
  6. 6. Circuit intégré selon l’une des revendications 4 ou 5, dans lequel ladite au moins une tranchée (TR) comporte en outre une région implantée (205) du deuxième type de conductivité située entre le fond de ladite portion centrale (5) enveloppée de ladite enveloppe (7) et la couche enterrée (200).
  7. 7. Circuit intégré selon l’une des revendications 2 ou 3, dans lequel la couche semiconductrice auxiliaire (300) est située au niveau de la première face (10) dans le caisson (3).
  8. 8. Circuit intégré selon la revendication 7, dans lequel la couche semiconductrice auxiliaire (300) comporte une région de contact auxiliaire (313) s’étendant depuis la première face (10) et étant électriquement couplée à la deuxième électrode (E2).
  9. 9. Circuit intégré selon l’une des revendications précédentes, comprenant un dispositif de mémoire (EE) comportant un plan mémoire (PM) possédant des cellules-mémoires non-volatile (CEL) munies de transistors d’accès (TA) à grille verticale (GTA) et de transistors à grille flottante (TFG), ladite au moins une tranchée (TR) ayant une profondeur sensiblement égale à celle desdites grilles verticales (GTA).
  10. 10. Circuit intégré selon la revendication 9, dans lequel chaque grille verticale (GTA) comporte un matériau de grille (mGTA) enveloppé d’un diélectrique de grille (OXTA), le matériau de ladite portion centrale conductrice (5) étant de la même nature que ledit matériau de grille (mGTA) et le matériau de ladite enveloppe isolante (7) étant de la même nature que ledit diélectrique de grille (OXTA).
  11. 11. Circuit intégré selon l’une des revendications 9 ou 10, dans lequel lesdits transistors à grille flottante (TFG) comportent une structure de double-grille comprenant un oxyde tunnel (OXT), une grille flottante conductrice (FG), un diélectrique de grille de commande (ONO) et une grille de commande conductrice (CG), et dans lequel la première couche isolante (17), la première couche conductrice (15), la deuxième couche isolante (27) et la deuxième couche conductrice (25) forment une structure dont les matériaux et l’agencement sont de mêmes natures que les matériaux et l’agencement de ladite structure de double-grille.
  12. 12. Procédé de fabrication d’un élément capacitif (C), comprenant, dans un caisson (3) dopé d’un premier type de conductivité préalablement formé dans un substrat semiconducteur (1):
    une formation d’au moins une tranchée (TR) s’étendant verticalement dans ledit caisson (3) depuis une première face (10) du caisson (3) ;
    une formation d’une enveloppe isolante (7) sur les flancs et le fond de ladite au moins une tranchée (TR) ;
    une formation d’un matériau conducteur (5) dans une portion centrale enveloppée par l’enveloppe isolante (7) ;
    une formation d’une première couche isolante (17) sur la première face (10) et d’une première couche conductrice (15) recouvrant la première couche isolante (17) ;
    une formation d’une deuxième couche isolante (27) sur la première couche conductrice (15) et d’une deuxième couche conductrice (25) recouvrant la deuxième couche isolante (27) ;
    un premier couplage électrique entre la portion centrale conductrice (5) et la première couche conductrice (15), formant une première électrode (El) d’un élément capacitif (C) ; et un deuxième couplage électrique entre la deuxième couche conductrice et le caisson (3), formant une deuxième électrode (E2) de l’élément capacitif (C).
  13. 13. Procédé selon la revendication 12, comprenant une fabrication, dans et sur le substrat semiconducteur (1), de cellulesmémoires non-volatile (CEL) appartenant à un plan-mémoire (PM) et munies de transistors d’accès (TA) à grilles verticales (GTA) et de transistors à grille flottante (TFG), dans lequel :
    ladite formation d’au moins une tranchée (TR), ladite formation d’une enveloppe isolante (7), ladite formation d’un matériau conducteur (5) sont réalisées conjointement avec des étapes de fabrication des transistors d’accès (TA) ; et ladite formation d’une première couche isolante (17) sur la première face (10) et d’une première couche conductrice (15) recouvrant la première couche isolante (17), et ladite formation d’une deuxième couche isolante (27) sur la première couche conductrice (15) et d’une deuxième couche conductrice (25) recouvrant la deuxième couche isolante (27) sont réalisées conjointement avec des étapes de fabrication des transistors à grille flottante (TFG).
  14. 14. Procédé selon la revendication 13, dans lequel la fabrication de l’élément capacitif (C) comprend une formation d’une couche auxiliaire (200) semiconductrice dopée d’un deuxième type de conductivité opposé au premier type de conductivité, réalisée conjointement avec une étape de formation d’une couche enterrée de région de source (NISO) des transistors d’accès (TA) et un couplage électrique de la couche auxiliaire (200) avec ladite deuxième électrode (E2).
  15. 15. Procédé selon la revendication 13, dans lequel la fabrication de l’élément capacitif (C) comprend une formation d’une couche auxiliaire (300) semiconductrice dopée d’un deuxième type de conductivité opposé au premier type de conductivité, réalisée conjointement avec une étape de formation d’une région de contreimplant des transistors à grille flottante (TFG), et un couplage électrique de la couche auxiliaire (300) avec ladite deuxième électrode (E2).
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