FR3127328A1 - Circuit intégré comportant des cellules pré-caractérisées et au moins une structure capacitive de remplissage. - Google Patents

Circuit intégré comportant des cellules pré-caractérisées et au moins une structure capacitive de remplissage. Download PDF

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Abstract

Le circuit intégré (CI) comporte une partie logique (LG) comprenant des cellules pré-caractérisées (CPC) agencées dans des rangées (RG) parallèles le long d’une première direction (X) et dans une alternance de caissons semiconducteurs complémentaires (PW, NW). Parmi les cellules pré-caractérisées (CPC), au moins une structure capacitive de remplissage (SCR) appartient à deux rangées adjacentes et comporte une interface capacitive entre une armature conductrice (SGV, SGH) et le premier caisson (PW), l’étendue du deuxième caisson (NW) dans la première direction (X) étant interrompue sur la longueur de la structure capacitive de remplissage (L_SCR) de sorte que le premier caisson (PW) occupe dans la deuxième direction (Y) la largeur des deux rangées de la structure capacitive de remplissage (W_SCR). Une structure conductrice (COND) relie électriquement le deuxième caisson (NW) de part et d’autre de la structure capacitive de remplissage (SCR). Figure pour l’abrégé : Fig 1

Description

Circuit intégré comportant des cellules pré-caractérisées et au moins une structure capacitive de remplissage.
Des modes de réalisation et de mise en œuvre concernent les circuits intégrés, en particulier les parties logiques de circuits intégrés contenant des cellules pré-caractérisées et des structures capacitives de remplissage.
Typiquement, les cellules pré-caractérisées (usuellement « standard cells » en anglais) sont des « briques de base » des parties logiques de circuit intégré. Les cellules pré-caractérisées sont conçues et caractérisées par avance de façon à avoir une fonction logique élémentaire, telles que par exemple les fonctions « inverse », « et », « ou », « ou exclusif », etc, pouvant être combinées entre-elles de manière parfaitement compatible afin de concevoir un mécanisme logique complexe.
Matériellement, la combinaison des cellules pré-caractérisées est classiquement agencée dans des rangées de la partie logique, les rangées ayant une largeur fixe correspondant à une largeur imposée à chaque cellule pré-caractérisée. Les différentes rangées de la partie logique peuvent chacune contenir une pluralité de cellule pré-caractérisées dans la longueur, la longueur de chaque cellule pré-caractérisée pouvant varier selon la fonction logique élémentaire de la cellule.
Les fonctions logiques élémentaires sont classiquement mises en œuvre en technologie « CMOS », c’est-à-dire en technologie « Métal-Oxyde-Semiconducteurs Complémentaires », comportant de façon classique et connue en soi des transistors à canal de type N « NMOS », dans un caisson semiconducteur de type P et des transistors à canal de type P « PMOS », dans un caisson semiconducteur de type N.
En outre, les parties logiques peuvent avantageusement comporter des structures capacitives dites « de remplissage », car formées dans des espaces pouvant accueillir des cellules pré-caractérisées, mais laissés vacants dans des rangées de la partie logique par la nature de la conception du mécanisme logique complexe. Les structures capacitives de remplissage permettent ainsi d’occuper des espaces disponibles dans la partie logique du circuit intégré et ainsi de réduire l’empreinte surfacique d’un élément capacitif, typiquement un élément capacitif de filtre RC (résistif-capacitif) réduisant les variations de la tension d’alimentation.
Afin de limiter d’autant plus l’empreinte surfacique de l’élément capacitif, il est avantageux d’augmenter la valeur capacitive par unité de surface des structures capacitives de remplissage. A cet égard, il a été proposé des réalisations d’éléments capacitifs de type « MOS » (c’est-à-dire une structure capacitive d’architecture « Métal-Oxyde-Semiconducteur ») dans lesquelles l’armature conductrice comporte des tranchées remplies d’un matériau conducteur s’étendant verticalement en profondeur dans les caissons complémentaires, et longitudinalement dans une direction de la surface de la partie logique.
Cela étant, la valeur capacitive de ce type de structure capacitive est limitée par la composition de caissons complémentaires des cellules précaractérisées de type CMOS.
En effet, d’une part, pour fonctionner dans un régime de désertion, le caisson contenant la structure capacitive, typiquement de type N, est polarisé à une tension non-nulle, typiquement la tension d’alimentation. Ainsi, des prises de polarisation de caisson (usuellement « well tap » en anglais) sont prévues et occupent une surface qui ne contribue que très faiblement à l’effet capacitif.
D’autre part, lorsque ce type de structure capacitive MOS est adaptée pour fonctionner dans un régime d’inversion, typiquement dans un caisson de type P, les extrémités longitudinales des tranchées doivent être séparées d’une distance non-négligeable du caisson voisin de type opposé, typiquement les caissons voisins de type N, afin d’éviter un flux de courant par un effet de transistor passant. Là encore, la distance de séparation occupe une surface qui ne contribue pas à l’effet capacitif.
Des modes de réalisation et de mise en œuvre définis ci-après proposent d’introduire une discontinuité dans l’agencement des caissons complémentaires de la partie logique au niveau des structures capacitives de remplissage, permettant de s’affranchir des problèmes susmentionnés tout en augmentant la valeur capacitive par unité de surface. En outre, les modes de réalisation et de mise en œuvre n’introduisent pas de contrainte sur les facultés de combinaisons et compatibilités des cellules pré-caractérisées, et sont notamment compatibles avec les technologies ne prévoyant pas de prise de polarisation de caisson (usuellement « no well tap » en anglais).
Selon un aspect, il est proposé à cet égard un circuit intégré comportant une partie logique comprenant des cellules pré-caractérisées agencées dans des rangées parallèles le long d’une première direction et ayant une largeur fixe couvrant, dans une deuxième direction perpendiculaire à la première direction, une demi-largeur d’un premier caisson semiconducteur dopé d’un premier type, par exemple le type P, et une demi-largeur d’un deuxième caisson semiconducteur dopé d’un deuxième type opposé au premier type, par exemple le type N, chaque caisson étant commun à deux rangées adjacentes. Parmi les cellules pré-caractérisées, au moins une structure capacitive de remplissage appartient à deux rangées adjacentes et comporte une interface capacitive entre une armature conductrice et le premier caisson, l’étendue du deuxième caisson dans la première direction étant interrompue sur la longueur de la structure capacitive de remplissage de sorte que le premier caisson occupe dans la deuxième direction la largeur des deux rangées de la structure capacitive de remplissage, la structure capacitive de remplissage comportant en outre une structure conductrice adaptée à relier électriquement le deuxième caisson de part et d’autre de la structure capacitive de remplissage dans la première direction.
Ainsi, l’interface capacitive formée par l’armature conductrice avec le premier caisson peut être considérablement agrandie du fait que le premier caisson occupe toute la largeur de la structure capacitive de remplissage, par l’absence du deuxième caisson. L’effet d’agrandissement de l’interface capacitive est également obtenu dans le cas où l’armature conductrice ne comporte pas de tranchée remplie d’un matériau conducteur s’étendant verticalement en profondeur dans le premier caisson.
Cela permet en outre de s’affranchir des conditions de distance de séparation entre la structure capacitive et le deuxième caisson, et du besoin d’une prise de polarisation de caisson.
Par ailleurs, la continuité électrique du deuxième caisson est assurée par la structure conductrice, malgré l’interruption de son étendue, c’est-à-dire l’absence du deuxième caisson dans la longueur de la structure capacitive de remplissage.
Selon un mode de réalisation, la structure conductrice comprend au moins une piste métallique située dans un niveau de métal et s’étendant dans la première direction en regard de la longueur de la structure capacitive de remplissage, l’interface capacitive s’étendant dans la deuxième direction sur toute la largeur des deux rangées de la structure capacitive de remplissage.
Cela permet avantageusement de dédier toute l’étendue de la largeur des deux rangées de la structure capacitive de remplissage, et en outre d’assurer la continuité électrique du deuxième caisson avec une structure conductrice présentant une résistance inférieure à la résistance du deuxième caisson, ce qui peut permettre de réduire la quantité de prise de polarisation de caisson (typiquement régulièrement disposées dans l’étendue des caissons).
Selon un mode de réalisation, la structure conductrice comprend une bande semiconductrice surfacique fortement dopée du deuxième type située dans le premier caisson et s’étendant dans la première direction sur la longueur de la structure capacitive de remplissage, l’interface capacitive s’étendant dans la deuxième direction sur toute la largeur des deux rangées de la structure capacitive de remplissage excepté dans la largeur de la bande semiconductrice surfacique.
Ainsi, la quasi-totalité, par exemple plus de 60%, voire plus de 80% de l’étendue de la largeur des deux rangées est dédiée à la structure capacitive de remplissage, et là-encore, la structure conductrice peut présenter une résistance inférieure à la résistance du deuxième caisson, permettant de réduire la quantité de prise de polarisation de caisson à prévoir.
Par exemple, ladite bande semiconductrice surfacique comprend du siliciure de métal.
Par exemple, la structure conductrice comporte des tranchées d’isolation peu profondes de part et d’autre, dans la deuxième direction, de ladite bande semiconductrice surfacique.
Par exemple, ladite bande semiconductrice surfacique comprend des espèces dopantes du premier type implantées dans le premier caisson avec une densité volumique comprise entre dix puissance quinze atomes par centimètres-cubes « 1015cm-3» et dix puissance seize atomes par centimètres-cubes « 1016cm-3».
Selon un mode de réalisation, ladite armature conductrice de la structure capacitive de remplissage comprend au moins une structure de grille verticale s’étendant en profondeur dans le premier caisson.
Selon un mode de réalisation, ladite au moins une structure de grille verticale comprend une région dopée du deuxième type implantée au niveau d’une extrémité verticale de la structure de grille verticale située dans la profondeur du premier caisson, et une région dopée du deuxième type implantée au niveau d’une extrémité verticale de la structure de grille verticale située en surface du premier caisson.
Les régions dopées implantées aux extrémités verticales de la structure de grille verticales peuvent être imposées par la fabrication des structures de grilles verticales, mais permettent avantageusement un fonctionnement en régime d’inversion, typiquement plus stable en matière de variation en tension de la valeur capacitive.
Et, en particulier, ce mode de réalisation ne subit pas le problème d’écoulement d’un flux de courant par effet de transistor passant (formation d’un canal conducteur) entre lesdites régions dopées et un caisson voisin polarisé à une tension différente.
Selon un mode de réalisation, ladite armature conductrice de la structure capacitive de remplissage comprend en outre au moins une structure de grille horizontales située sur la surface du premier caisson en regard de ladite au moins une structure de grille verticale.
Selon un mode de réalisation, le circuit intégré comporte en outre une mémoire non-volatile comprenant des cellules mémoires munies d’un transistor d’accès enterré à grille verticale et d’un transistor d’état à grille flottante, et la structure de grille verticale de ladite armature conductrice est constituée des mêmes matériaux et a la même profondeur que les grilles verticales des transistors d’accès enterrés des cellules mémoires.
Une telle réalisation de circuit intégré permet avantageusement de mutualiser les fabrications de notamment les cellules mémoires non-volatiles et les structures capacitives de remplissage, c’est-à-dire en pratique de fabriquer les structures capacitives de remplissages sans coût additionnel.
Selon un autre aspect, il est également proposé un procédé de fabrication d’un circuit intégré, comprenant une fabrication d’une partie logique comprenant une formation d’une alternance de premiers caissons semiconducteurs dopés d’un premier type et de deuxièmes caissons semiconducteurs dopés d’un deuxième type opposé au premier type, s’étendant parallèlement en longueur dans une première direction, et une formation de cellules pré-caractérisées agencées dans des rangées parallèles le long de la première direction et ayant une largeur fixe couvrant, dans une deuxième direction perpendiculaire à la première direction, une demi-largeur de l’un des premiers caissons et une demi-largeur de l’un des deuxièmes caissons, chaque caisson étant commun à deux rangées adjacentes. Le procédé comprend en outre une formation, parmi les cellules pré-caractérisées, d’au moins une structure capacitive de remplissage appartenant à deux rangées adjacentes et comprenant une formation d’une interface capacitive entre une armature conductrice et le premier caisson, le deuxième caisson étant formé de sorte que son étendue dans la première direction est interrompue sur la longueur de la structure capacitive de remplissage, le premier caisson étant formé de manière à occuper dans la deuxième direction la largeur des deux rangées de la structure capacitive de remplissage, la formation de la structure capacitive de remplissage comportant en outre une formation d’une structure conductrice adaptée à relier électriquement le deuxième caisson de part et d’autre de la structure capacitive de remplissage dans la première direction.
Selon un mode de mise en œuvre, la formation de la structure conductrice comprend une formation d’au moins une piste métallique située dans un niveau de métal et s’étendant dans la première direction en regard de la longueur de la structure capacitive de remplissage, et l’interface capacitive est formée de façon à s’étendre dans la deuxième direction sur toute la largeur des deux rangées de la structure capacitive de remplissage.
Selon un mode de mise en œuvre, la formation de la structure conductrice comprend une formation d’une bande semiconductrice surfacique fortement dopée du deuxième type dans le premier caisson et s’étendant dans la première direction sur la longueur de la structure capacitive de remplissage, et l’interface capacitive est formée de façon à s’étendre dans la deuxième direction sur toute la largeur des deux rangées de la structure capacitive de remplissage, excepté dans la largeur de la bande semiconductrice surfacique.
Par exemple, la formation de ladite bande semiconductrice surfacique comprend une étape de siliciuration formant du siliciure de métal dans la bande semiconductrice surfacique.
Par exemple, la formation de la structure conductrice comporte une formation de tranchées d’isolation peu profondes de part et d’autre, dans la deuxième direction, de ladite bande semiconductrice surfacique.
Par exemple, la formation de ladite bande semiconductrice surfacique comprend une implantation d’espèces dopantes du premier type dans le premier caisson avec une densité volumique comprise entre dix puissance quinze atomes par centimètres-cubes « 1015cm-3» et dix puissance seize atomes par centimètres-cubes « 1016cm-3».
Selon un mode de mise en œuvre, la formation de ladite armature conductrice comporte une formation d’au moins une structure de grille verticale s’étendant en profondeur dans le premier caisson.
Par exemple, la formation de ladite structure de grille verticale comprend une formation d’une tranchée gravée dans le premier caisson et couverte sur le fond et les flancs d’une enveloppe diélectrique, une implantation d’une région dopée du deuxième type dans le premier caisson au fond de la tranchée, un remplissage de la tranchée par un matériau conducteur, et une implantation d’une région dopée du deuxième type adjacente à la tranchée en surface du premier caisson.
Par exemple, la formation de ladite armature conductrice de la structure capacitive de remplissage comprend en outre une formation d’une structure de grille horizontales située sur la surface du premier caisson en regard de ladite au moins une structure de grille verticale.
Selon un mode de mise en œuvre, le procédé comporte en outre une fabrication d’une mémoire non-volatile comprenant des cellules mémoires munies d’un transistor d’accès enterré à grille verticale et d’un transistor d’état à grille flottante, et la formation de la structure de grille verticale de ladite armature conductrice est faite simultanément avec une formation des grilles verticales des transistors d’accès enterrés des cellules mémoires.
D’autres avantages et caractéristiques apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels :
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illustrent des modes de réalisation de l’invention ;
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illustrent des modes de mise en œuvre de l’invention.
La illustre un exemple de circuit intégré CI comportant une partie logique LG, ainsi que d’autres parties périphériques, par exemple une partie de mémoire non-volatile NVM et une partie haute tension HV (les proportions ne sont pas respectées sur la ).
La partie logique LG comporte des cellules pré-caractérisées CPC, chacune adaptée pour mettre en œuvre une fonction logique élémentaire, telle que par exemple des portes logiques « et », « ou », des verrous ou des bascules, etc, en technologie CMOS. Ainsi chaque cellule pré-caractérisée CPC est formée sur un premier caisson semiconducteur PW dopé d’un premier type, c’est-à-dire par exemple le type P, et sur un deuxième caisson semiconducteur NW dopé d’un deuxième type opposé au premier type, c’est-à-dire par exemple le type N.
En outre l’organisation des cellules pré-caractérisées CPC dans la partie logique LG est faite par un agencement des cellules pré-caractérisées CPC dans des rangées RG parallèles le long d’une première direction X, qui définit la longueur des rangées RG, et ayant une largeur fixe W_RG, dans une deuxième direction Y perpendiculaire à la première direction X, imposée à chaque cellule pré-caractérisées CPC. La longueur des cellules pré-caractérisées CPC est libre et peut varier en fonction de la taille du circuit logique qui la compose.
Les premiers caissons PW et les deuxièmes caissons NW de la partie logique LG sont disposés en alternance, parallèlement le long de la première direction X, de sorte que chaque caisson PW, NW est commun à deux rangées RG adjacentes. Les rangées couvrent ainsi en largeur W_RG, dans la deuxième direction Y, une demi-largeur d’un premier caisson semiconducteur PW et une demi-largeur d’un deuxième caisson semiconducteur NW.
En outre, parmi les cellules pré-caractérisées CPC, la partie logique LG comporte au moins une structure capacitive de remplissage SCR, à des emplacements non-occupé par des cellules pré-caractérisées CPC dans les rangées RG. Chaque structure capacitive de remplissage SCR comporte une interface capacitive entre une armature conductrice et le premier caisson PW.
Chaque structure capacitive de remplissage SCR appartient à deux rangées adjacentes et, l’étendue du deuxième caisson NW dans la première direction X est interrompue, c’est-à-dire que le deuxième caisson NW n’est pas formé à cet endroit, sur la longueur de la structure capacitive de remplissage L_SCR. Le premier caisson PW occupe quant à lui, dans la deuxième direction Y, la largeur des deux rangées RG de la structure capacitive de remplissage W_SCR.
En conséquence, comme il sera décrit ci-après en relation avec les figures 2A-2C et 3A-3C, l’interface capacitive peut être formée de manière à s’étendre, dans la deuxième direction Y, sur toute ou quasiment toute la largeur des deux rangées de la structure capacitive de remplissage W_SCR.
En outre, afin d’assurer une continuité électrique dans les deuxièmes caissons semiconducteurs NW, chaque structure capacitive de remplissage SCR comporte une structure conductrice COND (illustrée schématiquement sur la par un trait horizontal (selon X) reliant deux points) reliant électriquement le deuxième caisson NW de part et d’autre de la structure capacitive de remplissage SCR dans la première direction X.
On se réfère à cet égard aux figures 2A-2C et aux figures 3A-3C illustrant en particulier deux exemples de réalisation de la structure conductrice CONDa, CONDb.
La représente une vue du dessus d’un premier exemple de structure capacitive de remplissage SCRa dans un plan (X-Y), la représente une vue en coupe de la structure capacitive de remplissage SCRa dans le plan BB (X-Z) de la , et la représente une vue en coupe de la structure capacitive de remplissage SCRa dans le plan CC (Y-Z) de la . Les directions X, Y, Z correspondent à un repère orthogonal commun aux figures 2A, 2B et 2C.
Dans cet exemple, la structure conductrice CONDa relie électriquement le deuxième caisson NW de part et d’autre de la structure capacitive de remplissage SCRa au moyen d’une piste métallique M1, s’étendant dans la première direction X sur la longueur de la structure capacitive de remplissage L_SCR. La piste métallique M1 est située dans un niveau de métal, par exemple le premier niveau de métal, d’une partie d’interconnexion usuellement désignée par l’acronyme « BEOL » (pour « Back End Of Line » en anglais), formée au-dessus de la face avant FA de la partie semiconductrice, usuellement désignée par l’acronyme « FEOL » (pour « Front End Of Line » en anglais). La face avant FA désigne de façon classique la face du substrat semiconducteur et des caissons semiconducteurs PW, NW sur laquelle sont réalisés les dispositifs semiconducteurs tels que des transistors et des éléments capacitifs de type MOS.
En conséquence, la structure conductrice CONDa n’occupe pas d’espace dans le premier caisson PW en particulier, et laisse complétement libre toute la largeur W_SCR du premier caisson PW pour y former l’interface capacitive.
L’armature conductrice ARM formant l’interface capacitive de type MOS avec le premier caisson PW comprend avantageusement au moins une structure de grille verticale SGV s’étendant verticalement (dans la direction Z) en profondeur dans le premier caisson PW. Les structures de grilles verticales SGV comportent un matériau conducteur, par exemple du silicium polycristallin, remplissant des tranchées gravées dans le premier caisson PW. Une enveloppe diélectrique est prévue sur les flancs et le fond des tranchées de manière à isoler électriquement le matériau conducteur et le premier caisson PW.
Par ailleurs, les structures de grilles verticales SGV s’étendent en longueur dans la deuxième direction Y et sont parallèles entre-elles le long de la deuxième direction Y. La largeur des structures de grilles verticales SGV dans la première direction X est minimisée, afin de multiplier le nombre de structures de grille verticales SGV parallèles contenues dans la longueur L_SCR (première direction X) de la structure capacitive de remplissage SCRa.
D’autre part, dans cet exemple, l’armature conductrice ARM de la structure capacitive de remplissage SCR comprend en outre une structure de grille horizontale SGH située sur la surface du premier caisson PW en regard de ladite au moins une structure de grille verticale SGV. La structure de grille horizontale SGH est électriquement connectée avec les structures de grilles verticales SGV.
L’interface capacitive est définie par la surface au niveau de laquelle l’armature conductrice ARM et le premier caisson PW sont en vis-à-vis. L’interface capacitive est ainsi notamment composée des surfaces extérieures des tranchées en contact avec premier caisson PW.
Ainsi, de façon visible sur la , la totalité de l’espace disponible est occupé par l’interface capacitive à l’intérieur des cadres RGDS correspondant chacun au contour d’une cellule pré-caractérisée (CPC) ayant la longueur L_SCR dans une rangée RG respective. La cellule pré-caractérisée est, dans ce cas, absente et remplacée par la structure capacitive de remplissage SCRa.
En effet, les structures de grilles verticales SGV, et donc l’interface capacitive, s’étendent avantageusement dans la deuxième direction Y sur toute la largeur des deux rangées RG de la structure capacitive de remplissage W_SCR.
Dans la première direction X, un espace négligeable est néanmoins consacré à la formation de prise de contact avec le deuxième caisson NW de part et d’autre de la longueur L_SCR de la structure capacitive de remplissage SCRa afin d’y connecter électriquement la piste de métal M1 de la structure conductrice CONDa assurant la continuité électrique du deuxième caisson NW. Cette espace permet en outre la compatibilité avec des règles de juxtaposition (usuellement « abuting » en anglais) longitudinale dans la première direction X entre des cellules pré-caractérisées voisines et la structure capacitive de remplissage SCRa.
Par ailleurs, les structures de grilles verticales SGV peuvent comprendre une région dopée NS du deuxième type (type N), implantée dans le premier caisson PW au fond des tranchées avant qu’elles ne soient remplies du matériau conducteur. Les structures de grilles verticales SGV peuvent également comprendre autre région dopée AS du deuxième type (type N), implantée en surface du premier caisson PW (au niveau de la face avant FA).
Ces régions implantées du deuxième type NS, AS sont présentes en raison du procédé de fabrication des structures de grilles verticales SGV, avantageusement cointégré avec le procédé de fabrication de cellules mémoires non-volatiles (voir ci-après en relation avec les figures 4A-4I). Cela étant, les régions implantées NS, AS offrent une source de porteurs minoritaires permettant de former un canal d’inversion le long de l’interface capacitive, ce qui permet à la structure capacitive de remplissage SCR de fonctionner en régime d’inversion.
On se réfère désormais aux figures 3A, 3B et 3C.
La représente une vue du dessus d’un deuxième exemple de structure capacitive de remplissage SCRb dans un plan (X-Y), la représente une vue en coupe de la structure capacitive de remplissage SCRb dans le plan BB (X-Z) de la , et la représente une vue en coupe de la structure capacitive de remplissage SCRb dans le plan CC (Y-Z) de la . Les directions X, Y, Z correspondent à un repère orthogonal commun aux figures 3A, 3B et 3C.
Dans cet exemple, la structure conductrice CONDb relie électriquement le deuxième caisson NW de part et d’autre de la structure capacitive de remplissage SCRb au moyen d’une bande semiconductrice surfacique BDN+ fortement dopée du deuxième type (type N, N+) située dans le premier caisson PW, et s’étendant dans la première direction X sur la longueur de la structure capacitive de remplissage L_SCR.
Par « surfacique » on entend que la profondeur d’implantation de la bande semiconductrice BDN+ est localisé au niveau de la surface du premier caisson PW, de manière comparable à la profondeur d’implantation de régions de conductions de transistors, et non à la profondeur d’un caisson tel que le premier caisson PW ou le deuxième caisson NW.
Par exemple la bande semiconductrice surfacique BDN+ fortement dopée du type N peut être obtenue par une implantation d’espèces dopantes de type N, typiquement du Bore pour un substrat, ainsi que le premier caisson PW, en Silicium, avec une densité volumique de l’ordre de 5*1015cm-3(cinq fois dix puissance quinze atomes par centimètres-cubes), c’est-à-dire par exemple comprise entre 1015cm-3(dix puissance quinze atomes par centimètres-cubes) et 1016cm-3(dix puissance seize atomes par centimètres-cubes).
Avantageusement, la bande semiconductrice surfacique BDN+ comprend du siliciure de métal, permettant d’abaisser la résistivité de la bande semiconductrice BDN+.
En outre, des tranchées d’isolation peu profondes STI (usuellement « Shallow Trench Isolation » en anglais) sont prévues de part et d’autre, dans la deuxième direction Y, de la bande semiconductrice surfacique BDN+, afin d’éviter un court-circuit avec une autre région voisine comportant du siliciure de métal, telle que par exemple au niveau de prises de contact CNTSGV des structures de grilles verticales SGV.
L’armature conductrice ARMh, ARMb de cet exemple de structure capacitive de remplissage SCRb présente la même conception avantageuse que l’armature conductrice ARM décrite précédemment en relation avec les figures 2A-2C. Les mêmes éléments supportent les mêmes références et ne sont pas tous détaillés à nouveau.
Cela étant, étant donnée la présence de la structure conductrice CONDb dans le premier caisson PW, le long de la première direction X, l’armature conductrice ARMh, ARMb de la structure capacitive de remplissage SCRb est divisé en deux parties, une partie « haute » ARMh et une partie « basse » ARMb, de part et d’autre, dans la deuxième direction Y, de la structure conductrice CONDb.
Ainsi, chacune des parties ARMh, ARMb de l’armature conductrice peuvent comporter en particulier : les structures de grilles verticales SGV, les région implantée NS, AS, la structure de grille horizontale SGH.
La structure conductrice CONDb traverse avantageusement la structure capacitive de remplissage SCRb à une position médiane de la largeur de la structure capacitive de remplissage SCRb. Ainsi, les deux parties ARMh, ARMb de l’armature conductrice peuvent être identiques ou symétriques par rapport à ladite médiane où à un point central.
En d’autres termes, l’interface capacitive s’étendant dans la deuxième direction Y sur toute la largeur des deux rangées de la structure capacitive de remplissage W_SCR excepté dans la largeur de la bande semiconductrice surfacique BDN+, STI. La largeur de la bande semiconductrice surfacique BDN+, STI, dans la deuxième direction Y occupe moins de 10% de la largeur W_SCR des deux rangées RG de la structure capacitive de remplissage SCRb.
Ainsi, la quasi-totalité, par exemple plus de 60%, voire plus de 80%, de l’étendue de la largeur W_SCR des deux rangées RG de la structure capacitive de remplissage SCRb est dédiée l’interface capacitive.
On se réfère désormais aux figures 4A à 4I.
Les figures 4A-4I illustrent des résultats d’étapes d’un procédé de fabrication du circuit intégré CI tel que décrit précédemment en relation avec la , à la fois dans le premier exemple SCRa décrit en relation avec les figures 2A-2C et dans le deuxième exemple SCRb décrit en relation avec les figures 3A-3C.
Le procédé de fabrication comprend en outre, conjointement avec la fabrication des structures capacitives de remplissage SCRa, SCRb, une fabrication de cellules mémoires non-volatiles NVM comportant un transistor d’accès à grille verticale et un transistor d’état à grille flottante, de transistors haute tension appartenant à la partie haute tension HV, et de transistors basse tension appartenant à une partie basse tension LV telle que par exemple la partie logique LG ( ).
En conséquence, comme il apparaîtra dans la suite, toutes les étapes de fabrication des structures capacitives de remplissage SCRa, SCRb peuvent être par ailleurs prévues pour la fabrication des autres dispositifs du circuit intégré CI. En d’autres termes, le procédé de fabrication des structures capacitives de remplissage SCRa, SCRb peut être intégralement cointégré avec un procédé de fabrication existant, et donc être mis en œuvre gratuitement.
Les différentes parties NVM, HV, LV, SCRa, SCRb du circuit intégré CI sont formées à partir d’un même substrat semiconducteur PSUB, typiquement du silicium dopé de type P.
La structure capacitive de remplissage SCRb, correspondant à l’exemple des figures 3A-3C est représentée dans un plan de couple YZ (de façon analogue à la ) ; tandis que la structure capacitive de remplissage SCRa, correspondant à l’exemple des figures 2A-2C est représentée dans un plan de couple XZ (de façon analogue à la ). Bien entendu, les procédés de fabrication des deux exemples mentionnés ci-dessus sont représentés simultanément, mais en pratique, seulement l’un des deux exemples pourra être réalisé.
La illustre le résultat d’une étape de définition du caisson PWNVM des cellules mémoires non-volatiles NVM, ainsi que de formation des tranchées d’isolation peu profondes STI.
La formation des tranchées d’isolation peu profondes STI comprend typiquement une gravure d’ouvertures, appelées tranchées, dans le substrat PSUB et une formation d’un matériau diélectrique remplissant les tranchées. Les tranchées d’isolation peu profondes STI sont typiquement présentes dans toutes les parties du circuit intégré et permettent de définir le contour des « régions active », et d’assurer une isolation électrique latérale entre des dispositifs voisins.
La formation du caisson des cellules mémoire PWNVM est réalisée spécifiquement en raison d’un dopage spécifique relatifs aux tensions d’écritures en jeu, et en raison de l’implantation d’une couche semiconductrice enterrée NISO en profondeur dans le substrat PSUB, permettant d’isoler le caisson PWNVM et de former une ligne de source (ou plan de source) de la mémoire NVM.
La illustre le résultat d’une étape de définition des caisson haute-tension PW, dopés du premier type, c’est-à-dire l’implantation de dopants de type P à une concentration adaptée aux tensions en jeu dans la partie haute tension lors d’un fonctionnement du circuit intégré CI.
La illustre le résultat d’une étape de gravure de tranchées TR destinées à accueillir les structures de grilles verticales SGV appartenant aux cellules mémoires NVM (transistors d’accès enterrés à grilles verticales) et aux structures capacitives de remplissage SCRa, SCRb. Les tranchées TR sont ouvertes dans les caissons respectifs PW et PWNVM par une gravure directionnelle en voie sèche, du type gravure plasma, à travers les motifs d’un masque de gravure. La profondeur des tranchées TR est la même dans les différentes parties du circuit intégré CI, et le fond des tranchées est situé à une profondeur sensiblement située au niveau du plan de source NISO, légèrement au-dessus.
Une enveloppe de diélectrique de grille est déposée sur les flancs et les fonds des tranchées TR, par exemple par croissance thermique d’une couche d’oxyde de silicium.
En outre, une région NS dopée du deuxième type (type N) est implantée au fond des tranchées TR. La région NS forme une région de source du transistor d’accès enterré à grille verticale des cellules mémoires, au contact du plan de source NISO.
La illustre le résultat d’une étape de formation des structures de grilles verticales SGV, comprenant un remplissage à l’excès des tranchées TR par un matériau conducteur, par exemple du silicium polycristallin P0. L’excès de matériau conducteur débordant des tranchées TR est retiré par exemple par un procédé de planarisation chimio-mécanique.
En outre, une couche d’oxyde haute tension HVOX est déposée sur toute la face avant FA du substrat PSUB, puis amincie dans la partie de mémoire non-volatile NVM à une épaisseur appelée épaisseur tunnel TNOX.
La illustre le résultat d’une étape de formation d’une première couche conductrice de grille P1, typiquement en silicium polycristallin, sur les couches d’oxyde haute tension HVOX et tunnel TNOX ; ainsi que d’une étape de gravure GR1, typiquement une gravure sèche dans le motif d’un masque, permettant de définir des régions de grilles des transistors haute tension HV, et de retirer la première couche conductrice de grille P1 dans les régions SCRa, SCRb et LV du circuit intégré CI.
La illustre le résultat d’une étape de formation d’une couche diélectrique ONO comprenant par exemple un empilement de couches d’oxyde, de nitrure et d’oxyde de silicium, dans la partie de mémoire non-volatile NVM et des structures capacitives de remplissage SCRa, SCRb.
Ensuite, des caissons NW dopé du deuxième type, c’est-à-dire le type N, sont implantés dans les parties du circuit intégré contenant des caissons de type N, en particulier, les deuxièmes caisson NW de la partie logique LG ( ) LV, et donc des structures capacitives de remplissage SCRa, SCRb, sont définis à cette étape.
Une deuxième couche conductrice de grille P2, typiquement en silicium polycristallin, est formée sur toute la surface du circuit intégré CI. Dans une première gravure GR2HV, la deuxième couche conductrice de grille P2 est retirée dans la partie haute tension HV.
La illustre le résultat d’une deuxième gravure GR2NVM, dans la région de mémoire non-volatile NVM et à travers la deuxième couche conductrice de grille P2, l’empilement diélectrique ONO, et la première couche conductrice de grille P1, définissant des régions de grilles flottante GF et de grille de commande GC des transistors d’état à grille flottante.
La illustre le résultat d’une troisième gravure GR2LV de la deuxième couche conductrice de grille P2, définissant des régions de grilles de transistors basse tension LV, ainsi que des structures de grille horizontales SGH des structures capacitives de remplissage SCRa, SCRb.
La illustre le résultat d’une étape d’implantation de région de conductions fortement dopées N+ P+, de part et d’autre des régions de grilles précédemment définies des transistors haute-tension HV, basse-tension LV et des transistors d’état à grille flottante.
En outre, cette étape d’implantation permet de former des prises de contact N+ avec le deuxième caisson NW dans la structure capacitive de remplissage SCRa, pour y connecter électriquement, via des piliers de contact métallique CNT la piste métallique M1 appartenant à la structure conductrice CONDa ; ainsi que, dans la structure capacitive de remplissage SCRb, la bande semiconductrice surfacique BDN+ fortement dopée du deuxième type N+ appartenant à la structure conductrice CONDb.
Avant la formation des piliers de contact métallique CNT et du premier niveau de métal, un procédé de siliciuration est exécuté dans toutes les parties du circuit intégré CI, permettant de former un composé de siliciure de métal sur la surface des toutes les parties découvertes en silicium, notamment la bande semiconductrice surfacique BDN+, mais également les régions de conductions des transistors, les prises de polarisation de caissons, et les grilles de transistors en silicium polycristallin. Le siliciure de métal permet d’améliorer la conductivité des régions de silicium, et notamment d’y former des contacts ohmiques.

Claims (20)

  1. Circuit intégré (CI) comportant une partie logique (LG) comprenant des cellules pré-caractérisées (CPC) agencées dans des rangées (RG) parallèles le long d’une première direction (X) et ayant une largeur fixe (W_RG) couvrant, dans une deuxième direction (Y) perpendiculaire à la première direction (X), une demi-largeur d’un premier caisson semiconducteur (PW) dopé d’un premier type et une demi-largeur d’un deuxième caisson semiconducteur (NW) dopé d’un deuxième type opposé au premier type, chaque caisson (PW, NW) étant commun à deux rangées (RG) adjacentes, dans lequel, parmi les cellules pré-caractérisées (CPC), au moins une structure capacitive de remplissage (SCR) appartient à deux rangées adjacentes et comporte une interface capacitive entre une armature conductrice (SGV, SGH) et le premier caisson (PW), l’étendue du deuxième caisson (NW) dans la première direction (X) étant interrompue sur la longueur de la structure capacitive de remplissage (L_SCR) de sorte que le premier caisson (PW) occupe dans la deuxième direction (Y) la largeur des deux rangées de la structure capacitive de remplissage (W_SCR), la structure capacitive de remplissage (SCR) comportant en outre une structure conductrice (CONDa, CONDb) adaptée à relier électriquement le deuxième caisson (NW) de part et d’autre de la structure capacitive de remplissage (SCR) dans la première direction (X).
  2. Circuit intégré selon la revendication 1, dans lequel la structure conductrice (CONDa) comprend au moins une piste métallique (M1) située dans un niveau de métal et s’étendant dans la première direction (X) en regard de la longueur de la structure capacitive de remplissage (L_SCR), l’interface capacitive s’étendant dans la deuxième direction (Y) sur toute la largeur des deux rangées de la structure capacitive de remplissage (W_SCR).
  3. Circuit intégré selon la revendication 1, dans lequel la structure conductrice (CONDb) comprend une bande semiconductrice surfacique (BDN+) fortement dopée du deuxième type (N+) située dans le premier caisson (PW) et s’étendant dans la première direction (X) sur la longueur de la structure capacitive de remplissage (L_SCR), l’interface capacitive s’étendant dans la deuxième direction (Y) sur toute la largeur des deux rangées de la structure capacitive de remplissage (W_SCR) excepté dans la largeur de la bande semiconductrice surfacique (BDN+).
  4. Circuit intégré selon la revendication 3, dans lequel ladite bande semiconductrice surfacique (BDN+) comprend du siliciure de métal.
  5. Circuit intégré selon l’une des revendications 3 ou 4, dans lequel la structure conductrice (CONDb) comporte des tranchées d’isolation peu profondes (STI) de part et d’autre, dans la deuxième direction (Y), de ladite bande semiconductrice surfacique (BDN+).
  6. Circuit intégré selon l’une des revendications 3 à 5, dans lequel ladite bande semiconductrice surfacique (BDN+) comprend des espèces dopantes du premier type (N) implantées dans le premier caisson (PW) avec une densité volumique comprise entre dix puissance quinze atomes par centimètres-cubes « 1015cm-3» et dix puissance seize atomes par centimètres-cubes « 1016cm-3».
  7. Circuit intégré selon l’une des revendications précédentes, dans lequel ladite armature conductrice de la structure capacitive de remplissage (SCR) comprend au moins une structure de grille verticale (SGV) s’étendant en profondeur dans le premier caisson (PW).
  8. Circuit intégré selon la revendication 7, dans lequel ladite au moins une structure de grille verticale (SGV) comprend une région dopée du deuxième type (NS) implantée au niveau d’une extrémité verticale de la structure de grille verticale (SGV) située dans la profondeur du premier caisson (PW), et une région dopée du deuxième type (AS) implantée au niveau d’une extrémité verticale de la structure de grille verticale (SGV) située en surface du premier caisson (PW).
  9. Circuit intégré selon l’une des revendications 7ou 8, dans lequel ladite armature conductrice de la structure capacitive de remplissage (SCR) comprend en outre au moins une structure de grille horizontales (SGH) située sur la surface du premier caisson (PW) en regard de ladite au moins une structure de grille verticale (SGV).
  10. Circuit intégré selon l’une des revendications 7 à 9, comportant en outre une mémoire non-volatile (NVM) comprenant des cellules mémoires munies d’un transistor d’accès enterré à grille verticale (GV) et d’un transistor d’état à grille flottante (GC, GF), dans lequel la structure de grille verticale (SGV) de ladite armature conductrice est constituée des mêmes matériaux et a la même profondeur que les grilles verticales des transistors d’accès enterrés (GV) des cellules mémoires.
  11. Procédé de fabrication d’un circuit intégré (CI), comprenant une fabrication d’une partie logique (LG) comprenant une formation d’une alternance de premiers caissons semiconducteurs (PW) dopés d’un premier type et de deuxièmes caissons semiconducteurs (NW) dopés d’un deuxième type opposé au premier type, s’étendant parallèlement en longueur dans une première direction (X), et une formation de cellules pré-caractérisées (CPC) agencées dans des rangées (RG) parallèles le long de la première direction (X) et ayant une largeur fixe (W_RG) couvrant, dans une deuxième direction (Y) perpendiculaire à la première direction (X), une demi-largeur de l’un des premiers caissons (PW) et une demi-largeur de l’un des deuxièmes caissons (NW), chaque caisson (PW, NW) étant commun à deux rangées adjacentes, dans lequel le procédé comprend en outre une formation, parmi les cellules pré-caractérisées (CPC), d’au moins une structure capacitive de remplissage (SCR) appartenant à deux rangées adjacentes et comprenant une formation d’une interface capacitive entre une armature conductrice (SGV, SGH) et le premier caisson (PW), le deuxième caisson (NW) étant formé de sorte que son étendue dans la première direction (X) est interrompue sur la longueur (L_SCR) de la structure capacitive de remplissage (SCR), le premier caisson (PW) étant formé de manière à occuper dans la deuxième direction (Y) la largeur des deux rangées de la structure capacitive de remplissage (W_SCR), la formation de la structure capacitive de remplissage (SCR) comportant en outre une formation d’une structure conductrice (CONDa, CONDb) adaptée à relier électriquement le deuxième caisson (NW) de part et d’autre de la structure capacitive de remplissage (SCR) dans la première direction (X).
  12. Procédé selon la revendication 11, dans lequel la formation de la structure conductrice (CONDa) comprend une formation d’au moins une piste métallique (M1) située dans un niveau de métal et s’étendant dans la première direction (X) en regard de la longueur de la structure capacitive de remplissage (SCR), et l’interface capacitive est formée de façon à s’étendre dans la deuxième direction (Y) sur toute la largeur des deux rangées de la structure capacitive de remplissage (W_SCR).
  13. Procédé selon la revendication 12, dans lequel la formation de la structure conductrice (CONDb) comprend une formation d’une bande semiconductrice surfacique (BDN+) fortement dopée du deuxième type dans le premier caisson (PW) et s’étendant dans la première direction (X) sur la longueur de la structure capacitive de remplissage (L_SCR), et l’interface capacitive est formée de façon à s’étendre dans la deuxième direction (Y) sur toute la largeur des deux rangées de la structure capacitive de remplissage (W_SCR), excepté dans la largeur de la bande semiconductrice surfacique (BDN+).
  14. Procédé selon la revendication 13, dans lequel la formation de ladite bande semiconductrice surfacique (BDN+) comprend une étape de siliciuration formant du siliciure de métal dans la bande semiconductrice surfacique (BDN+).
  15. Procédé selon l’une des revendications 13 ou 14, dans lequel la formation de la structure conductrice (CONDb) comporte une formation de tranchées d’isolation peu profondes (STI) de part et d’autre, dans la deuxième direction (Y), de ladite bande semiconductrice surfacique (BDN+).
  16. Procédé selon l’une des revendications 13 à 15, dans lequel la formation de ladite bande semiconductrice surfacique (BDN+) comprend une implantation d’espèces dopantes du premier type (N) dans le premier caisson (PW) avec une densité volumique comprise entre dix puissance quinze atomes par centimètres-cubes « 1015cm-3» et dix puissance seize atomes par centimètres-cubes « 1016cm-3».
  17. Procédé selon l’une des revendications 11 à 16, dans lequel la formation de ladite armature conductrice comporte une formation d’au moins une structure de grille verticale (SGV) s’étendant en profondeur dans le premier caisson (PW).
  18. Procédé selon la revendication 17, dans lequel la formation de ladite structure de grille verticale (SGV) comprend une formation d’une tranchée (TR) gravée dans le premier caisson (PW) et couverte sur le fond et les flancs d’une enveloppe diélectrique (OX), une implantation d’une région dopée du deuxième type dans le premier caisson au fond de la tranchée (NS), un remplissage de la tranchée par un matériau conducteur (P0), et une implantation d’une région dopée du deuxième type (AS) adjacente à la tranchée en surface du premier caisson (PW).
  19. Procédé selon l’une des revendications 17 ou 18, dans lequel la formation de ladite armature conductrice de la structure capacitive de remplissage (SCR) comprend en outre une formation d’une structure de grille horizontales (SGH) située sur la surface du premier caisson (PW) en regard de ladite au moins une structure de grille verticale (SGV).
  20. Procédé selon l’une des revendications 17 à 19, comportant en outre une fabrication d’une mémoire non-volatile (NVM) comprenant des cellules mémoires (CEL) munies d’un transistor d’accès enterré à grille verticale (GV) et d’un transistor d’état à grille flottante (GC, GF), dans lequel la formation de la structure de grille verticale (SGV) de ladite armature conductrice est faite simultanément avec une formation des grilles verticales des transistors d’accès enterrés (GV) des cellules mémoires (CEL).
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