FR3023647A1 - Transistor vertical pour memoire resistive - Google Patents

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Abstract

L'invention concerne une mémoire sur substrat semi-conducteur (SUB), comprenant : au moins une ligne de donnée (DL), au moins une ligne de sélection (SL), au moins une ligne de référence (RL), au moins une cellule mémoire (MC11, MC12) comprenant un transistor de sélection (ST11) ayant une grille de contrôle (GT1) connectée à la ligne de sélection, une première borne de conduction connectée à un élément à impédance variable (VZ), le transistor de sélection et l'élément à impédance variable reliant la ligne de référence à la ligne de donnée, le transistor de sélection (ST11) comprenant une grille verticale enterrée (GT1) réalisée dans une tranchée (11) formée dans le substrat (SUB), et une région de canal (CH) en regard d'une première face de la tranchée, entre une première région dopée profonde (SDP1) et une seconde région dopée (DDP) à la surface du substrat reliée à l'élément à impédance variable (VZ).

Description

TRANSISTOR VERTICAL POUR MEMOIRE RESISTIVE La présente invention concerne les mémoires résistives, et plus généralement les mémoires dans lesquelles chaque cellule mémoire comporte un transistor de sélection et un élément à impédance variable pouvant présenter plusieurs états différents détectables par une mesure d'impédance. Selon que l'élément peut conserver son état avec ou sans alimentation électrique, la mémoire est volatile ou non volatile. Ainsi, plusieurs types de mémoires résistives sont en cours de développement. Dans les mémoires CBRAM (Conductive-Bridging Random Access Memory), l'élément à impédance variable comprend deux électrodes et une couche mince d'électrolyte solide disposé entre les électrodes. Sous l'effet d'une polarisation de l'élément, des ions métalliques migrent d'une des deux électrodes et de l'électrolyte vers l'autre électrode, et forment des filaments qui réduisent la résistance électrique de l'élément. Les mémoires RRAM ou ReRAM (Resistive RAM) comprennent un élément diélectrique qui peut être forcé à être conducteur d'une manière réversible par la formation de filaments conducteurs obtenus par l'application d'une tension suffisamment élevée. Dans les mémoires FeRAM ou FRAM (Ferroelectric RAM), l'élément à impédance variable comprend un condensateur dont le diélectrique est un matériau ferroélectrique dans lequel des dipôles magnétiques peuvent être orientés suivant les lignes de champ d'un champ électrique formé entre les électrodes lorsque le condensateur est chargé. Lorsque le condensateur se décharge, les dipôles conservent leur orientation. L'élément à impédance variable des mémoires MRAM (Magnetoresistive RAM) comprend deux plaques en matériau ferromagnétique pouvant produire un champ électrique, séparées par un film diélectrique. L'une des plaques est un aimant permanent, tandis que l'autre plaque génère un champ magnétique qui peut être modifié par un courant électrique. La lecture de l'état de la cellule mémoire est effectuée par une mesure d'impédance.
Certaines mémoires dites à "changement de phase" utilisent comme élément à résistif variable un matériau pouvant prendre un état amorphe ou cristallin sous l'effet d'une élévation de température. Les figures 1A, 1B représentent schématiquement en coupe un 5 substrat semi-conducteur SUB dans lequel est formée une cellule mémoire MC comprenant un élément à impédance variable VZ. La figure 1A est une vue en coupe longitudinale suivant le plan AN indiqué sur la figure 1B, et la figure 1B est une vue en coupe transversale suivant le plan BB' indiqué sur la figure 1A. La cellule mémoire MC comprend un transistor de sélection 10 comportant une grille GT, des régions de drain DDP et de source SDP de part et d'autre de la grille GT, et une région de canal sous la grille GT entre les régions de drain DDP et de source SDP. La grille GT est réalisée dans une couche en silicium polycristallin formée sur une couche isolante déposée sur le substrat SUB. Les régions DDP, SDP sont formées par implantation de 15 dopants dans le substrat SUB de chaque côté de la grille GT. La cellule mémoire MC est recouverte par un matériau isolant diélectrique IL. La région de source SDP est reliée à une ligne de référence RL par l'intermédiaire d'un contact traversant la couche isolante IL. La grille GT forme une ligne de sélection SL s'étendant parallèlement à la ligne de référence RL. L'élément à 20 impédance variable VZ est formé dans la couche isolante IL et est relié à la région de drain DDP par l'intermédiaire d'un contact formé dans la couche isolante IL. L'élément à impédance variable VZ est relié à une ligne de donnée DL formée à la surface de la couche IL par l'intermédiaire d'un contact formé dans la couche isolante IL. La ligne de donnée DL est 25 perpendiculaire aux lignes de référence RL et de sélection SL. La cellule mémoire est isolée des autres cellules mémoire par des tranchées d'isolation STI1 parallèles à la grille GT, et des tranchées d'isolation STI2 perpendiculaires à la grille GT. La figure 2 représente le circuit électrique d'une partie d'un plan 30 mémoire comportant des cellules mémoire telles que la cellule mémoire MC représentée sur les figures 1A, 1B. Le plan mémoire comprend des lignes de sélection SL, des lignes de référence RL parallèles aux lignes de sélection SL et des lignes de donnée DL perpendiculaires aux lignes de sélection SL et aux lignes de référence RL. Chaque cellule mémoire MC comprend un 35 transistor de sélection ST comportant une borne de conduction (source ou drain) connectée à une borne d'un élément à impédance variable VZ dont l'autre borne est connectée à l'une des lignes de donnée DL. L'autre borne de conduction du transistor de sélection ST est connectée à l'une des lignes de référence RL, et la borne de grille du transistor ST est connectée à l'une des lignes de sélection SL. Pour réduire la surface occupée par chaque cellule mémoire, il a été proposé de réaliser les cellules mémoire par paire, partageant une même région de conduction connectée à une ligne de référence. Ainsi, la figure 3 représente en coupe longitudinale une paire de cellules mémoire MC1, MC2 comprenant chacune un transistor de sélection ST1, ST2. Les transistors ST1, ST2 partagent une même région de conduction SDP connectée à une ligne de référence RL. Chaque transistor de sélection ST1, ST2 comprend une grille GT, et une autre région de conduction DDP connectée à un élément à impédance variable VZ connecté par ailleurs à une ligne de 15 donnée DL commune aux deux cellules mémoire MC1, MC2. Des tranchées d'isolation STI1 sont réalisées entre chaque paire de cellules mémoire. Pour réduire la surface occupée par chaque cellule mémoire, il a été également proposé de remplacer les tranchées d'isolation ST1 par des grilles de transistor CMOS formées sur le substrat et connectées à la masse, le 20 substrat étant également connecté à la masse. Ainsi, la figure 4 représente une cellule mémoire MC3 identique à la cellule mémoire MC, mais dans laquelle les tranchées d'isolation STI1 sont remplacées par des grilles de transistor IG qui peuvent être plus étroites que les tranchées STI1, et formées sur une couche d'oxyde de grille GO déposée sur le substrat. 25 Il est souhaitable de réduire davantage la surface de substrat occupée par une cellule mémoire comprenant un élément à impédance variable. Des modes de réalisation concernent un mémoire sur substrat semiconducteur, comprenant : au moins une ligne de donnée, au moins une ligne de sélection, au moins une ligne de référence, au moins une cellule mémoire 30 comprenant un transistor de sélection ayant une grille de contrôle connectée à la ligne de sélection, une première borne de conduction connectée à un élément à impédance variable, le transistor de sélection et l'élément à impédance variable reliant la ligne de référence à la ligne de donnée. Selon un mode de réalisation, le transistor de sélection comprend une grille 35 verticale enterrée réalisée dans une tranchée formée dans le substrat, et une région de canal en regard d'une première face de la tranchée, entre une première région dopée profonde et une seconde région dopée à la surface du substrat reliée à l'élément à impédance variable. Selon un mode de réalisation, la première région dopée profonde forme la ligne de référence. Selon un mode de réalisation, la mémoire comprend une troisième région dopée formée dans le substrat en regard d'une seconde face de la tranchée pour éviter l'ouverture d'un canal de transistor en regard de la seconde face de la tranchée à des tensions appliquées pour commander la cellule mémoire. Selon un mode de réalisation, la mémoire comprend une quatrième région dopée implantée au voisinage d'une seconde face latérale de la grille enterrée, opposée à la première face latérale, pour favoriser la formation d'un canal de transistor aux tensions de commande appliquées à la cellule mémoire, entre la première région dopée profonde et la seconde région dopée le long de la seconde face latérale de la grille. Selon un mode de réalisation, l'élément à impédance variable présente la structure d'un condensateur comprenant des électrodes, et entre les électrodes, un électrolyte solide, ou bien un matériau diélectrique susceptible de former des filaments sous l'effet d'une tension appliquée entre les électrodes, ou bien un matériau ferromagnétique, ou bien un matériau pouvant prendre des phases amorphe et cristalline. Selon un mode de réalisation, la grille verticale forme la ligne de sélection.
Selon un mode de réalisation, les cellules mémoire sont réalisées dans des mini-caissons isolés les uns des autres et du reste du substrat, la ligne de sélection étant formée au-dessus et reliée aux grilles de contrôle d'une rangée de cellules mémoire. Des modes de réalisation concernent également un procédé de fabrication d'un circuit intégré comprenant une mémoire comportant plusieurs cellules mémoire, le procédé comprenant des étapes consistant à: Implanter en profondeur dans un substrat semi-conducteur une première région dopée, réaliser une tranchée dans le substrat, depuis une face supérieure du substrat et atteignant la première région dopée, réaliser une grille enterrée dans la tranchée, implanter d'un premier côté de la tranchée, au voisinage de la surface supérieure du substrat, une seconde région dopée formant une première région de conduction d'un transistor de sélection ayant pour grille la grille enterrée et pour seconde région de conduction la première région dopée, et former un élément à impédance variable relié électriquement à la seconde région dopée. Selon un mode de réalisation, la première région dopée forme une région de conduction commune de plusieurs transistors de sélection des cellules mémoire. Selon un mode de réalisation, le procédé comprend une étape d'implantation dans le substrat par une face latérale de la tranchée d'un second côté opposé au premier côté, d'une troisième région dopée adaptée à empêcher l'ouverture d'un canal de transistor le long du second côté de la tranchée à des tensions de commande usuelles appliquées aux cellules mémoire.
Selon un mode de réalisation, l'implantation dans le substrat de la troisième région dopée est réalisée par une face latérale de la tranchée. Selon un mode de réalisation, le procédé comprend une étape d'implantation dans le substrat par une face latérale de la tranchée du premier côté de la tranchée, d'une quatrième région dopée adaptée à 20 favoriser la formation d'un canal de transistor à des tensions de commande usuelles appliquées aux cellules mémoire. Selon un mode de réalisation, la quatrième région dopée est réalisée par une implantation de dopants de type P- dans le substrat de type P. Selon un mode de réalisation, l'implantation de la troisième et/ou 25 quatrième région dopée est réalisée sous incidence oblique comprise entre et 500 par rapport à une direction perpendiculaire à une face supérieure du substrat. Selon un mode de réalisation, le procédé comprend la formation de tranchées isolantes perpendiculaires à la grille verticale, les tranchées 30 isolantes étant formées avant ou après la grille verticale. Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A, 1 B décrites précédemment, représentent 35 schématiquement en coupes longitudinale et transversale un substrat semi- conducteur dans lequel est formée une cellule mémoire classique comprenant un élément à impédance variable, la figure 2 décrite précédemment, représente schématiquement, le circuit électrique d'un plan mémoire comprenant des cellules mémoire à élément à impédance variable, telles que celle des figures 1A, 1B, la figure 3 décrite précédemment, représente schématiquement en coupe longitudinale un substrat semi-conducteur dans lequel est formée une paire de cellules mémoire classiques comprenant un élément à impédance variable, la figure 4 décrite précédemment, représente schématiquement en coupe longitudinale un substrat semi-conducteur dans lequel est formée une autre cellule mémoire classique comprenant un élément à impédance variable, les figures 5A, 5B représentent schématiquement en coupes longitudinale et transversale un substrat semi-conducteur dans lequel sont formées des cellules mémoire comprenant chacune un élément à impédance variable, selon un mode de réalisation, la figure 6 représente schématiquement, le circuit électrique d'un plan mémoire comprenant des cellules mémoire à élément à impédance variable, telles que celle représentée sur les figures 5A, 5B, les figures 7A, 7B sont des vues de dessus d'un substrat sur lequel est formé un plan mémoire, à différentes étapes de fabrication, selon un mode de réalisation, les figures 8A, 8B sont des vues de dessus d'un substrat sur lequel est formé un plan mémoire, à différentes étapes de fabrication, selon un autre mode de réalisation, les figures 9A à 9H représentent schématiquement en coupe longitudinale, un substrat semi-conducteur, illustrant des étapes d'un procédé de fabrication d'une cellule mémoire telle que celle des figures 5A, 30 5B, les figures 10A et 10B représentent schématiquement en coupe longitudinale, un substrat semi-conducteur, illustrant des étapes d'un procédé de fabrication d'une cellule mémoire, selon un autre mode de réalisation.
Les figures 5A, 5B représentent schématiquement un substrat semiconducteur SUB dans lequel sont formées deux cellules mémoire MC11, MC12 comprenant chacune un élément à impédance variable VZ, selon un mode de réalisation. La figure 5A est une vue en coupe longitudinale suivant le plan AN indiqué sur la figure 5B, et la figure 5B est une vue en coupe transversale suivant le plan BB' indiqué sur la figure 5A. Chaque cellule mémoire MC11, MC12 comprend un transistor de sélection comportant une grille verticale GT1 formée dans une tranchée réalisée dans le substrat SUB, et des régions de conduction SDP1 et DDP. La grille GT1 comprend une couche isolante GO, par exemple de l'oxyde Si02, déposée ou formée sur les parois et le fond de la tranchée et un matériau conducteur tel que le silicium polycristallin dopé remplissant la tranchée. La région DDP est réalisée par implantation de dopants à la surface du substrat SUB. La région SDP1 est réalisée par implantation de dopants en profondeur dans le substrat, de manière à former une couche dopée profonde. Ainsi, la région SDP1 forme un caisson PW isolé du reste du substrat SUB entre la région SDP1 et la face supérieure du substrat. La région SDP1 forme une région de conduction commune aux transistors de sélection des deux cellules mémoire MC11, MC12. Chaque grille GT1 s'étend entre la surface du substrat SUB et la région SDP1, de manière à former une région de canal CH s'étendant d'un côté de la tranchée dans laquelle est formée la grille GT1, entre les régions DDP et SDP1. L'autre côté de la chaque grille GT1 a reçu une implantation de dopants PDP choisis pour empêcher la formation d'un tel canal aux tensions usuelles de commande de telles cellules mémoire. Les cellules mémoire MC11, MC12 sont recouvertes par un matériau isolant diélectrique IL qui peut également être de l'oxyde Si02. L'élément à impédance variable VZ est formé dans la couche isolante IL et est relié à la région de conduction DDP par l'intermédiaire d'un contact formé dans la couche isolante IL. L'élément à impédance variable VZ est relié à une ligne de donnée DL formée à la surface de la couche IL par l'intermédiaire d'un contact formé dans la couche isolante IL. Les éléments VZ des deux cellules mémoire MC11, MC12 sont reliés à la même ligne de donnée DL, tandis que les deux cellules mémoire MC11, MC12 sont reliées à la région de conduction SDP1 formant une ligne de référence CRL commune, chaque cellule mémoire comprenant sa propre grille de sélection GT1. L'implant de dopants PDP permet d'éviter que deux cellules mémoire connectées à une même ligne de donnée DL soient accédées en même temps par une même ligne de sélection SL. L'élément à impédance variable VZ peut avoir la structure d'un condensateur comprenant des électrodes et entre les électrodes, un électrolyte solide ou un matériau diélectrique susceptible de former des filaments sous l'effet d'une tension appliquée entre les électrodes, ou bien un matériau ferromagnétique, ou encore un matériau pouvant prendre des phases amorphe et cristalline.
La structure de cellule mémoire qui vient d'être décrite, permet d'offrir un gain de surface de substrat important grâce à la formation du canal vertical CH pour le transistor de sélection, grâce à la suppression en surface du substrat d'une des deux régions de conduction du transistor de sélection, qui est formée en profondeur dans le substrat, et grâce l'utilisation des grilles verticales GT1 qui assurent en même temps la fonction de grille de sélection et d'isolation avec la cellule mémoire voisine, grâce à la région dopée PDP. Il est à noter que les régions de conduction DDP, SDP1 du transistor de sélection peuvent former indifféremment une borne de drain et une borne de source du transistor de sélection ST11, ST12, et que les fonctions des lignes de donnée DL et de référence peuvent être interverties. La figure 6 est un schéma électrique d'un plan mémoire comprenant plusieurs cellules mémoires, telle que les cellules mémoire MC11, MC12. Le plan mémoire comprend des lignes de sélection SL, des lignes de référence RL parallèles aux lignes de sélection SL et des lignes de donnée DL perpendiculaires aux lignes de sélection SL et aux lignes de référence RL. Chaque cellule mémoire MC11 comprend un transistor de sélection ST11 tel que celui représenté sur les figures 5A, 5B. Le transistor ST11 comporte une borne de conduction (source ou drain) connectée à une borne d'un élément à impédance variable VZ dont l'autre borne est connectée à l'une des lignes de donnée DL. L'autre borne de conduction (drain ou source) du transistor de sélection ST11 est connectée à l'une des lignes de référence RL, et la borne de grille du transistor ST est connectée à l'une des lignes de sélection SL. Les lignes de référence RL sont reliées à la ligne de référence commune CRL. La figure 6 montre également les transistors DT qui ont été supprimés par la formation des régions dopées PDP.
Les figures 7A, 7B représentent une partie du substrat SUB sur lequel sont formées plusieurs cellules mémoire du plan mémoire MA. La figure 7A représente le substrat après formation des éléments à impédance variable VZ. La figure 7B représente le substrat après formation des lignes de données DL reliant les éléments à impédance variable VZ. Dans le mode de réalisation illustré par les figures 5B et 7A, les tranchées d'isolation STI2 sont réalisées dans le substrat SUB avant les tranchées dans lesquelles sont formées les grilles GT1. Ainsi les grilles GT1 coupent les tranchées d'isolation STI2 et peuvent ainsi former les lignes de sélection SL telles que représentées sur la figure 6. Les grilles GT1 peuvent comprendre des contacts C2 en bordure du plan mémoire MA. Les lignes de données DL comportent des contacts Cl par exemple formés au-dessus des éléments VZ. Les figures 8A, 8B représentent une partie du substrat SUB sur lequel sont formées plusieurs cellules mémoire du plan mémoire MA. La figure 8A représente le substrat après formation des éléments à impédance variable VZ. La figure 8B représente le substrat après formation des lignes de données DL reliant les éléments à impédance variable VZ. Le mode de réalisation illustré par la figure 8A diffère de celui illustré par la figure 7A en ce que les tranchées d'isolation STI2 sont réalisées dans le substrat SUB après les tranchées dans lesquelles sont formées les grilles GT1, de sorte que les tranchées d'isolation STI2 coupent les grilles GT1 en tronçons. Ainsi, les cellules mémoire sont formées dans des mini-caissons isolés les uns des autres et du substrat SUB. Sur la figure 8B, des lignes de sélection SL1 sont formées au-dessus des tronçons de grille GT1 dans une couche d'interconnexion par exemple située entre la face supérieure du substrat SUB et la couche d'interconnexion dans laquelle sont formées les lignes de données DL. Les lignes de sélection SL1 sont connectées aux tronçons de grille GT1 par des liaisons C3.
Les figures 9A à 9H illustrent des étapes d'un procédé de fabrication des cellules mémoire MC11, MC12, selon un mode de réalisation. Les figures 9A à 9G représentent le substrat semi-conducteur SUB en coupe longitudinale. La figure 9A illustre des étapes S10 d'implantation de dopant en profondeur dans le substrat SUB pour former la couche SDP1, et de dépôt sur le caisson PW ainsi isolé du substrat SUB par la couche SDP1, d'une couche 10 destinée à former un masque de gravure, comprenant par exemple une couche de résine photosensible. La figure 9B illustre des étapes S11 de gravure de la couche 10 et du caisson PW pour former des tranchées 11. Les tranchées 11 sont formées dans le caisson PW jusqu'à atteindre la couche SDP1. La figure 9C illustre une étape S12 d'implantation de dopants pour former les canaux CH des transistors de sélection ST11. L'implantation des dopants est effectuée sous un angle d'incidence a oblique calculé en fonction de la géométrie pour atteindre une paroi latérale de chaque tranchée 11, la couche 10 étant toujours présente sur le substrat SUB en dehors des tranchées 11. L'angle d'incidence a peut être compris entre 20 et 500, par exemple entre 30 et 40°, par rapport à une direction perpendiculaire à la surface du substrat SUB. Les dopants peuvent être de type P- (par exemple à base de bore) si le substrat est de type P pour former une région. A noter que l'étape 512 peut être facultative et dépend de la conductivité du caisson PW. La figure 9D illustre une étape 513 d'implantation de dopants par l'autre paroi latérale des tranchées 11 pour former les régions dopées PDP. Les régions dopées PDP permettent d'empêcher l'ouverture d'un canal de transistor le long de l'autre paroi latérale de la tranchée, en augmentant la tension de seuil du transistor à une valeur telle qu'il ne devient jamais passant aux tensions usuelles appliquées aux cellules mémoire. L'implantation des dopants est effectuée sous un angle d'incidence 13 oblique calculé en fonction de la géométrie pour atteindre la paroi latérale de chaque tranchée 11, opposée à la paroi le long de laquelle s'étend le canal de transistor CH, la couche 10 étant toujours présente sur le substrat SUB en dehors des tranchées 11. L'angle 13 peut être compris entre -20 et -50°, par exemple entre -30 et -40°, par rapport à une direction perpendiculaire à la surface du substrat SUB. Les dopants peuvent être type P (par exemple à base de bore en plus forte concentration) si le substrat est de type P. Le dopage ainsi effectué peut permettre d'atteindre une tension de seuil de transistor comprise entre 4 et 6 fois la tension de seuil des transistors de sélection ST, par exemple 5 fois cette tension de seuil. Il est à noter que les implantations obliques effectuées durant les étapes S12 et S13 (figures 9C et 9D) peuvent être effectuées entre la gravure de la couche 10 et la gravure du substrat SUB pour former les tranchées 11. La figure 9E illustre des étapes S14 de retrait de la couche 10 et de dépôt ou de croissance d'une couche diélectrique sur la surface du substrat SUB et sur les parois et le fond des tranchées 11, pour former la couche d'oxyde de grille GO. La figure 9F illustre une étape S15 de dépôt d'une couche conductrice 12, par exemple en silicium polycristallin, sur le substrat SUB et dans les tranchées 11, pour former les grilles verticales GT1. La figure 9G illustre une étape S16 de retrait de la couche 12 et de la couche GO à la surface du substrat SUB, cette opération étant effectuée sans retirer ces couches des tranchées 11 (par exemple par CMP - ChemicalMechanical Planarization - ou par Etch Back). La figure 9H illustre une étape S17 de formation des régions dopées DDP entre les grilles GT1 et les tranchées STI2, par implantation de dopants au travers d'un masque MK1.
Les régions DDP sont par exemple de type N+ si le caisson PW est de type P. Les figures 10A, 10B représentent des étapes d'un procédé de fabrication des cellules mémoire, selon un autre mode de réalisation. Selon un autre mode de réalisation, les étapes S12, S13 et S17 sont supprimées en remplacées par des étapes S17' et S18'. La figure 10A illustre l'étape S17' d'implantation de régions dopées PDP1 (remplaçant les régions PDP) prévues pour empêcher l'apparition d'un canal de transistor d'un côté des grilles GT1. Les régions PDP1 sont réalisées par implantation (verticale) de dopants de type P (par exemple à base de bore en forte concentration) au travers d'un masque MSK2 laissant apparent le substrat SUB au voisinage d'un côté des grilles GT1. La figure 10B illustre l'étape S18' d'implantation de régions dopées DDP1 (remplaçant les régions DDP). Les régions DDP1 sont réalisées par implantation (verticale) de dopants de type N+ au travers d'un masque MSK3 laissant apparent le substrat SUB au voisinage d'un autre côté des grilles GT1. A noter également que les implantations effectuées durant les étapes S17' et S18' (figures 10A et 10B) peuvent être effectuées avant la formation des tranchées 11. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications.
En particulier, l'invention n'est pas limitée à une mémoire comprenant les régions PDP permettant d'empêcher l'apparition d'un canal de transistor. En effet, d'autres moyens peuvent être employés pour empêcher l'apparition d'un tel canal le long d'une face latérale des grilles verticales enterrées.
Ainsi, une tranchée d'isolation peut être formée d'un côté et le long de la grille verticale. Par ailleurs, si la mémoire ne comprend qu'une rangée de cellules mémoire d'un côté d'une grille verticale, il peut ne pas être nécessaire d'isoler l'autre côté de la grille verticale du reste du caisson PW.10

Claims (15)

  1. REVENDICATIONS1. Mémoire sur substrat semi-conducteur (SU B), comprenant : au moins une ligne de donnée (DL), au moins une ligne de sélection (SL), au moins une ligne de référence (RL), au moins une cellule mémoire (MC11, MC12) comprenant un transistor de sélection (ST11) ayant une grille de contrôle (GT1) connectée à la ligne de sélection, une première borne de conduction connectée à un élément à impédance variable (VZ), le transistor de sélection et l'élément à impédance variable reliant la ligne de référence à la ligne de donnée, caractérisé en ce que le transistor de sélection (ST11) comprend une grille verticale enterrée (GT1) réalisée dans une tranchée (11) formée dans le substrat (SU B), et une région de canal (CH) en regard d'une première face de la tranchée, entre une première région dopée profonde (SDP1) et une seconde région dopée (DDP) à la surface du substrat reliée à l'élément à impédance variable (VZ).
  2. 2. Mémoire selon la revendication 1, dans laquelle la première région dopée profonde (SDP1) forme la ligne de référence (CRL).
  3. 3. Mémoire selon l'une des revendications 1 et 2, comprenant une troisième région dopée (PDP, PDP1) formée dans le substrat (SUB) en regard d'une seconde face de la tranchée (11) pour éviter l'ouverture d'un canal de transistor en regard de la seconde face de la tranchée à des tensions appliquées pour commander la cellule mémoire (MC11, MC12).
  4. 4. Mémoire selon l'une des revendications 1 à 3, comprenant une quatrième région dopée implantée au voisinage d'une seconde face latérale de la grille enterrée (GT1), opposée à la première face latérale, pour favoriser la formation d'un canal de transistor (CH) aux tensions de commande appliquées à la cellule mémoire, entre la première région dopée profonde (SDP1) et la seconde région dopée (DDP) le long de la seconde face latérale de la grille.
  5. 5. Mémoire selon l'une des revendications 1 à 4, dans laquelle l'élément à impédance variable (VZ) présente la structure d'un condensateur comprenant des électrodes, et entre les électrodes, un électrolyte solide, ou bien un matériau diélectrique susceptible de former des filaments sous l'effet d'une tension appliquée entre les électrodes, ou bien un matériau ferromagnétique, ou bien un matériau pouvant prendre des phases amorphe et cristalline.
  6. 6. Mémoire selon l'une des revendications 1 à 5, dans laquelle la grille verticale (GT1) forme la ligne de sélection (SL).
  7. 7. Mémoire selon l'une des revendications 1 à 5, dans laquelle les cellules mémoire (MC11) sont réalisées dans des mini-caissons isolés les uns des autres et du reste du substrat (SUB), la ligne de sélection (SL1) étant formée au-dessus et reliée aux grilles de contrôle (GT1) d'une rangée de cellules mémoire.
  8. 8. Procédé de fabrication d'un circuit intégré comprenant une mémoire comportant plusieurs cellules mémoire (MC11), le procédé 20 comprenant des étapes consistant à: Implanter en profondeur dans un substrat semi-conducteur (SUB) une première région dopée (SDP1), réaliser une tranchée (11) dans le substrat (SUB), depuis une face supérieure du substrat et atteignant la première région dopée, 25 réaliser une grille enterrée (GT1) dans la tranchée, implanter d'un premier côté de la tranchée, au voisinage de la surface supérieure du substrat, une seconde région dopée (DDP) formant une première région de conduction d'un transistor de sélection ayant pour grille la grille enterrée et pour seconde région de conduction la première région 30 dopée, et former un élément à impédance variable (VZ) relié électriquement à la seconde région dopée.
  9. 9. Procédé de fabrication selon la revendication 8, dans lequel la première région dopée (SDP1) forme une région de conduction (SDP1) commune de plusieurs transistors de sélection (ST11) des cellules mémoire.
  10. 10. Procédé de fabrication selon la revendication 8 ou 9, comprenant une étape d'implantation dans le substrat (SUB) par une face latérale de la tranchée (11) d'un second côté opposé au premier côté, d'une troisième région dopée (PDP, PDP1) adaptée à empêcher l'ouverture d'un canal de transistor le long du second côté de la tranchée à des tensions de commande usuelles appliquées aux cellules mémoire.
  11. 11. Procédé de fabrication selon la revendication 10, dans lequel l'implantation dans le substrat (SUB) de la troisième région dopée (PDP) est réalisée par une face latérale de la tranchée (11).
  12. 12. Procédé de fabrication selon l'une des revendications 8 à 11, comprenant une étape d'implantation dans le substrat (SUB) par une face latérale de la tranchée (11) du premier côté de la tranchée (11), d'une quatrième région dopée adaptée à favoriser la formation d'un canal (CH) de transistor à des tensions de commande usuelles appliquées aux cellules mémoire.
  13. 13. Procédé de fabrication selon la revendication 12, dans lequel la quatrième région dopée est réalisée par une implantation de dopants de type P- dans le substrat (SUB) de type P.
  14. 14. Procédé de fabrication selon l'une des revendications 10 à 13, dans lequel l'implantation de la troisième et/ou quatrième région dopée (PDP, CH) est réalisée sous incidence oblique comprise entre 20 et 500 par rapport à une direction perpendiculaire à une face supérieure du substrat (SUB).
  15. 15. Procédé de fabrication selon l'une des revendications 8 à 14, comprenant la formation de tranchées isolantes (5T12) perpendiculaires à lagrille verticale (GT1), les tranchées isolantes étant formées avant ou après la grille verticale.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3056010A1 (fr) * 2016-09-09 2018-03-16 Stmicroelectronics (Rousset) Sas Procede de fabrication de transistors, en particulier des transistors de selection pour des memoires non-volatiles, et dispositif correspondant.

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018004625A1 (fr) * 2016-06-30 2018-01-04 Intel Corporation Dispositif de mémoire vive á pont conducteur (cbram) avec ingénierie des parois latérales pour la localisation de filament
US11342379B2 (en) * 2019-05-10 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Trench formation scheme for programmable metallization cell to prevent metal redeposit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19911148C1 (de) * 1999-03-12 2000-05-18 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US20120135573A1 (en) * 2010-11-29 2012-05-31 Hynix Semiconductor Inc. Method for manufacturing vertical transistor having one side contact
US20130037872A1 (en) * 2011-08-12 2013-02-14 Ramtron International Corporation Method for fabricating a damascene self-aligned ferroelectric random access memory (f-ram) having a ferroelectric capacitor aligned with a three dimensional transistor structure
US20140138609A1 (en) * 2012-11-17 2014-05-22 Avalanche Technology Inc. High density resistive memory having a vertical dual channel transistor
US20140138600A1 (en) * 2011-11-21 2014-05-22 Kimihiro Satoh Memory device having stitched arrays of 4 f² memory cells

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI368324B (en) * 2007-11-06 2012-07-11 Nanya Technology Corp Recessed-gate transistor device and mehtod of making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19911148C1 (de) * 1999-03-12 2000-05-18 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US20120135573A1 (en) * 2010-11-29 2012-05-31 Hynix Semiconductor Inc. Method for manufacturing vertical transistor having one side contact
US20130037872A1 (en) * 2011-08-12 2013-02-14 Ramtron International Corporation Method for fabricating a damascene self-aligned ferroelectric random access memory (f-ram) having a ferroelectric capacitor aligned with a three dimensional transistor structure
US20140138600A1 (en) * 2011-11-21 2014-05-22 Kimihiro Satoh Memory device having stitched arrays of 4 f² memory cells
US20140138609A1 (en) * 2012-11-17 2014-05-22 Avalanche Technology Inc. High density resistive memory having a vertical dual channel transistor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3056010A1 (fr) * 2016-09-09 2018-03-16 Stmicroelectronics (Rousset) Sas Procede de fabrication de transistors, en particulier des transistors de selection pour des memoires non-volatiles, et dispositif correspondant.
US10431630B2 (en) 2016-09-09 2019-10-01 Stmicroelectronics (Rousset) Sas Method for producing transistors, in particular selection transistors for non-volatile memory, and corresponding device
US10998378B2 (en) 2016-09-09 2021-05-04 Stmicroelectronics (Rousset) Sas Method for producing transistors, in particular selection transistors for non-volatile memory, and corresponding device

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