FR2823900A1 - Memoire non volatile de type famos - Google Patents
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Abstract
L'invention concerne une mémoire FAMOS comportant des cellules comprenant chacune un transistor (T1, P21, P22) dont l'unique grille est isolée et un premier transistor d'accès (T2) dont un drain est connecté à une source du transistor à grille isolée (T1, P21, P22).Selon l'invention, la mémoire comprend également un transistor d'isolation (T4) dont un drain et une source sont connectés respectivement à la source des transistors à grille isolée de deux cellules adjacentes d'une même ligne.De préférence, le transistor à grille isolée a une structure annulaire et une zone de séparation en forme d'échelle vient isoler les cellules d'une même ligne.
Description
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MEMOIRE NON VOLATILE DE TYPEFAMOS
L'invention concerne une mémoire non volatile électriquement programmable et un circuit intégré comprenant une telle mémoire.
L'invention concerne une mémoire non volatile électriquement programmable et un circuit intégré comprenant une telle mémoire.
Plus précisément, l'invention concerne une mémoire non volatile selon la technologie FAMOS (Field Avalanche MOS) qui utilise un point mémoire naturel obtenu avec un transistor MOS de type P dont l'unique grille est isolée électriquement.
Ce point mémoire est dit naturel car il est obtenu sans ajouter d'étapes complémentaires au procédé de fabrication de base d'un transistor MOS de type P. En particulier, il ne comprend , qu'un seul niveau de polysilicium, contrairement aux autres points mémoire connus, par exemple les points mémoire de type EPROM ou EEPROM. En contrepartie, la grille d'un transistor FAMOS n'étant pas connectée, il n'est pas possible d'effacer électriquement un point mémoire FAMOS. Il faut recourir pour cela aux rayons UV. Un tel point mémoire est donc plus particulièrement utilisé comme mémoire programmable une seule fois, encore appelée mémoire OTP.
Un point mémoire de type FAMOS se distingue simplement d'un transistor P classique par le fait que son unique grille n'est pas connectée électriquement.
La programmation d'un point mémoire FAMOS est obtenue par exemple en appliquant une tension de programmation VPP de l'ordre de 5 V sur sa source pendant environ 500 s, son drain étant connecté à une masse. Le potentiel de grille monte alors par couplage capacitif entre d'une part la grille et d'autre part la source et le caisson ; il y a création d'électrons chauds au niveau du drain et injection de ces électrons dans la grille.
A l'état vierge (ou effacé par rayons UV) , le point mémoire FAMOS présente une tension de seuil VT1 de
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l'ordre de -0,6 V. Quand il est programmé, sa tension de seuil VT2 atteint environ 1 V.
La lecture d'un point mémoire est obtenue en mesurant le courant circulant entre sa source et son drain lorsque une tension de l'ordre de quelques centaines de milliVolt à quelques Volt est appliquée entre sa source et son drain. Pour cela, on applique par exemple une tension de lecture de 1'ordre de 3,3 V sur sa source et une tension d'alimentation de l'ordre de 2,3 V sur son drain.
L'accès au point mémoire, pour l'écriture ou la lecture, se fait de manière connue par l'intermédiaire d'un transistor d'accès connecté en série avec le point mémoire.
Pour réaliser une mémoire, on utilise plusieurs points mémoire, associés selon un plan mémoire comprenant un ensemble de ligne et un ensemble de colonnes, chaque ligne formant un mot de plusieurs bits. Tous les points mémoire d'un même mot sont connectés ensemble à la même ligne de mot et tous les points mémoire d'une même colonne sont connectés ensemble à une même ligne de bits, chaque point mémoire pouvant être sélectionné en choisissant une ligne de mot et une ligne de bits. La demande de brevet français FROC 10286 décrit par exemple la réalisation d'une mémoire FAMOS.
Un problème lors de la réalisation d'une mémoire est l'isolation électrique des points mémoires entre eux.
Un autre problème est la vitesse de programmation ou de lecture d'un point mémoire, qui est limitée par la taille du transistor d'accès associé au point mémoire à programmer ou à lire.
Il est connu d'utiliser une zone d'oxyde de champ pour isoler électriquement deux éléments actifs d'un circuit intégré. La zone d'oxyde de champ peut être déposée selon plusieurs procédés, tels que le procédé
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LOCOS (local oxidation) ou le procédé STI (Shallow Trench Insulation).
Le procédé STI est intéressant car il permet d'obtenir des oxydes de champ d'épaisseur fine.
Cependant, ce procédé crée des zones de fragilité (plus communément appelées bec d'oiseau) à l'interface entre la grille et l'isolant. Ce procédé présente également des risques de dislocation du silicium à l'interface entre l'oxyde de champ et la zone active.
Les zones de fragilité ou de dislocation ont essentiellement pour conséquence une diminution de la durée de rétention des données dans le transistor FAMOS.
Par ailleurs, quel que soit le procédé utilisé, le dépôt d'un oxyde de champ nécessite la réalisation d'une étape supplémentaire dans le procédé de réalisation global de la mémoire.
Des détails sur l'isolation par dépôt d'oxyde de champ, ses avantages et ses inconvénients, ainsi que des détails sur les phénomènes dits du bec d'oiseau, sont précisés dans la demande FROO 10287.
Pour résoudre le problème de la durée de rétention des données dans le transistor FAMOS, la demande FROO 10287 dévoile l'utilisation d'un point mémoire ayant une structure annulaire : les éléments actifs du point mémoire sont réalisés selon des formes concentriques.
Une telle structure présente l'avantage de ne pas utiliser d'oxyde de champ pour séparer les éléments actifs du transistor FAMOS, il n'y a donc pas de phénomène de type bec d'oiseau avec une telle structure.
Cette solution est intéressante pour réaliser un point mémoire FAMOS, mais ne peut être envisagée pour réaliser une mémoire. En effet, il est difficilement envisageable de réaliser un ensemble de points mémoire concentriques, notamment si le nombre de points mémoire à réaliser est important.
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Un but de l' invention est de proposer une solution pour isoler des points mémoire d'une mémoire FAMOS sans utiliser d'oxyde de champ, afin de ne pas créer de zones de fragilité susceptibles d'entraîner des phénomènes de dislocation.
Un autre but de l'invention est d'augmenter la vitesse de programmation ou de lecture d'un point mémoire de la mémoire. un autre but enfin est de proposer une structure de mémoire telle qu'elle ne présente aucune zone de fragilité susceptible d'entraîner un phénomène de type bec d'oiseau.
Avec ces objectifs en vue, l'invention concerne une mémoire FAMOS comportant au moins une première cellule et une deuxième cellule, la première cellule et la deuxième cellule comprenant chacune un transistor dont l'unique grille est isolée et un premier transistor d'accès dont une zone de diffusion est connectée à une zone de diffusion du transistor à grille isolée.
Selon l'invention, la mémoire comprend également un transistor d'isolation dont une zone de diffusion est connectée d'une part à la zone de diffusion du transistor à grille isolée de la première cellule et d'autre part à la zone de diffusion du transistor à grille isolée de la deuxième cellule. On rappelle que les extrémités d'une zone de diffusion constituent le drain et la source d'un transistor.
Ainsi, une mémoire selon l'invention comprend un transistor d'isolation placé entre deux cellules mémoire d'une même ligne de la mémoire. Une mémoire selon l'invention ne comprend donc pas d'isolant sous la forme d'oxyde de champ. Les risques d'apparition de phénomènes de dislocation et donc les risques de diminution de la durée de rétention des données dans la mémoire sont ainsi supprimés.
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Par ailleurs, en connectant la grille du transistor d'isolation et les grilles des transistors d'accès de la première cellule et de la deuxième cellule, le transistor d'isolation devient passant en même temps que les transistors d'accès comme on le verra mieux par la suite.
Lorsqu'il est passant, le transistor d'isolation est équivalent à un fil et l'ensemble les transistors d'accès de la première cellule et de la deuxième cellule sont associés en parallèle et leurs effets s'ajoutent . ils deviennent équivalents à un unique transistor d'accès de taille beaucoup plus grande (en terme de longueur/ largeur de grille). Ceci a pour conséquence notamment d'augmenter la vitesse d'accès au transistor à grille isolée de l'une des cellules. La durée d'une programmation ou d'une lecture de ce transistor est donc diminuée d'autant, et la qualité d'une programmation ou d'une lecture s'en trouve renforcée.
Dans l'invention, on utilise de préférence un seul type de transistor, en l'espèce des transistors de type P. La réalisation de la mémoire est ainsi facilitée.
Selon un mode de réalisation de l'invention, la première cellule et/ ou la deuxième cellule comprennent également chacune un deuxième transistor d'accès dont une grille, une source et un drain sont connectés respectivement à une grille, à une source et au drain du premier transistor d'accès.
Dans une même cellule, le premier et le deuxième transistor d'accès étant connectés en parallèle, leur effets s'ajoutent. En conséquence, la vitesse d'accès au transistor à grille isolée associé est encore augmentée.
Dans la première cellule et/ ou dans la deuxième cellule: - un drain du transistor à grille isolée est connecté à une ligne de bit associée, - la grille du ou des transistors d'accès est connectée à une ligne de mots associée,
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- la source du ou des transistors d'accès est connectée à une ligne d'alimentation, et le drain du ou des transistors d'accès est connecté à la source du transistor à grille isolée.
Ainsi, en appliquant des tensions appropriées sur la ligne d'alimentation, sur une ligne de bits et sur une ligne de mots, il et possible de lire ou de programmer un transistor à grille isolée associé.
De préférence, le transistor d'isolation et le ou les transistors d'accès de toutes les cellules ont une grille commune. Dans ce cas, tous ces transistors peuvent être commandés ensemble.
De préférence encore, le transistor à grille isolée de la première cellule ou de la deuxième cellule a une structure annulaire comprenant un zone de diffusion centrale, une zone de diffusion périphérique et une zone de poly silicium située entre la zone de diffusion centrale et la zone de diffusion périphérique.
On bénéficie ainsi, pour une mémoire selon l'invention, de tous les avantages liés à la structure annulaire d'un transistor FAMOS.
Par exemple, on supprime le risque de création de zones de fragilité et on augmente encore la durée de rétention des données.
Par ailleurs, de par la structure annulaire, la surface du drain du transistor à grille isolée, et donc l'aire de jonction de ce drain à la ligne de bit associée est diminuée : la capacité de jonction d'un tel transistor est ainsi environ trois fois inférieure à la capacité de jonction d'un transistor linéaire de même taille W/L (en terme de longueur / largeur de grille).
Il est possible de choisir un transistor à grille isolée de taille W/L importante dans la mesure où sa capacité de jonction reste faible par rapport à celle d'un transistor linéaire équivalent : on diminue ainsi le
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temps de lecture du transistor et on améliore la qualité de la lecture.
Enfin un autre avantage de la structure annulaire est la diminution des courants de fuite.
De manière plus générale, une mémoire selon l'invention comprend M*N transistors à grille isolée à structure annulaire répartis en N lignes de M colonnes, les dits transistors à grille isolée comprenant une zone de diffusion centrale formant un drain et une zone de diffusion périphérique formant une source, tous les transistors à grille isolée d'une même colonne ayant leur drain connectés ensemble à une même ligne de bits.
Pour chaque ligne, une zone de séparation sépare les M transistors à grille isolée de ladite ligne. Pour chaque ligne, la zone de séparation a une forme d'échelle et comprend : - un premier montant situé sensiblement parallèle à un axe des M transistors à grille isolée et bordant la zone de diffusion périphérique des M transistors à grille isolée, - un deuxième montant symétrique du premier montant par rapport à l'axe des M transistors à grille isolée, et - M-l barreaux, perpendiculaires au premier montant et au deuxième montant, chaque barreau étant situé entre deux transistors à grille isolée adjacents d'une part, et entre le premier montant et le deuxième montant d'autre part.
La zone de diffusion périphérique du transistor à grille isolée de rang m, m étant un entier compris entre 1 et M-l, le barreau de rang m et la zone de diffusion périphérique du transistor à grille isolée de rang m+l constituent un transistor d'isolation.
De même, la zone de séparation de la ligne de rang n et la zone de séparation de la ligne de rang n+1, n
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étant un entier compris entre 1 et N-l, ont en commun une même ligne de contact située entre le deuxième montant de la zone de séparation de la ligne de rang n et le premier montant de la zone de séparation de la ligne de rang n+1.
Enfin, la zone de diffusion périphérique du m-ième transistor à grille isolée de la n-ième ligne, le deuxième montant de la zone de séparation de la ligne de rang n, et une zone de diffusion connectée à la ligne de contact par un point de contact forment respectivement le drain, la grille et la source d'un transistor d'accès associé au m-ième transistor à grille isolée de la n-ième ligne.
De façon symétrique, la zone de diffusion connectée à la ligne de contact par le point de contact, le premier montant de la zone de séparation de la ligne de rang n+1 et la zone de diffusion périphérique du m-ième transistor à grille isolée de la (n+1)-ième ligne, forment respectivement le drain, la grille et la source d'un transistor d'accès associé au m-ième transistor à grille isolée de la (n+l)-ième ligne.
L'invention sera mieux comprise et d'autres caractéristiques et avantages apparaîtront à la lecture de la description qui va suivre, d'un exemple de mise en oeuvre d'une mémoire non volatile de type FAMOS selon l'invention. La description est à lire en relation aux dessins annexés dans lesquels : - la figure 1 est un schéma électronique d'un plan mémoire d'une mémoire selon l'invention, et - la figure 2 est une implémentation d'un plan mémoire d'une mémoire selon l'invention.
Par souci de simplification, on utilisera dans la suite l'expression "transistor FAMOS" pour parler d'un transistor de type P dont l'unique grille est isolée électriquement. De même, on utilisera les expressions "cellule FAMOS" et "mémoire FAMOS" pour désigner
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respectivement une cellule mémoire utilisant un transistor FAMOS et une mémoire comprenant au moins une cellule mémoire FAMOS.
Sur la figure 1 est représenté le plan mémoire d'une mémoire FAMOS comprenant trois cellules mémoire CI, C2, C3 associées sur une même ligne de mots.
La cellule mémoire Cl comprend un transistor FAMOS Tl, et deux transistors d'accès T2, T3, chaque transistor comprenant un drain, une source et une grille. La grille du transistor FAMOS Tl est isolée électriquement et son drain est connecté à une première ligne de bit BL1 associée à la cellule mémoire Cl. Les drains des transistors d'accès T2, T3 sont connectés ensemble à la source du transistor FAMOS Tl, et les sources des transistors d'accès T2, T3 sont connectées ensemble à une ligne d'alimentation commune SL. Les grilles des transistors d'accès sont connectées ensemble à une ligne de mots WL1.
Les transistors d'accès ont pour but de permettre de sélectionner une cellule mémoire souhaitée.
Toutes les cellules mémoire C2, C3 du plan mémoire sont identiques à la cellule Cl. Les sources des transistors d'accès T2, T3 des cellules C2, C3 sont connectées ensemble à la ligne d'alimentation commune SL et les grilles des transistors d'accès des cellules C2, C3 sont connectées ensemble à la ligne de mots WL1. Par contre, le drain du transistor FAMOS de la cellule C2 est connecté à une deuxième ligne de bits BL2 et le drain du transistor FAMOS de la cellule C3 est connecté à une troisième ligne de bits BL3.
La cellule Cl est isolée de la cellule C2 adjacente par un transistor d'isolation T4. Une source de T4 est connectée à la source du transistor FAMOS de la cellule Cl, un drain de T4 est connecté à la source du transistor
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FAMOS de la cellule C2, et une grille du transistor T4 est connectée à la ligne de bits.
On notera que la source et le drain du transistor T4 peuvent être inversés, en fonction des tensions appliquées sur ces électrodes.
De la même façon, la cellule C2 et la cellule C3 sont isolées l'une de l'autre par un transistor d'isolation identique au transistor T4 et connecté de manière similaire.
Enfin, tous les transistors du plan mémoire (transistors FAMOS, transistors d'accès, et transistors d'isolation) sont de type P et ont chacun une prise de caisson, toutes les prises de caisson de tous les transistors étant connectées ensemble à une même ligne d'alimentation de caisson.
Une mémoire selon l'invention comprend bien sûr, outre un plan mémoire, des dispositifs de sélection de ligne et/ ou de colonne, des dispositifs d'alimentation et des dispositifs de commutation, pour appliquer les tensions nécessaires à la réalisation d'une programmation ou d'une lecture d'un point mémoire. Tous ces dispositifs ne sont pas représentés sur la figure 1, car ils sont bien connus par ailleurs.
Le fonctionnement du plan mémoire de la figure 1 va maintenant être décrit ci-dessous dans le cas où une programmation puis une lecture de la cellule C2 est réalisée. On suppose ici que la cellule C2 est initialement vierge ou effacée.
Pour programmer la cellule C2, on applique une tension égale à une tension d'alimentation VDD (de l'ordre de 3,3 V) sur la ligne de mots WL1 associée à la cellule C2 et une tension nulle sur la ligne de bit BL2 associée à la cellule C2, une tension de programmation VPP (de l'ordre de 5 V) étant appliquée sur la ligne d'alimentation SL et sur les lignes de bits BL1, BL3.
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Les transistors T2, T3 de toutes les cellules mémoires Cl à C3 ont ainsi la tension d'alimentation VDD sur leur grille et la tension de programmation VPP sur leur source, ils sont donc tous passants et la tension VPP apparaît sur leur drain.
Les transistors d'isolation T4 reçoivent quant à eux la tension VDD sur leur grille et la tension VPP sur leur drain et leur source, ils sont également passants et se comportent en conséquence comme un fil court-circuit.
En conséquence, tous les transistors T2, T3 de toutes les cellules Cl à C3 sont équivalents à un unique transistor d'accès dont la taille (en terme de longueur / largeur de grille) est très supérieure à la taille de tous les transistors T2, T3 de toutes les cellules Cl à C3.
Aussi, quelle que soit la cellule à laquelle on souhaite accéder, le courant dans le transistor d'accès est important. En conséquence, la chute de tension aux bornes du transistor d'accès est faible et une tension aussi élevée que possible est appliquée sur le drain du transistor FAMOS de la cellule à programmer. La programmation est finalement plus efficace.
Par ailleurs, le transistor FAMOS de la cellule C2 reçoit une tension nulle sur son drain et la tension VPP sur sa source. La différence de tension entre son drain et sa source étant de l' ordre de - VPP, la grille isolée du transistor FAMOS de la cellule C2 se charge : la cellule C2 est ainsi programmée.
Par contre, les transistors FAMOS des cellules Cl, C3 reçoivent la tension VPP sur leur drain et sur leur source. Aucun transfert de charge n'a lieu entre la grille et la source de ces transistors, et leur état (programmé ou vierge ou effacé)reste inchangé.
Inversement, pour lire la cellule C2, on applique une tension nulle sur la ligne de mots WL1 et une tension de lecture VR (de l'ordre de 2,3 V) sur la ligne de bits
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BL2, la tension d'alimentation VDD étant appliquée sur les lignes de bits BL1, BL3 et sur la ligne d'alimentation SL.
Les transistors T2, T3 de tous les points mémoires Cl à C3 ont ainsi une tension nulle sur leur grille et la tension d'alimentation VDD sur leur source, ils sont donc tous passants et la tension VDD apparaît sur les drains de tous les transistors T2, T3 de toutes les cellules FAMOS.
Les transistors d'isolation T4 reçoivent quant à eux une tension nulle sur leur grille et la tension VDD sur leur drain et leur source, ils sont également passants, et se comportent comme précédemment comme un fil court-circuit.
Par ailleurs, le transistor FAMOS de la cellule C2 reçoit la tension de lecture VR sur son drain et la tension d'alimentation VDD sur sa source. La différence de tension entre le drain et la source du transistor FAMOS de la cellule C2 étant de l'ordre de 1 V, il y a lecture de la cellule C2.
Par contre, les transistors FAMOS des cellules Cl, C3 reçoivent la tension VDD sur leur drain et sur leur source. Aucune lecture de ces points ne peut être réalisée. Aucune programmation involontaire ne peut non plus être réalisée.
On notera qu'il est également possible de réaliser une lecture de la cellule C2 en laissant les lignes BL1, BL3 flottantes.
La figure 2 représente un exemple d'implémentation d'une mémoire selon l'invention comprenant quatre transistors FAMOS P11, P12, P21, P22 à implémentation annulaire, répartis sur deux lignes et deux colonnes.
Pour implémenter le transistor P21, on réalise une zone de diffusion centrale 10, formant le drain du transistor FAMOS et une zone de diffusion périphérique
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20, formant la source du transistor FAMOS. Une zone 30 de polysilicium, comprise entre la zone de diffusion centrale 10 et la zone de diffusion périphérique 20, forme la grille du transistor FAMOS P21.
Un point de contact électrique 40 est également réalisé pour connecter le drain {la zone centrale 10) à une ligne de bit BL1 associée au transistor P21.
Tous les transistors FAMOS Pli, P12, P21, P22 ont une implémentation annulaire et sont formés de manière identique. Les drains des transistors Pli et P21 sont connectés à la ligne de bits BL1, les drains des transistors P12 et P22 sont connectés à la ligne de bits BL2.
Une zone de séparation 50 en polysilicium vient ensuite séparer les transistors FAMOS P21 à P22 de la deuxième ligne de transistors. La zone 50 ressemble sensiblement à une échelle comprenant deux montants 51, 52 et des barreaux 53, 54, 55 perpendiculaires aux montants 51, 52, ces derniers étant connectés électriquement à la ligne de mots associée WL2.
De la même façon, une autre zone 50 de forme semblable vient séparer les transistors Pli, P12 de la première ligne de transistors, et les montants de cette autre zone 50 sont connectés à la ligne de mots WL1.
Les zones 50 ont elles-mêmes en commun une ligne de contact 56 métallique connectée à la ligne d'alimentation SL.
Chaque barreau d'une zone 50 forme une grille d'un transistor d'isolation ( correspondant au transistor T4, figure 1) . Par exemple, le barreau 54 forme la grille d'un transistor T4, la source 20 du transistor FAMOS P21 et la source 20 du transistor FAMOS P22 formant le drain et la source du transistor T4. Le barreau (et le transistor qu'il réalise) assure ainsi l'isolation électrique entre les transistors P21 et P22.
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Par ailleurs, chaque montant 51, 52 forme une grille commune à tous les transistors d'accès T2, T3 de tous les transistors FAMOS P21, P22 d'un même mot. Le drain d'un transistor d'accès T2 ou T3 correspond à la source du transistor FAMOS associé (ici, P21 ou P22 sont le cas) ; la source du transistor d'accès T2 ou T3 correspondant à une zone de diffusion (non représentée figure 2) connectée à une ligne de contact SL (points de contact SI à S4).
En d'autres termes, les points de contact SI, S3, le montant 51 et la source 20 du transistor FAMOS P21 forme un transistor d'accès. De même, les points de contact S2, S4, le montant 52 et la source 20 du transistor FAMOS P21 forme un autre transistor d'accès.
Ces deux transistors sont associés en parallèle d'un point de vue électrique et constituent les transistors d'accès T2, T3 de la figure 1.
Comme on le voit, l'implémentation d'une mémoire selon le schéma de la figure 2 ne nécessite pas l'utilisation d'oxyde de champ, pour réaliser une isolation électrique entre deux éléments actifs du plan mémoire. L'isolation électrique est ici réalisée par des transistors de type P.
Par ailleurs, tous les transistors d'accès d'un même mot de mémoire ont une grille commune (montants 51, 52) et une source commune (ligne de contact 56). En conséquence, l'ensemble des transistors d'accès d'un même mot sont équivalents électriquement à un unique transistor de taille beaucoup plus importante. Ceci a pour conséquence un accès beaucoup plus rapide à un des transistors FAMOS du mot considéré : la programmation ou la lecture du transistor est ainsi plus rapide et de meilleure qualité.
Ainsi, la même zone de polysilicium 50 de forme particulière, dans l'exemple figure 2 la forme d'une échelle, permet de réaliser d'une part des transistors
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d'isolation ayant pour but d'isoler électriquement les transistors FAMOS d'un même mot les uns des autres, et d'autre part des transistors d'accès de taille importante, permettant d'accéder très rapidement à un transistor FAMOS sélectionné.
Enfin, comme les transistors d'accès sont de type P et qu'ils ont une grille d'alimentation commune (pour les transistors d'une même ligne), il n'est pas nécessaire de disposer d'un courant important sur une ligne de mot de la mémoire : on diminue ainsi la taille des circuits annexes, tels que par exemple des commutateurs haute tension, utilisés pour alimenter une ligne de mots.
Claims (12)
1. Mémoire FAMOS comportant au moins une première cellule (Cl) et une deuxième cellule (C2), la première cellule (Cl) et la deuxième cellule (C2) comprenant chacune un transistor (Tl, P21, P22) dont l'unique grille est isolée et un premier transistor d'accès (T2) dont une zone de diffusion est connectée à une zone de diffusion du transistor à grille isolée (Tl, P21, P22), la mémoire étant caractérisée en ce qu'elle comprend également un transistor d'isolation (T4) dont une zone de diffusion est connectée d'une part à une zone de diffusion du transistor à grille isolée de la première cellule (Cl) et d'autre part à une zone de diffusion du transistor à grille isolée de la deuxième cellule (C2).
2. Mémoire selon la revendication 1, caractérisée en ce que la première cellule (CI) et/ ou la deuxième cellule (C2) comprennent également chacune un deuxième transistor d'accès (T3) dont une grille, une source et un drain sont connectés respectivement à une grille, à une source et au drain du premier transistor d'accès (T2).
3. Mémoire selon la revendication 1 ou 2, caractérisée en ce que, dans la première cellule (Cl) et / ou dans la deuxième cellule (C2) : - un drain du transistor à grille isolée est connecté à une ligne de bit (BL1, BL2) associée, - la grille du ou des transistors d'accès (T2, T3) est connectée à une ligne de mots (WL1, WL2) associée, - la source du ou des transistors d'accès (T2, T3) est connectée à une ligne d'alimentation (SL), et le drain du ou des transistors d'accès est connecté à une source du transistor à grille isolée.
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4. Mémoire selon l'une des revendications 1 à 3, caractérisée en ce que le transistor d'isolation (T4) et le ou les transistors d'accès (T2, T3) de toutes les cellules (Cl, C2) ont une grille commune.
5. Mémoire selon l'une des revendications 1 à 4, caractérisée en ce que le transistor à grille isolée (Tl, Pli, P12, P21, P22) et le ou les transistors d'accès de la première cellule (CI) ou de la deuxième cellule (C2) d'une part, et le transistor d'isolation (T4) d'autre part sont réalisés dans un même caisson, et en ce que des prises de caisson des transistors précités sont connectées ensemble.
6. Mémoire selon l'une des revendications 1 à 5, caractérisée en ce que le transistor à grille isolée de la première cellule (Cl) ou de la deuxième cellule (C2) a une structure annulaire comprenant un zone de diffusion centrale (10), une zone de diffusion périphérique (20) et une zone de poly silicium (30) située entre la zone de diffusion centrale (10) et la zone de diffusion périphérique (20).
7. Mémoire selon la revendication 6, caractérisée en ce qu'elle comprend également une zone de séparation (50) comprenant un barreau (54) sensiblement perpendiculaire à un axe des cellules passant par un centre de la première cellule (Ci) et un centre de la deuxième cellule (C2), ledit barreau (54) étant situé entre la zone de diffusion périphérique (20) de la première cellule (Cl) et la zone de diffusion périphérique (20) de la deuxième cellule (C2), la zone de diffusion périphérique de la première cellule (Cl), le barreau (54) et la zone de diffusion périphérique de la deuxième cellule (C2) formant respectivement le drain, la grille et la source du transistor d'isolation (T4).
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8. Mémoire selon la revendication 6 ou la revendication 7, caractérisée en ce que la zone de séparation (50) comprend également un premier montant (51), sensiblement parallèle à l'axe des cellules, ledit premier montant (50) étant situé entre un bord de la zone de diffusion périphérique (20) de l'une et de l' autre des cellules, et une ligne de contact (56), la zone de diffusion périphérique de la première cellule (CI), le premier montant (51) et une zone de diffusion connectée à la ligne de contact (56) par un point de contact (SI, S3) formant respectivement le drain, la grille et la source du premier transistor d'accès de la première cellule (Ci).
9. Mémoire selon la revendication 8, caractérisée en ce que la zone de séparation (50) comprend également un deuxième montant (52), également sensiblement parallèle à l'axe des cellules, ledit premier montant (50) étant symétrique du premier montant par rapport à l'axe des cellules, la zone de diffusion périphérique de la première cellule (Cl), le deuxième montant (52) et une zone de diffusion connectée à une deuxième ligne de contact par un point de contact (S2, S4) formant respectivement le drain, la grille et la source du deuxième transistor d'accès de la première cellule (CI).
10. Mémoire comprenant M*N transistors à grille isolée à structure annulaire répartis en N lignes de M colonnes, les dits transistors à grille isolée comprenant une zone de diffusion centrale (10) formant un drain et une zone de diffusion périphérique (20) formant une source, tous les transistors {PU, P21 ; P12, P22) à grille isolée d'une même colonne ayant leur drain
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connectés ensemble à une même ligne de bits (BL1 ; BL2), la mémoire étant caractérisée en ce que : - pour chaque ligne, une zone de séparation (50) sépare les M transistors à grille isolée de ladite ligne, - pour chaque ligne, la zone de séparation a une forme d'échelle et comprend : - un premier montant (51) situé sensiblement parallèle à un axe des M transistors à grille isolée et bordant la zone de diffusion périphérique des M transistors à grille isolée, - un deuxième montant (52) symétrique du premier montant par rapport à l'axe des M transistors à grille isolée, et - M-l barreaux, perpendiculaires au premier montant (51) et au deuxième montant (52), chaque barreau étant situé entre deux transistors à grille isolée adjacents d'une part, et entre le premier montant (51) et le deuxième montant (52) d'autre part, - la zone de diffusion périphérique du transistor à grille isolée de rang m, m étant un entier compris entre 1 et M-l, le barreau de rang m et la zone de diffusion périphérique du transistor à grille isolée de rang m+1 constituant un transistor d'isolation.
11. Mémoire selon la revendication 10, caractérisée en ce que : - la zone de séparation de la ligne de rang n et la zone de séparation de la ligne de rang n+l, n étant un entier compris entre 1 et N-l, ont en commun une même ligne de contact (56) située entre le deuxième montant (52) de la zone de séparation de la ligne de rang n et le premier montant (51) de la zone de séparation de la ligne de rang n+l, - la zone de diffusion périphérique du m-iême transistor à grille isolée de la n-ième ligne, le deuxième montant (52) de la zone de séparation de la
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ligne de rang n, et une zone de diffusion connectée à la ligne de contact (56) par un point de contact formant respectivement le drain, la grille et la source d'un transistor d'accès associé au m-ième transistor à grille isolée de la n-iême ligne.
12. Mémoire selon la revendication 11, caractérisée en ce que la zone de diffusion connectée à la ligne de contact (56) par le point de contact, le premier montant (51) de la zone de séparation de la ligne de rang n+1 et la zone de diffusion périphérique du m-ième transistor à grille isolée de la (n+1)-ième ligne, forment respectivement le drain, la grille et la source d'un transistor d'accès associé au m-ième transistor à grille isolée de la (n+l)-ième ligne.
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