FR2996680A1 - Memoire non volatile comportant des transistors de selection verticaux - Google Patents

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Stephan Niel
Arnaud Regnier
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Abstract

L'invention concerne un procédé de fabrication sur un substrat semi-conducteur (WF, PW) d'une mémoire non volatile (MEM1), comprenant les étapes d'implantation dans la profondeur du substrat d'une première région dopée (NISO) formant une région de source de transistors de sélection (ST31, ST32), formation dans le substrat (PW), d'une grille enterrée (SGC) comprenant des parties profondes (G1) s'étendant entre une face supérieure du substrat et la première région dopée, implantation entre deux parties profondes adjacentes de la grille enterrée, d'une seconde région dopée (n4) formant une région de drain commune de transistors de sélection communs d'une paire de cellules mémoire, les transistors de sélection de la paire de cellules mémoire présentant ainsi des régions de canal s'étendant entre la première région dopée et la seconde région dopée, le long de faces en regard des deux parties profondes adjacentes de grille enterrée, et implantation le long de bords supérieurs opposés de la grille enterrée, de troisièmes régions dopées formant des régions de source de transistors à accumulation de charge.

Description

MEMOIRE NON VOLATILE COMPORTANT DES TRANSISTORS DE SELECTION VERTICAUX La présente invention concerne les mémoires non volatiles en circuit intégré sur puce de semi-conducteur. La présente invention concerne plus particulièrement les mémoires comprenant des cellules mémoire à programmation et effacement par le canal, dites "UCP" (Uniform Channel Program). La présente invention concerne plus particulièrement les cellules mémoire UCP à deux transistors, comprenant un transistor de sélection et un transistor à accumulation de charges comme un transistor à grille flottante. La figure 1 est une vue en coupe schématique de deux cellules mémoire C11, C12 de type UCP, réalisées sur un substrat PW de type P.
Chaque cellule mémoire C11, C12 comprend un transistor à grille flottante FGT11, FGT12 et un transistor de sélection ST11, ST12. Chaque transistor à grille flottante comprend une région de drain n1 (D), une région de source n2 (S), une grille flottante FG, une grille de contrôle CG, et une région de canal CH1 s'étendant sous la grille flottante FG entre les régions de drain n1 et de source n2. Chaque transistor de sélection ST11, ST12 comprend une région de drain n2 (D) commune à la région de source n2 du transistor à grille flottante correspondant FGT11, FGT12, une région de source n3 (S), une grille SG, et une région de canal CH2 s'étendant sous la grille SG entre les régions de drain n2 et de source n3. Les deux transistors ST11, ST12 partagent la même région de source n3. Les régions n1, n2, n3 sont généralement formées par dopage N du substrat PW. Le substrat est généralement un caisson de type P formé dans une plaque de semi-conducteur appelée "wafer" WF. Le caisson PW est isolé par rapport au reste du wafer WF par une couche d'isolation NISO dopée N qui entoure la totalité du caisson. Les grilles FG, SG sont généralement en silicium polycristallin de niveau 1, ou "poly1", et sont formées sur le substrat PW par l'intermédiaire de couches d'oxyde D1, D2, la couche D1 étant une couche d'oxyde tunnel tandis que la couche D2 est une couche d'oxyde de grille. La grille de contrôle CG est généralement en silicium polycristallin de niveau 2, ou "poly2", et est formée sur la grille flottante FG par l'intermédiaire d'une couche d'oxyde D3.
Les deux cellules mémoire sont recouvertes par un matériau isolant diélectrique DO, qui peut également être de l'oxyde SiO2. Les régions de drain n1 des transistors FGT11, FGT12 sont reliées à une même ligne de bit BL par l'intermédiaire d'un contact Cl traversant l'isolant DO pour atteindre un conducteur intermédiaire T1 réalisé dans un premier niveau de métal, ou "métall", et d'une traversée conductrice V1 ("via") traversant l'isolant DO pour relier le conducteur T1 à la ligne de bit BL, réalisée dans un second niveau de métal, ou "métal2". La région de source n3 commune aux deux transistors ST11, ST12 est reliée à une ligne de source SL par l'intermédiaire d'un contact C2 traversant l'isolant DO, la ligne de source SL étant par exemple réalisée dans le premier niveau de métal. Le tableau REF1 en Annexe 1 décrit en relation avec la figure 2 les tensions appliquées aux cellules mémoire C11, C12, la figure 2 représentant leur schéma électrique équivalent. Le tableau RD1 en Annexe 1 décrit en relation avec la figure 3 des valeurs de tensions appliquées aux cellules mémoire lors de la lecture de la cellule mémoire C11. La colonne "Réf." décrit la référence attribuée à chaque valeur de tension et la colonne "Ex." décrit des exemples de valeurs de tensions. "GND" est le potentiel de masse, à savoir le potentiel du wafer WF, généralement OV.
Ainsi, pendant la lecture de la cellule C11, le transistor de sélection ST12 reçoit la tension de blocage Voff et n'est pas passant. Un courant (représenté par des flèches sur la figure 3) circule dans la région de canal CH1 du transistor FGT11 et dans la région de canal CH2 du transistor ST11. Ce courant est représentatif de la tension de seuil du transistor FGT11 qui est elle-même représentative d'un état programmé ou effacé du transistor, lequel dépend d'une quantité de charges électriques stockées dans sa grille flottante. Ce courant est détecté ("sensed") par un amplificateur de lecture ("sense amplifier") non représenté sur la figure, qui fournit une donnée binaire mémorisée par la cellule C11.
Le transistor de sélection ST12 étant bloqué par la tension Voff, la valeur de la tension dite de "non-lecture" Vnrd appliquée au transistor à grille flottante FGT12 est peu importante puisque ce transistor est isolé de la région de source n3 par le transistor ST12. Dans le tableau RD1, cette tension est choisie égale à la tension VB1 du substrat PW, ici le potentiel GND.
Les cellules C11, C12 présentent l'avantage de pouvoir être programmées ou effacées en appliquant un couple de tensions déterminées au substrat PW et à la grille de contrôle CG de leur transistor FGT11, FGT12, ce mode de programmation et d'effacement étant appelé "programmation et effacement par le canal". Pour fixer les idées, le tableau ER1 en Annexe 1 décrit des valeurs de tensions appliquées aux cellules mémoire lors de l'effacement de la cellule C11. Le tableau PG1 en Annexe 1 décrit des valeurs de tensions appliquées aux cellules mémoire lors de la programmation de la cellule C11. "HZ" désigne un potentiel flottant (circuit ouvert). Le transfert de charges du substrat PW vers la grille flottante FG (programmation) ou de la grille flottante vers le substrat (effacement) est effectué sans passer par le transistor de sélection ST11, ainsi que l'application de la différence de potentiel élevée (ici 15V) permettant ce transfert de charges. De ce fait, les étapes de programmation, effacement, et lecture sont conduites avec des tensions de faible valeur, en exploitant la différence de potentiel entre le substrat et la grille de contrôle des transistors à grille flottante. Ainsi, les transistors de sélection ST11, ST12 ne subissent pas des tensions élevées, ce qui permet de prévoir des cellules mémoire C11, C12 de conception simple et peu encombrante en termes de surface de semi-conducteur. Malgré les avantages qu'offrent de telles cellules mémoire UCP, il pourrait être souhaité de prévoir un moyen permettant de diminuer encore plus leur encombrement, afin de réduire l'encombrement d'un plan mémoire comprenant une pluralité de telles cellules mémoire. Il pourrait également être souhaité de prévoir une structure de mémoire de faible encombrement. Des modes de réalisation concernent un procédé de fabrication sur un substrat semi-conducteur d'un circuit intégré comprenant une mémoire non volatile comprenant des cellules mémoire comportant chacune un transistor 30 à accumulation de charges et un transistor de sélection, procédé comprenant les étapes consistant à : implanter dans la profondeur du substrat une première région dopée, formant une région de source de transistors de sélection communs d'une paire de cellules mémoire, réaliser une grille enterrée dans le substrat, la grille enterrée comprenant des parties profondes 35 s'étendant entre une face supérieure du substrat et la première région dopée, implanter entre deux parties profondes adjacentes de la grille enterrée, une seconde région dopée formant une région de drain commune des transistors de sélection de la paire de cellules mémoire, de telle sorte que les transistors de sélection de la paire de cellules mémoire présentent des régions de canal s'étendant entre la première région dopée et la seconde région dopée, le long de faces en regard des deux parties profondes adjacentes de grille enterrée, ces faces s'étendant dans des plans parallèles à une direction de canal des transistors à grille flottante, et implanter le long de bords supérieurs opposés de la grille enterrée, des troisièmes régions dopées formant des régions de source des transistors à accumulation de charge de la paire de cellules mémoire, chaque troisième région dopée étant couplée électriquement à la seconde région dopée. Selon un mode de réalisation, l'étape d'implantation de la première région dopée comprend une étape d'implantation dans le substrat d'une couche d'isolation profonde entourant un caisson dans lequel les cellules mémoire sont réalisées. Selon un mode de réalisation, la réalisation de la grille enterrée comporte une étape de réalisation d'une tranchée conductrice dans le substrat, comprenant des étapes consistant à : réaliser dans le substrat au moins une tranchée présentant des parties profondes atteignant la première région dopée pour former les parties profondes de grille enterrée, reliées par des parties superficielles n'atteignant pas la couche d'isolation dopée, implanter la seconde région dopée au fond de la tranchée, déposer une couche isolante sur des bords intérieurs de la tranchée, et remplir la tranchée avec un matériau conducteur, la tranchée conductrice étant destinée à former des grilles de transistors de sélection de cellules mémoire, communs à deux rangées de cellules mémoire. Selon un mode de réalisation, le procédé comprend une étape consistant à réaliser au moins une tranchée d'isolation perpendiculaire à la grille enterrée, pour isoler électriquement les unes relativement aux autres des cellules mémoire d'une même rangée, la grille enterrée étant réalisée après la tranchée d'isolation et sectionnant la tranchée d'isolation. Selon un mode de réalisation, la tranchée d'isolation atteint une couche d'isolation profonde dopée, à une profondeur supérieure à celle des parties profondes de la grille enterrée. Selon un mode de réalisation, le procédé comprend une étape consistant à réaliser à la surface du substrat des lignes conductrices parallèles à la tranchée conductrice, pour former des grilles de contrôle de transistors à accumulation de charges. Des modes de réalisation concernent également un circuit intégré comprenant une mémoire non volatile réalisée dans un substrat semis conducteur, la mémoire comprenant au moins une paire de cellules mémoire comprenant chacune un transistor à accumulation de charges en série avec un transistor de sélection, une grille enterrée commune aux transistors de sélection des deux cellules mémoire, la grille enterrée comprenant des parties profondes s'étendant entre une face supérieure du substrat et une 10 première région dopée profonde formant une région de source commune des transistors de sélection des deux cellules mémoire, une seconde région dopée s'étendant entre deux parties profondes adjacentes de la grille enterrée, et formant une région de drain commune des transistors de sélection de la paire de cellules mémoire, de telle sorte que les transistors de 15 sélection de la paire de cellules mémoire présentent des régions de canal s'étendant entre la première région dopée et la seconde région dopée, le long de faces en regard des deux parties profondes adjacentes de grille enterrée, ces faces s'étendant dans des plans parallèles à une direction de canal des transistors à grille flottante, et des troisièmes régions dopées 20 s'étendant le long de bords supérieurs de la grille enterrée, formant des régions de drain des transistors à accumulation de charges de la paire de cellules mémoire, chaque troisième région dopée étant reliée électriquement à la seconde région dopée. Selon un mode de réalisation, la première région dopée forme une 25 couche d'isolation délimitant un caisson dans lequel les cellules mémoire sont réalisées, la couche d'isolation formant une ligne de source des transistors de sélection de la paire de cellules mémoire. Selon un mode de réalisation, la grille enterrée comprend des parties superficielles reliant les parties profondes, et forme ainsi une tranchée 30 conductrice. Selon un mode de réalisation, la mémoire comprend au moins une tranchée d'isolation perpendiculaire à la tranchée conductrice, et une zone de croisement de la tranchée conductrice avec la tranchée d'isolation délimitant deux tronçons de tranchée d'isolation. 35 Selon un mode de réalisation, la tranchée d'isolation atteint une couche d'isolation profonde dopée, de manière à former des mini-caissons isolés les uns des autres, dans lesquels sont formées plusieurs paires de cellules mémoires. Selon un mode de réalisation, la mémoire comprend au moins deux rangées de cellules mémoires comportant chacune des groupes de cellules mémoire effaçables individuellement, réalisés dans des caissons isolés différents. Selon un mode de réalisation, la mémoire comprend au moins deux caissons isolés dans chacun desquels est formée une ligne de cellules mémoires, chaque caisson étant polarisé soit par une ligne commune, soit par une tension fournie à la ligne de cellule mémoire. Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 précédemment décrite est une vue en coupe schématique d'une paire de cellules mémoire classiques, la figure 2 précédemment décrite est le schéma électrique des cellules mémoire, la figure 3 précédemment décrite illustre un procédé de lecture classique d'une cellule mémoire de la paire de cellules mémoire de la figure 1, la figure 4 illustre un procédé de lecture selon l'invention d'une cellule mémoire de la paire de cellules mémoire classique de la figure 1, la figure 5 est une vue en coupe schématique d'un premier mode de réalisation d'une paire de cellules mémoire selon l'invention, la figure 6 est une vue en coupe schématique transversale de deux transistors de sélection d'une paire de cellules mémoire, selon un second mode de réalisation, les figures 7A, 7B sont des vues en coupe de la paire de cellules mémoire de la figure 6, suivant des lignes de coupe AA' et BB', la figure 8 est le schéma électrique de la paire de cellules mémoire de la figure 7A, les figures 9 à 11 sont des vues en coupe schématiques d'une paire de cellules mémoire selon le second mode de réalisation, illustrant respectivement des procédés de lecture, d'effacement et de programmation d'une cellule mémoire de la paire de cellules mémoire, selon un mode de réalisation, la figure 12 est une vue en coupe schématique d'une paire de cellules mémoire selon le second mode de réalisation, montrant des tensions subies par des cellules mémoire voisines pendant l'étape de programmation de la figure 11, les figures 13A à 13L représentent des vues en coupe longitudinale et transversale, illustrant des étapes d'un procédé de fabrication de cellules mémoire selon l'invention, les figures 14A à 14E sont des vues de dessus montrant d'autres étapes d'un procédé de fabrication de cellules mémoire selon l'invention, les figures 15A, 15B sont des vues en coupe illustrant une étape représentée sur la figure 14B, selon un mode de réalisation, la figure 16 est une vue en coupe d'un caisson recevant des cellules 15 mémoire, la figure 17 est une vue en coupe d'une pluralité de caissons recevant des cellules mémoire, la figure 18 est une vue de dessus d'un caisson, la figure 19 est le schéma électrique d'une mémoire effaçable par 20 page selon l'invention, la figure 20 est le schéma électrique d'une mémoire effaçable par mot selon l'invention, les figures 21, 22 et 23 montrent des tensions appliquées à la mémoire de la figure 20 pendant des phases de lecture, effacement et 25 programmation de cellules mémoire, les figures 24A, 24B sont des vues en coupe illustrant une étape représentée sur la figure 14A, selon un autre mode de réalisation, la figure 25 est une vue de dessus d'extrémités de deux caissons selon le mode de réalisation illustré par les figures 24A, 24B, 30 la figure 26 est le schéma électrique d'une extrémité de caisson selon les figures 24A, 24B, et 25, la figure 27 est le schéma électrique d'une mémoire effaçable par bit selon le mode de réalisation des figures 24A à 26, les figures 28, 29 et 30 montrent des tensions appliquées à la mémoire de la figure 27 pendant des phases de lecture, effacement et programmation de cellules mémoire, la figure 31 montre un dispositif électronique comprenant une mémoire selon l'invention. Le tableau RD2 en Annexe 1 décrit en relation avec la figure 4 un procédé de lecture selon l'invention de l'une des cellules mémoire Cl 1, C12 montrées sur la figure 1. Les tensions mentionnées dans la première colonne du tableau ont été précédemment décrites en relation avec le tableau REF1.
L'exemple décrit ici se rapporte à la lecture de la cellule mémoire C11. La cellule C12 peut être lue d'une manière similaire en lui appliquant les tensions appliquées à la cellule C11, et vice-versa. Le procédé de lecture produit un effet similaire à celui décrit par le tableau RD1 : la cellule C11 est passante et est traversée par un courant qui traverse également la ligne de bit BL. Ce courant est détecté ("sensed") par un amplificateur de lecture (non représenté). Ce procédé diffère de celui décrit par le tableau RD1 en ce que les grilles des deux transistors de sélection ST11 et ST12 reçoivent la tension de sélection en lecture Von, la tension de non-sélection en lecture Voff n'étant plus utilisée pour la paire de cellules mémoire considérée. Ainsi, le transistor de sélection ST12 de la cellule C12 est mis dans l'état passant et présente un canal conducteur dans sa région de canal CH2. Pour éviter que la cellule C12 soit traversée par un courant, la tension CGV appliquée à la grille de contrôle du transistor FGT12, au lieu d'être égale à la tension de non-lecture Vnread, est égale à une tension d'inhibition Vinh qui force le transistor FGT12 dans l'état bloqué et l'empêche ainsi de conduire. La tension d'inhibition Vinh, ici négative, est choisie inférieure à la plus basse valeur possible de la tension de seuil du transistor FGT12, qui est fonction de son état programmé ou effacé, afin de s'assurer que le transistor FGT12 reste dans l'état bloqué. En d'autres termes, le transistor de sélection ST12, habituellement utilisé pour la sélection en lecture d'une cellule mémoire, n'est plus utilisé dans sa fonction usuelle, pour la paire de cellules mémoire considérée, et le transistor à grille flottante FGT12 est forcé dans l'état bloqué.
Ainsi, une caractéristique de ce procédé de lecture est que les tensions appliquées aux grilles des transistors de sélection ST11, ST12 sont identiques quelle que soit la cellule mémoire qui est lue dans la paire de cellules mémoire. Il sera noté que cette caractéristique du procédé de lecture concerne deux cellules mémoire voisines formant une paire, c'est-à-dire partageant la même région de source et reliées à la même ligne de bit. Elle concerne de façon générale deux rangées de cellules mémoire constituées de cellules mémoire voisines reliées au même groupe de lignes de bits. Cette caractéristique ne concerne pas d'autres cellules mémoire, dont les transistors de sélection sont mis classiquement dans l'état bloqué pendant la lecture de l'une de ces cellules mémoire. Cette caractéristique est à rapprocher de deux autres caractéristiques qui apparaissent dans les tableaux ER1 et PG1, à savoir que les tensions appliquées aux grilles des transistors de sélection ST11, ST12 pendant l'effacement ou la programmation d'une cellule mémoire de la paire de cellules mémoire, sont elles-mêmes identiques quelle que soit la cellule mémoire effacée ou programmée. En combinant ces caractéristiques, il apparaît que les deux transistors de sélection d'une paire de cellules mémoire peuvent recevoir la même tension quel que soit le processus à réaliser, lecture, effacement ou programmation, et quelle que soit la cellule mémoire faisant l'objet de ce processus. Cette combinaison de caractéristiques permet de prévoir des modifications structurelles des paires de cellules mémoire, en vue d'une diminution de leur encombrement, comme cela va être maintenant décrit.
La figure 5 représente un premier mode de réalisation d'une paire de cellules mémoire C21, C22 selon l'invention. Chaque cellule mémoire C21, C22 comprend un transistor à grille flottante FGT21, FGT22 et un transistor de sélection ST21, ST22. La structure des cellules mémoire C21, C22 est identique à celle des cellules mémoire C11, C12 à l'exception de deux caractéristiques : 1) les grilles SG des transistors de sélection ST21, ST22 sont connectées à une ligne de mot WL commune. La ligne de mot WL est par exemple réalisée dans le premier niveau de métal ("métal1") et est connectée aux grilles des transistors par des contacts CT traversant la couche diélectrique DO qui recouvre les deux cellules mémoire. 2) La ligne de source SL classique (Cf. Fig. 4) est supprimée. La région de source n3 des transistors ST11, ST12 montrée sur la figure 4 est remplacée par une région de source n3' des transistors ST21, ST22 qui est plus profonde que la région de source n3 et atteint la couche enterrée NISO délimitant le caisson PW dans lequel les deux cellules mémoire sont implantées. Ainsi, la région de source n3' et la couche NISO sont au même potentiel électrique, et la couche NISO est utilisée comme ligne de source SL. Ces deux caractéristiques sont indépendantes l'une de l'autre et sont montrées sur la même figure par commodité. La suppression de la ligne de source et son remplacement par la couche NISO permet de simplifier la structure des niveaux de métal supérieurs. De plus, comme la couche NISO a la forme d'une plaque délimitée par des parois verticales, elle présente une plus faible résistance électrique qu'une couche de semi-conducteur dopée qui serait en forme de bande. La faisabilité de l'utilisation de la couche NISO comme ligne de source peut être démontrée en observant, dans les tableaux RD2, ER1 et PG1, les tensions électriques appliquées à la ligne de source SL et à la couche NISO : 1) Le tableau RD2 montre que le potentiel électrique SLV de la ligne de source est le même que le potentiel VI de la couche NISO pendant la lecture d'une cellule mémoire, à savoir le potentiel de masse GND. Ainsi, la couche NISO peut être utilisée comme ligne de source pendant la lecture d'une cellule mémoire. 2) Le tableau ER1 montre que, pendant l'effacement d'une cellule mémoire, la tension SLV de la ligne de source est portée à un potentiel flottant SLV2=HZ tandis la tension VI de la couche NISO est portée à un potentiel VI2=5V. Toutefois, les transistors de sélection ne sont pas passants car la tension SV appliquée à leurs grilles (SV=SV2=5V) est identique à celle du substrat (VB=VB2=5V), de sorte qu'aucun canal conducteur ne se forme dans leur région de canal CH2. Dans ces conditions, la ligne de source SL peut être portée au potentiel de la couche NISO au lieu d'être laissée flottante, sans que cela ne gêne le processus d'effacement. Il est donc également possible d'utiliser la couche NISO comme ligne de source, sans modifier son potentiel, pendant un processus d'effacement, afin que sa fonction d'isolation, qui nécessite ce potentiel, soit conservée. 2 9966 80 11 3) Enfin, le tableau PG1 montre que pendant la programmation d'une cellule mémoire, la tension SLV de la ligne de source est portée à un potentiel flottant SLV2=HZ tandis la tension VI de la couche NISO est portée à un potentiel VI2=GND. Comme les transistors de sélection ne sont 5 également pas passants pendant la programmation de la cellule mémoire, la ligne de source SL peut être portée au potentiel GND au lieu d'être laissée flottante, sans que cela ne gêne le processus de programmation. Il est donc également possible d'utiliser la couche NISO comme ligne de source, sans modifier son potentiel, pendant le processus de programmation. 10 Le tableau REF2 en Annexe 1 décrit les tensions appliquées aux cellules mémoire C21, C22. Hormis les références attribuées aux différents transistors, le tableau REF2 est identique au tableau REF1. La tension NISO ne figure plus et est considérée comme formant la tension SLV de la ligne de source. 15 Le tableau RD3 en Annexe 1 décrit en relation avec la figure 5 des valeurs de tensions appliquées aux cellules mémoire lors de la lecture de la cellule mémoire C21. Hormis les références attribuées aux différents transistors, le procédé de lecture est identique à celui décrit par le tableau RD2. 20 Les figures 6, 7A et 7B représentent un second mode de réalisation de cellules mémoire C31, C32 selon l'invention. Les figures 7A et 7B sont des vues en coupe longitudinale suivant des plans de coupe AN, BB' représentés sur la figure 6. La figure 6 est une vue en coupe transversale selon un plan de coupe CC' représenté sur les figures 7A, 7B. Chaque 25 cellule mémoire C31, C32 comprend un transistor à grille flottante FGT31, FGT32 et deux transistors de sélection ST31, ST32 communs aux deux cellules mémoire C31, C32. Les transistors FGT31, FGT32 sont de même structure que les transistors FGT21, FGT22 et chacun présente une région de canal horizontale CH1 s'étendant sous sa grille flottante FG, entre les 30 régions de drain n1 et de source n2. Les transistors de sélection ST31, ST32 se distinguent des transistors de sélection ST21, ST22 en ce qu'ils comportent chacun une grille verticale SGC. Cette grille verticale SGC est enterrée dans le substrat PW par l'intermédiaire d'une couche isolante 12, par exemple en oxyde SiO2, 35 formant l'oxyde de grille du transistor de sélection ST31, ST32. Elle 2 9966 80 12 comprend des parties profondes G1 s'étendant dans la profondeur du substrat PW et présentant des bords inférieurs qui pénètrent dans la couche NISO, alternant avec des parties superficielles G2 formées superficiellement dans le substrat PW. La couche NISO forme ainsi, dans sa partie entourant 5 les bords inférieurs avant et arrière (par rapport aux plans des figures 7A, 7B) de la grille SGC, la région de source (S) commune des transistors ST31, ST32. La couche NISO forme également, comme précédemment, la ligne de source SL de ces transistors. La région de drain n4 (D) commune des transistors ST31, ST32, qui est en contact avec les régions de source n2 des 10 transistors FGT31, FGT32, s'étend sous les parties G2 de la grille SGC. Ainsi, les transistors ST31, ST32 (d'une même paire de cellules mémoire) présentent des régions de canal sensiblement verticales CH2 qui s'étendent sous une partie de grille G2, le long de faces sensiblement verticales et en regard, de deux parties de grille G1 adjacentes, entre la 15 région n4 et la couche NISO. Chaque partie de grille G1 forme deux grilles de transistors de sélection respectivement de deux cellules mémoires adjacentes appartenant à la même ligne de mot, mais pas à la même paire de cellules mémoire. Il en résulte que les canaux CH2 des transistors de sélection de la cellule mémoire s'étendent dans des plans parallèles à une 20 direction de canal des canaux CH1 des transistors à grille flottante. Par rapport à la structure de la paire de cellules mémoire C21, C22, la structure de la paire de cellules mémoire C31, C32 présente l'avantage d'occuper une surface de semi-conducteur très réduite, en raison de la suppression des transistors de sélection à la surface sur substrat, ceux-ci 25 étant devenus des transistors enterrés. Comme cela sera vu plus loin à la lumière d'exemples de procédés de fabrication, la grille verticale SGC est réalisée à partir d'une tranchée conductrice qui relie plusieurs paires de cellules mémoire, vue en coupe sur les figures 7A, 7B. Cette tranchée présente une profondeur variable pour 30 former mes parties G1, G2 de la grille SGC. Selon le procédé de fabrication retenu (présence ou absence des parties de grille G2), cette tranchée peut ne présenter aucune discontinuité électrique. Elle peut alors être utilisée directement comme ligne de mot WL, comme indiqué par la référence "WL" sur les figures 6, 7A et 7B. Dans d'autres modes de réalisation, seules les 35 parties profondes G1 sont formées, les parties G2 étant alors supprimées.
Dans ce cas, chaque grille verticale SGC d'une paire de transistors de sélection est indépendante des autres et doit être connectée individuellement à une ligne de mot réalisée dans un niveau de métal. La continuité électrique de la ligne de mot est alors assurée par un niveau de métal, en formant des contacts sur les parties G2 et en reliant les contacts au niveau de métal par des traversées conductrices pour traverser une ou plusieurs couches d'isolant entre les contacts et le niveau de métal. Il est à noter qu'il n'est pas nécessaire que les grilles verticales SGC des transistors de sélection (parties G1) s'étendent jusqu'à la couche d'isolation dopée NISO). En effet, la continuité électrique entre une région de source à l'extrémité inférieure des parties G1 des grilles SGC peut être réalisée par une région dopée reliée électriquement à la couche NISO. La figure 8 est le schéma électrique des cellules mémoire C31, C32. La grille de contrôle du transistor FGT31 est connectée à une ligne de contrôle de grille CGLi par l'intermédiaire d'un contact C4. La grille de contrôle du transistor FGT32 est connectée à une ligne de contrôle de grille CGL;_o par l'intermédiaire d'un contact C4. Les régions de drain (D) des transistors FGT31, FGT32 sont connectées à une ligne de bit BL par l'intermédiaire de contacts Cl. Les régions de source (S) des transistors FGT31, FGT32 sont connectées à la région de drain (D) commune des transistors ST31, ST32. La grille verticale SGC des transistors ST31, ST32 est connectée à une ligne de mot W14,i+1 commune aux deux cellules mémoire par l'intermédiaire d'un contact C3. Alternativement, elle peut elle-même former la ligne de mot W14,i+1, comme indiqué plus haut. Les régions de canal des transistors FGT31, FGT32, ST31, ST32 sont au potentiel électrique du caisson PW, comme représenté par des traits pointillés. Enfin, la région de source (S) commune des transistors ST31, ST32 est reliée électriquement à la couche NISO formant ligne de source. Celle-ci peut être connectée par l'intermédiaire d'un contact C5 à une ligne de source générale SL réalisée dans un niveau de métal. Les figures 9 à 12 représentent une paire de cellules mémoire, telle que représentée sur les figures 7A, 7B. Le tableau REF3 en Annexe 1 décrit en relation avec les figures 7A, 7B, les tensions appliquées aux cellules mémoire C31, C32. Hormis les références attribuées aux différents transistors, le tableau REF3 est identique au tableau REF2. La tension SLV est maintenant une tension unique appliquée à la grille SGC des transistors ST31, ST32. Le tableau RD4 en Annexe 1 décrit en relation avec la figure 9 des valeurs de tensions appliquées aux cellules mémoire lors de la lecture de la cellule mémoire C31. Le tableau RD4 est identique au tableau RD3 hormis les références des cellules mémoire et des transistors. Ainsi, en lecture, les cellules mémoire C31, C32 sont équivalentes aux cellules mémoire C21, C22. Sur la figure 9, des flèches montrent qu'un courant traverse la région de canal CH1 du transistor FGT31 et la région de canal verticale CH2 des transistors ST31, ST32, sous l'effet de la tension SV=Von appliquée à la grille commune SGC, mais le transistor à grille flottante associé FGT32 (appartenant à la même paire de cellules mémoire) reste bloqué sous l'effet de la tension d'inhibition Vinh. Le tableau ER2 en Annexe 1 décrit en relation avec la figure 10 des valeurs de tensions appliquées aux cellules mémoire lors de l'effacement de la cellule mémoire C31. Le procédé d'effacement décrit par le tableau ER2 se distingue de celui décrit par le tableau ER1 en ce que la tension SLV de la ligne de source, formée par la couche NISO, est égale à la tension V12 qui est appliquée à la couche NISO dans le procédé décrit par le tableau ER1.
Sur la figure 10, des flèches montrent qu'un champ électrique apparaît entre le substrat PW et la grille flottante FG du transistor FGT31. Ce champ électrique extrait des électrons de la grille flottante par effet tunnel (effet Fowler Nordheim). Par ailleurs, le transistor FGT32 subit un effet de stress doux SST dit "Soft Stress" en raison de la différence de potentiel entre le substrat PW et sa grille de contrôle, ici égale à 2,5 V. Cet effet de stress doux est insuffisant pour extraire de façon notable des charges électriques de la grille flottante de ce transistor. Le tableau PG2 en Annexe 1 décrit en relation avec la figure 11 des valeurs de tensions appliquées aux cellules mémoire lors de la programmation de la cellule mémoire C31. Le procédé de programmation décrit par le tableau PG2 se distingue de celui décrit par le tableau PG1 en ce que la tension SLV de la ligne de source, formée par la couche NISO, est égale à la tension VI3 qui est appliquée à la couche NISO dans le procédé décrit par le tableau PG1. Sur la figure 11, des flèches montrent qu'un champ électrique apparaît entre le substrat PW et la grille flottante FG du transistor FGT31. Ce champ électrique fait apparaître un canal conducteur dans la région de canal CH1 du transistor FGT31, et provoque l'injection d'électrons dans la grille flottante par effet tunnel (effet Fowler Nordheim). Par ailleurs, le transistor FGT32 subit un effet de stress doux SST en raison de la différence de potentiel entre le substrat PW et sa grille de contrôle, ici égale à -2,5 V. Cet effet de stress doux est insuffisant pour injecter des charges électriques de la grille flottante de ce transistor. Le tableau PG2' en Annexe 1 décrit en relation avec la figure 12 des valeurs de tensions subies par des cellules mémoire voisines C31', C32' pendant l'étape de programmation de la cellule mémoire C31 illustrée sur la figure 11. Ces cellules mémoire voisines C31', C32' sont reliées à la même ligne de mot et aux mêmes lignes de contrôle de grille que les cellules mémoire C31, C32, mais sont reliées à une ligne de bit BL' différente. Par rapport au plan de coupe de la figure 12, ces cellules mémoire C31', C32' sont "devant" ou "derrière" les cellules mémoire C31, C32 de la figure 11. Ces cellules mémoire reçoivent les mêmes tensions que les cellules mémoire C31, C32, hormis la tension de ligne de bit BLV qui est portée à une tension de non-programmation BLV3', par exemple le potentiel de masse GND.
Le transistor FGT32' subit un effet de stress doux SST en raison de la différence de potentiel entre le substrat PW et sa grille de contrôle, ici égale à -2,5 V. Cet effet de stress doux est insuffisant pour injecter des charges électriques de la grille flottante de ce transistor. Le transistor FGT31' subit un effet de stress non cumulatif, ou stress NCS ("Non Cumulative Stress") en raison de la différence de potentiel de 15V entre le substrat PW et sa grille de contrôle. Toutefois, comme sa région de drain n1 est reliée à la masse par l'intermédiaire de la ligne de bit BL', le canal conducteur qui se crée dans sa région de canal CH1 est maintenu à OV et limite l'injection d'électrons dans sa grille flottante. Cet effet de stress en soi connu dans l'art antérieur est dit "non cumulatif" car il ne s'exerce que sur des cellules mémoire reliées à la même ligne de contrôle de grille que le transistor en cours de programmation. Il est donc généralement toléré. Ainsi, il a été démontré dans ce qui précède que des cellules mémoire UCP comprenant une grille verticale enterrée SGC et une ligne de source formée par la couche d'isolation NISO peuvent être utilisées pour réaliser 2 9966 80 16 une mémoire. Il a aussi été démontré que de telles cellules mémoire ne présentent pas plus de contraintes d'utilisation que des cellules mémoire UCP conventionnelles, en lecture, effacement et programmation, notamment en termes de stress doux SST ou de stress non cumulatif NCS. 5 Les figures 13A à 13L représentent par des vues en coupe des étapes d'un procédé de fabrication de grilles verticales de transistors de sélection, selon un mode de réalisation. Les figures 13B à 13L présentent une vue en coupe transversale (à gauche sur la planche de dessin) et une vue en coupe longitudinale (à droite). Au cours d'une étape S10, figure 13A, 10 une couche d'isolation NISO dopée N est implantée dans le wafer WF, pour délimiter un caisson PW de type P formant substrat. Les parois verticales de la couche d'isolation NISO ne sont pas représentées sur la vue en coupe de la figure 14A, qui ne représente qu'une partie du wafer. Optionnellement, une couche dopée P est également implantée dans le caisson, au-dessus de la 15 couche NISO. Cette couche permet d'ajuster les tensions de seuil des transistors de sélection ST31, ST32 précédemment décrits, ainsi que la tension de seuil des cellules vierges (tension de seuil des transistors à grille flottante en l'absence de charges électriques piégées dans leurs grilles flottantes). Au cours de l'étape S10, des couches isolantes 10, 11 sont 20 successivement déposées sur le substrat PW. La couche 10 peut être en oxyde de silicium et la couche 11 peut être en nitrure de silicium (Si3N4). Au cours d'une étape S11, figure 13B, un masque de gravure 12 est déposé sur le substrat PW. Des tranchées 13 parallèles entre elles, suivant la direction longitudinale sont gravées le masque de gravure 12. 25 Au cours d'une étape S12, figure 13C, les couches 11, 10 et le substrat PW sont gravés au travers du masque de gravure 12 pour approfondir les tranchées 13. La profondeur des tranchées 13 dans le substrat 13 est déterminée par la hauteur souhaitée de tranchées d'isolation STI ("Shallow Trench Isolation") décrites plus loin, à former entre les cellules 30 mémoire reliées à des lignes de bit BL différentes. Au cours d'une étape S13, figure 13D, le masque de gravure 12 est retiré et une couche isolante 14 (par exemple en oxyde de silicium) est déposée sur la couche 11 et dans les tranchées 13. La couche isolante 14 dans les tranchées 13 est destinée à former les tranchées d'isolation STI.
Au cours d'une étape S14, figure 13E, la couche isolante 14 est retirée sur la couche 11 par un procédé classique de planarisation chimique et/ou mécanique (CMP), de sorte que les tranchées 13 restent remplies du matériau isolant 14.
Au cours d'une étape S15, figure 13F, des couches de masque dur 15 et de résine photosensible 16 sont déposées sur la couche 11 et les tranchées d'isolation formées par les tranchées 13 remplies par la couche 14. La couche 16 est utilisée pour graver des tranchées 17 parallèles entre elles, suivant la direction transversale, dans la couche de masque dur 15.
Au cours d'une étape S16, figure 13G, le masque de gravure 16 est retiré par un procédé de gravure sélective qui n'attaque pas les bandes de nitrure 11 et la couche de masque dur, mais seulement les couches d'oxyde de silicium 14, le substrat PW et en partie la couche NISO. Les tranchées 17 sont ainsi approfondies entre les bandes de nitrure 11.
Au cours d'une étape S17, figure 13H, les tranchées 17 sont encore approfondies de manière homogène, en attaquant les bandes de nitrure 11 et d'oxyde 10, et entre les bandes de nitrure pour atteindre la couche NISO. Le fond 21 des tranchées 17 délimite ainsi la face inférieure des grilles SGC comprenant les parties G1 (entre les bandes de nitrure 11) et G2 (sous les bandes de nitrure). L'étape S18, figure 131, consiste à implanter des poches de semiconducteur dopé n4 autour du fond 21 des tranchées 17. Ces poches formeront les régions de drain et de source des transistors de sélection. Les poches n4 sont par exemple implantées en passant par l'intérieur et par le fond 21 des tranchées 17. Au cours d'une étape S19, figure 13J, une couche d'oxyde de grille 19 est déposée sur le substrat PW et dans les tranchées 17. Au cours d'une étape S20, figure 13K, une couche de silicium polycristallin 20 est déposée sur le substrat PW et dans les tranchées 17, au- dessus de la couche d'oxyde 19 pour former les grilles SGC. Au cours d'une étape S21, figure 13L, la couche de silicium polycristallin 20 est retirée de la surface du substrat PW, ainsi que la couche d'oxyde 19, afin que la surface du substrat soit prête pour d'autres étapes de fabrication décrites plus loin. Il reste donc les tranchées conductrices 17 remplies de silicium polycristallin 20, isolées du substrat par la couche d'oxyde 19, destinées à former des grilles verticales SGC comportant les parties Gl, G2, telles que celle représentée sur les figures 6, 7A et 7B. Il est à noter que la longueur des grilles des transistors de sélection ST est déterminée par l'écart de profondeur des parties G1 et G2. Cet écart est peut être ajusté facilement lors des étapes S15 et S16, en fonction de l'épaisseur de la couche 16 et/ou la durée de la gravure effectuée à l'étape S16. Le fait de garder la couche 11 après gravure à l'étape S12, jusqu'à l'étape S18, permet d'aligner automatiquement les parties G1 des tranchées de grille SGC avec les tranchées STI, et les parties G2 avec les espaces entre les tranchées STI. Des étapes d'un procédé de fabrication de cellules mémoire dans un circuit intégré sont illustrées par les figures 14A à 14E représentant des vues de dessus du substrat. Ce procédé vise la fabrication collective de cellules mémoire, pour réaliser une mémoire du type décrit plus loin en relation avec les figures 19 et 20. Au cours d'une étape S30, figure 14A, on réalise dans le substrat PW des tranchées d'isolation peu profondes STI ("Shallow Trench Isolation"). Les tranchées STI peuvent être réalisées conformément au procédé de fabrication qui vient d'être décrit en référence aux figures 13A à 13E. Les tranchées STI font apparaître dans le substrat des bandes de semi-conducteur DSJ, DSJ+1 parallèles qui sont destinées à former ultérieurement les régions de drain et de source de transistors. Au cours d'une étape S31, figure 14B, on réalise dans le substrat PW des tranchées conductrices SGQ,i+i, SGCi+2,i+3 isolées du substrat et perpendiculaires aux tranchées STI. Les tranchées conductrices SGCi,i+i, SGQ+2,i+3 peuvent être réalisées conformément au procédé de fabrication qui vient d'être décrit en référence aux figures 13F à 13L. Deux tranchées seulement sont représentées, dans un souci de simplification des dessins. Ces tranchées, notées avec des indices (i, i+1) et (i+2, i+3), se rapportent à la fabrication de quatre pages ou de quatre mots de rangs i, i+1, i+2, et i+3.
La gravure des tranchées conductrices SGQ,i+i, SGQ+2,i+3 grave également les tranchées d'isolation STI dans des zones de croisement. Pour fixer les idées, les figures 15A et 15B sont des vues en coupe longitudinale et transversale des tranchées conductrices, selon des plans de coupe AN et BB' représentés sur la figure 14B. Les tranchées conductrices SGCi,i+i, 2 9966 80 19 SGC;+2,;+3 sont plus profondes que les tranchées d'isolation STI et les sectionnent entièrement. Au cours d'une étape S32, figure 14C, des lignes conductrices CG;, CG;+i, CG;+2, CG;+3 parallèles aux tranchées conductrices SGC;,;-0, SGCi+2,i+3 5 sont formées sur le substrat PW, à raison de deux lignes conductrices par tranchée conductrice, l'une étant placée à gauche et l'autre à droite de la tranchée conductrice. Ces lignes conductrices sont formées par dépôt d'une couche de silicium polycristallin de second niveau ou "poly2", puis gravure de celle-ci en bandes. Elles sont destinées à former à la fois des grilles de 10 contrôle de transistors à grille flottante et des lignes de contrôle de grille CGL. L'étape S32 est précédée d'étapes de formation de grilles flottantes qui ne sont pas représentées sur les figures, réalisées après l'étape S31. Ces étapes comprennent le dépôt d'une couche d'oxyde tunnel sur le substrat, de dépôt d'une première couche de silicium polycristallin ou "polyl", de gravure 15 de la couche "polyl" pour former des grilles flottantes, puis de dépôt sur le substrat d'une couche d'oxyde, par exemple de type ONO (Oxyde-NitrureOxyde), sur lequel sont formées les lignes conductrices CG; à CG;+3. Au cours d'une étape S33, figure 14D, des dopants de type N sont implantés dans les bandes de semi-conducteur DSJ, DSJ+1, pour former des 20 régions de drain n1 et de source n2 de transistors à grille flottante. Les régions de source n2, qui s'étendent à droite et à gauche des tranchées conductrices SGC;,;-0, SGCi+2,;+3, forment également des régions de drain de transistors de sélection, conformément à la structure de cellule mémoire représentée sur les figures 6, 7A et 7B. 25 Au cours d'une étape S34, figure 14E, l'ensemble du substrat, y compris des lignes conductrices CG;, CG;-0, CG;+2, CG;+3, est recouvert par la couche diélectrique DO citée plus haut. Cette couche diélectrique n'est pas représentée sur le schéma afin de montrer les éléments qu'elle recouvre. Des orifices sont pratiqués dans la couche diélectrique, et les orifices sont 30 ensuite métallisés pour former les contacts C1, C3, C4 (Cf. Fig. 8) destinés à connecter les éléments qui viennent d'être réalisés à des pistes conductrices en métal. Ainsi, les contacts Cl sont destinés à connecter les régions de drain n1 à des lignes de bits. Les contacts C4 sont destinés à connecter les lignes conductrices CG;, CG;-0, CG;+2, CG;+3 à un circuit de contrôle de grille.
Les contacts C3 sont destinés à connecter les tranchées conductrices SGQ+2,i+3 à un circuit pilote de ligne de mot. Plus précisément, si les tranchées conductrices sont totalement sectionnées par les tranchées d'isolation STI, les contacts C3 permettent de les relier à des lignes de mots en métal qui conduisent au circuit pilote de ligne de mot. Des contacts C3' supplémentaires sont dans ce cas prévus pour relier aux lignes de mots les tronçons formés par les tranchées conductrices sectionnées. Inversement, si les tranchées conductrices ne sont pas totalement sectionnées, elles peuvent être utilisées en tant que lignes de mots. Les contacts C3 permettent alors de les relier au circuit pilote de ligne de mot.
Les étapes qui viennent d'être décrites sont suivies d'étapes de réalisation de lignes en métal évoquées ci-dessous, ou de lignes d'interconnexion permettant de relier les cellules mémoire à des organes de contrôle du circuit intégré. Ces étapes en soi classiques ne seront pas décrites.
La figure 16 montre une étape de formation, dans le wafer WF, de la couche NISO qui délimite le caisson PW. La couche NISO est formée par deux implantations de dopants de type N. Une première implantation permet de former une "plaque" horizontale de semi-conducteur dopé qui délimite le fond du caisson PW. Une seconde implantation permet de former des parois verticales ou "murs" du caisson PW. Dans une variante de réalisation représentée sur la figure 17, la couche NISO comporte une pluralité de "murs" qui délimitent une pluralité de caissons PW0, PW1, PW2, etc. Il sera vu plus loin que certains modes de réalisation d'une mémoire selon l'invention nécessitent une telle pluralité de caissons, chacun pouvant être porté à un potentiel électrique différent de celui des autres. La figure 18 montre une étape de réalisation de contacts C5 sur la tranche supérieure des murs de la couche d'isolation NISO. Cette étape peut être réalisée en même temps que l'étape de formation des contacts C1, C3, C4 montrée sur la figure 14E. La couche NISO étant utilisée comme ligne de source, on prévoit de préférence de nombreux contacts C5 tout le long de la tranche supérieure des murs de la couche NISO, comme représenté sur la figure, afin de diminuer sa résistance électrique et favoriser la distribution des lignes de courant dans toutes les directions. Comme indiqué plus haut, les contacts C5 permettent de relier la couche NISO à une ligne de source 2 9966 80 21 générale SL réalisée dans un niveau de métal, ou à des organes de contrôle de la tension de ligne de source. La figure 19 représente une mémoire MEM1 effaçable par page comprenant un plan mémoire réalisé dans un caisson PW. Le plan mémoire 5 comprend M x N cellules mémoire C31, C32 selon l'invention, chaque cellule mémoire C31, C32 comprenant un transistor à accumulation de charges FGT31, FGT32 en série avec deux transistors de sélection ST31, ST32 communs à deux cellules mémoire adjacentes. La mémoire MEM1 comprend M pages P comportant chacune une 10 rangée de N cellules mémoire, et une ligne de contrôle de grille CGL. La figure 19 montre les deux premières pages P0, P1 de rangs 0 et 1, et deux pages de rangs I-2 et I-1. La mémoire comporte également N lignes de bits BL, chacune étant reliée à des cellules mémoire de même rang J appartenant à des pages différentes. La figure 19 montre les deux premières 15 lignes de bits de rangs 0 et 1 et deux lignes de bits adjacentes de rangs J-2 et J-1. Chaque ligne de bits BL est connectée aux régions de drain des transistors à grille flottante FGT de cellules mémoire de même rang j, tandis que chaque ligne de contrôle de grille CGL est connectée aux grilles de contrôle des transistors FGT de cellules mémoire de même rang i. Les 20 régions de source des transistors de sélection sont connectées à la couche NISO qui entoure le caisson PW. La mémoire MEM1 comporte aussi des lignes de mots WL qui sont connectées aux grilles des transistors de sélection ST des cellules mémoire. Chaque ligne de mot WL contrôle la grille de sélection commune de cellules 25 mémoire de deux pages voisines, ou pages "liées". Ainsi, une ligne de mot WL de rang (0)(1) est associée aux deux premières pages de rang 0 et 1 et contrôle les transistors de sélection des cellules mémoire de ces deux pages liées. De même, une ligne de mot de rang (1-2)(1-1) est associée aux deux pages de rang I-2 et 1-1 et contrôle les transistors de sélection des cellules 30 mémoire des deux pages liées. Les tensions appliquées aux diverses lignes de contrôle du plan mémoire sont fournies par des organes de la mémoire en fonction d'une adresse d'une page à effacer ou d'un groupe de cellules mémoire à lire ou à programmer. Ces organes comprennent : - des verrous de ligne de bit BLT qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la programmation de cellules mémoire, - un circuit pilote de ligne de mot WLDCT ("Word Line Driver Circuit") qui 5 applique aux différentes lignes de mots WL les tensions SV destinées aux transistors de sélection, - un circuit de contrôle de grille CGCTO qui applique aux différentes lignes de contrôle de grille CGL les tensions de contrôle de grille CGV des transistors à grille flottante, 10 - un interrupteur de ligne de source SLS qui applique la tension de ligne de source SLV à la couche NISO, - un interrupteur de caisson PWS qui applique la tension de substrat VB au caisson PW, - des amplificateurs de lecture SA ("Sense Amplifiers"), qui appliquent aux 15 différentes lignes de bits BL les tensions BLV appropriées pendant la lecture de cellules mémoire, et fournissent un mot binaire lu dans la mémoire, par exemple un mot de 8 bits BO-B7, et - un décodeur de colonne CDEC, qui relie les amplificateurs de lecture SA aux différentes lignes de bits. 20 Les tensions fournies par ces différents organes sont décrites par les tableaux RD4, ER2, PG2 et PG2'. Notamment, les verrous de ligne de bit BLT fournissent la "tension de polarisation pendant la programmation" ou la "tension de non-programmation" figurant dans les tableaux PG2 et PG2'. Les amplificateurs de lecture SA fournissent la "tension de polarisation de 25 lecture" figurant dans le tableau RD4. Il apparaîtra clairement à l'homme de l'art que cette structure de mémoire comprenant une ligne de mot WL commune à deux rangées de cellules mémoire voisines (par exemple les pages Po, P1), dans laquelle la ligne de mot commune est connectée à des grilles de transistors de sélection 30 ST31, ST32 communs à la première rangée et à la seconde rangée, peut être modifiée pour recevoir des cellules mémoire C21, C22 du type décrit plus haut en relation avec la figure 5, dont les transistors de sélection ST21, ST22 ne comportent pas de grille commune mais partagent la même ligne de mot WL.
La figure 20 représente une mémoire MEM2 effaçable par mot comprenant un plan mémoire réalisé dans une pluralité de caissons CPW. Chaque caisson CPW comprend des cellules mémoire C31, C32 selon l'invention, comprenant chacune un transistor à accumulation de charges FGT31, FGT32 en série avec un transistor de sélection ST31, ST32. La mémoire comprend également des caissons SPW recevant des interrupteurs de contrôle. La structure du plan mémoire est du type CPW-SPWCPW/CPW-SPW-CPW/CPW-SPW-CPW/..., un caisson de contrôle étant associé à deux caissons de cellules mémoire et agencé entre ceux-ci (pour des raisons de lisibilité, la figure 20 ne représente qu'un caisson SPW et deux caissons CPW). Dans une variante, la structure du plan mémoire pourrait être du type CPW-SPW/CPW-SPW/CPW-SPW/..., en prévoyant un caisson de contrôle par caisson de cellules. La structure de chaque caisson CPW est semblable à la structure du plan mémoire de la mémoire MEM1 effaçable par page, mais les pages sont remplacées par des mots WD, c'est-à-dire un groupe de cellules mémoire contenant un nombre de cellules mémoire inférieur au nombre de cellules mémoire d'une page, par exemple 8 cellules mémoire. Une page de la mémoire MEM2 est donc composée d'une pluralité de mots WD. La figure 20 montre les quatre premières pages Po, P1, P2, P3 du plan mémoire. Plus particulièrement, chaque page comprend: - une pluralité de mots WD répartis dans des caissons CPW différents, - des lignes de contrôle de grille CGL affectées chacune à un mot WD, - une ligne générale de contrôle de grille MCGL ("Main Control Gate Line") qui traverse l'ensemble du plan mémoire et fournit une tension générale de contrôle de grille MCGV aux différentes lignes de contrôle de grille CGL, et - une ligne de mot WL, partagée avec une page voisine, qui traverse l'ensemble du plan mémoire. Chaque caisson CPW comprend un mot WD de chaque page.
Chaque cellule mémoire de chaque mot est reliée à une ligne de bit BL, à la ligne de contrôle de grille CGL, commune à toutes les cellules mémoire du mot, et à la couche NISO du caisson. La ligne de contrôle de grille CGL du mot est reliée à la ligne de contrôle de grille générale MCGL de la page à laquelle le mot appartient, par l'intermédiaire du caisson de contrôle SPW.
Le caisson de contrôle SPW comprend : - une première rangée verticale de transistors interrupteurs CS commandés par un signal commun NOSEL, prévue pour contrôler les lignes CGL du caisson de cellules se trouvant à gauche du caisson de contrôle, - une première rangée verticale de transistors interrupteurs SS commandés par un signal commun SEL, également prévue pour contrôler les lignes CGL du caisson de cellules se trouvant à gauche du caisson de contrôle, - une seconde rangée verticale de transistors interrupteurs CS commandés par un signal commun NOSEL, prévue pour contrôler les lignes CGL du caisson de cellules se trouvant à droite du caisson de contrôle, et - une seconde rangée verticale de transistors interrupteurs SS commandés par un signal commun SEL, également prévue pour contrôler les lignes CGL du caisson de cellules se trouvant à droite du caisson de contrôle. Plus précisément, chaque interrupteur CS relie une ligne CGL à la masse, et chaque interrupteur SS relie une ligne CGL à la ligne générale de contrôle de grille MCGL de la page à laquelle appartient le mot considéré. La combinaison des signaux SEL et NOSEL permet ainsi de relier la ligne CGL à la masse ou de la relier à la ligne générale de contrôle de grille MCGL. Les tensions appliquées à ces diverses lignes du plan mémoire sont fournies par des organes de la mémoire en fonction d'une adresse de sélection d'un mot à effacer, à lire ou à programmer. Ces organes comprennent : - des verrous de lignes de bits BLT, qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la programmation de cellules mémoire, - un circuit pilote de ligne de mot WLDCT qui applique aux différentes lignes de mots WL les tensions de sélection SV destinées aux transistors de sélection, - un circuit de contrôle de grille CGCT1, qui applique aux différentes lignes de contrôle de grille générales MCGL des tensions de contrôle de grille CGV, 30 - des verrous de colonnes CLT qui fournissent les signaux SEL et NOSEL à chaque rangée verticale d'interrupteurs CS, SS. - un interrupteur de ligne de source SLS qui applique la tension de ligne de source SLV à la couche NISO de tous les caissons, - un interrupteur de caisson CPWS par caisson CPW, qui applique la tension 35 de substrat VB au caisson CPW, - un interrupteur de caisson SPWS par caisson SPW, qui applique la tension de substrat VB au caisson CPW, - des amplificateurs de lecture SA, qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la lecture de cellules mémoire, et fournissent un mot binaire lu dans la mémoire, par exemple un mot de 8 bits BO-B7, et - un décodeur de colonne CDEC, qui relie les amplificateurs de lecture aux différentes lignes de bits. Le plan mémoire ainsi organisé permet d'appliquer aux cellules mémoire les procédés de lecture, d'effacement et de programmation précédemment décrits. Le tableau RD5 en Annexe 1 décrit en relation avec la figure 21 des valeurs de tensions appliquées au plan mémoire pendant la lecture de cellules mémoire. La figure 21 montre la distribution de ces valeurs de tensions lors de la lecture de deux cellules mémoire C31, C31' qui sont encadrées sur la figure. Le tableau ER3 en Annexe 1 décrit en relation avec la figure 22 des valeurs de tensions appliquées au plan mémoire pendant l'effacement d'un mot. La figure 22 montre la distribution de ces valeurs de tensions lors de l'effacement d'un mot WD qui est encadré sur la figure.
Le tableau PG3 en Annexe 1 décrit en relation avec la figure 23 des exemples de valeurs de tensions appliquées au plan mémoire pendant la programmation d'une cellule mémoire. La figure 23 montre la distribution de ces valeurs de tensions lors de la programmation d'une cellule mémoire C31 qui est encadrée sur la figure.
Il apparaît dans le tableau RD5 que pendant la lecture de cellules mémoire, une ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée nécessite une tension différente de celle appliquée à une ligne de contrôle de grille non sélectionnée. Il apparaîtra clairement à l'homme de l'art que cette structure de mémoire comprenant une ligne de mot WL commune à deux rangées de cellules mémoire voisines formant des mots WD, peut être modifiée pour recevoir des cellules mémoire C21, C22 du type décrit plus haut en relation avec la figure 5, dont les transistors de sélection ST21, ST22 ne comportent pas de grille commune mais partagent la même ligne de mot WL.
Dans une variante du procédé de fabrication précédemment décrit, des cellules mémoire sont formées dans des mini caissons qui sont isolés électriquement les uns des autres par les tranchées d'isolation STI. Pour obtenir cette caractéristique on fait en sorte, au cours de l'étape de réalisation de tranchées d'isolation STI précédemment décrite (Cf. figures 13C, 14B), que la profondeur des tranchées d'isolation STI soit supérieure à la profondeur des tranchées conductrices SGQ,i+i, SGQ+2,i+3 La profondeur des tranchées STI et SGQ,i+i, SGQ+2,i+3 est également suffisante pour atteindre la couche NISO (Cf. Figures 13G, 13H).
Cette variante du procédé de fabrication est illustrée sur les figures 24A, 24B, en relation avec le procédé de fabrication représenté sur les figures 14A à 14E. Les figures 24A et 24B sont des vues en coupe longitudinale et transversale des tranchées d'isolation STI selon les plans de coupe AN et BB' représentés sur la figure 14B.
Ainsi, sur les figures 24A, 24B, les tranchées d'isolation STI atteignent la couche NISO à une profondeur supérieure à celle des tranchées conductrices SGQ,i+i, SGQ+2,i+3. Les tranchées d'isolation STI et les tranchées conductrices SGQ,i+i, SGCi+2,;+3, peuvent même être l'une ou l'autre, ou les deux, d'une profondeur telle qu'elles dépassent la couche NISO. Le fait que les tranchées d'isolation STI atteignent la couche NISO fait alors apparaître, dans le caisson PW, une pluralité de mini caissons PW0, PA/1, PW2 (figure 17) qui sont isolés dans les trois dimensions les uns relativement aux autres, par les tranchées d'isolation STI, et la couche NISO elle-même. Il en résulte que les cellules mémoire connectées à une même ligne de bit BL sont isolées dans un mini caisson respectif des cellules mémoire connectées aux autres lignes de bit. Par ailleurs, en raison du fait que les tranchées STI sont plus profondes que les tranchées conductrices SGQ+2,i+3, l'extrémité inférieure des parties profondes G1 dans la couche NISO est couverte d'une couche isolante formée par une tranchée d'isolation STI. Cette disposition permet d'empêcher la formation d'un transistor MOS parasite dans la couche NISO entre deux mini caissons. Une épaisseur E d'isolant de l'ordre de 100 à 200 nm au delà de l'extrémité inférieure des parties profonde G1 s'avère suffisante pour empêcher l'apparition d'un tel transistor parasite.
La figure 25 est une vue de dessus d'extrémités de mini caissons de ligne de bit MPW. La figure 25 représente des cellules mémoire C41, C42 telles que celles représentées sur la figure 14E, mais modifiées conformément au mode de réalisation des figures 24A, 24B. Plus précisément, chaque cellule mémoire C41, C42 comprend un transistor à grille flottante FGT41, FGT42 et deux transistors de sélection ST41, ST42 communs à une paire de cellules mémoire. Les transistors FGT41, FGT42 sont de même structure que les transistors FGT31, FGT31 précédemment décrits et chacun présente une région de canal horizontale CH1 s'étendant sous leur grille flottante FG, entre les régions de drain n1 et de source n2. Les transistors de sélection ST41, ST42 présentent la structure modifiée conformément au mode de réalisation des figures 24A, 24B, avec une grille verticale enterrée SGC qui atteint la couche NISO. Les transistors ST41, ST42 présentent des régions de canal verticales CH2 respectives situées le long de parois verticales en regard de deux parties G1 adjacentes de la grille SGC. La ligne de bit BL est réalisée dans un niveau de métal et les régions de drain n1 des transistors FGT41, FGT42 de chaque paire de cellules mémoire sont reliées à la ligne de bit BL par l'intermédiaire de contacts et de traversées conductrices d'un type déjà décrit.
Chaque paire de cellules mémoire C41, C42 se distingue donc de la paire de cellules mémoire C31, C32 en ce que les tranchées d'isolation STI atteignent la couche NISO à une profondeur supérieure à celle des tranchées conductrices SGQ,i+i, SGCi+2,i+3, comme représenté par un trait pointillé horizontal montrant la profondeur de la couche NISO sur la figure 25 24A. Il en résulte que toutes les cellules mémoire connectées à une même ligne de bit BL se trouvent dans un même mini-caisson MPW distinct des autres mini-caissons dans lequel sont formées les autres cellules mémoire. Les tranchées d'isolation STI sont prolongées jusqu'au bord du plan mémoire, de manière à isoler les bandes de semi-conducteur DSJ, DSJ+1, 30 formant les régions de drain n1 et de source n2 des transistors à grille flottante. En extrémité des bandes de semi-conducteur DSi, DSJ+1, et perpendiculairement à celles-ci, sont formées des lignes conductrices SL1, SL2 par dépôt et gravure d'une couche de silicium polycristallin, de manière à former des grilles de transistors à canal N. Une bande DP dopée P+ est 35 formée entre les lignes conductrices SL1, SL2 pour former une prise de 2 9966 80 28 substrat. Les bandes de semi-conducteur DSJ, DSJ,i, sont interconnectées à leur extrémité par une ligne commune CM. La figure 26 est le schéma électrique de l'extrémité d'une ligne de bit BL, telle qu'illustrée par la figure 25. Ce schéma électrique comprend des 5 cellules mémoire C41, C42 telles que celles représentées sur la figure 8, mais modifiées conformément au mode de réalisation des figures 24A, 24B, 25. La bande de semi-conducteur DS; et les lignes conductrices SL1, SL2 forment des transistors CT1, CT2 connectés en série. La région de drain (D) du transistor CT1 est connectée à la ligne de bit BL. La région de drain (D) 10 du transistor CT2 est connectée à la ligne commune CM par l'intermédiaire d'un contact C8. La bande dopée DP permet de connecter les régions de source (S) des transistors CT1, CT2 au potentiel électrique du caisson de ligne de bit MPW. Il est à noter que la jonction pn formant une diode D1 entre la bande de semi-conducteur DS; et la bande DP est court-circuitée par une 15 couche conductrice déposée sur la bande DSJ, par exemple en salicide (self- aligned silicide). La grille du transistor CT1 peut être connectée à une ligne de contrôle de grille SL1 par l'intermédiaire de contacts C6. La grille du transistor CT2 peut être connectée à une ligne de contrôle de grille SL2 par l'intermédiaire de contacts C7. 20 La figure 27 représente une mémoire MEM3 effaçable par bit comprenant un plan mémoire réalisé dans une pluralité de mini caissons de ligne de bit MPW0, MPW1, MPW0. Le plan mémoire comprend M x N cellules mémoire C41, C42 selon l'invention, chaque cellule mémoire C41, C42 comprenant un transistor à accumulation de charges FGT41, FGT42 en série avec deux transistors de sélection ST41, ST42 communs à deux cellules mémoire adjacentes. Chaque mini caisson MPW0-MPW0 comprend plusieurs paires de cellules mémoire C41, C42, ainsi que les transistors CT1, CT2. La mémoire MEM3 comprend M pages P comportant chacune une rangée de N cellules mémoire, et une ligne de contrôle de grille CGL. La figure 27 montre les deux premières pages P0, P1 de rangs 0 et 1, et deux pages adjacentes de rangs I-2 et 1-1. La mémoire comporte également N lignes de bits BL, chacune étant reliée à des cellules mémoire de même rang J appartenant à des pages différentes. La figure 27 montre les deux premières lignes de bits de rangs 0 et 1 et deux lignes de bits de rangs J-2 et J-1. Chaque ligne de bits BL est connectée aux régions de drain des transistors à grille flottante FGT de cellules mémoire de même rang j, tandis que chaque ligne de contrôle de grille CGL est connectée aux grilles de contrôle des transistors FGT de cellules mémoire de même rang i. Les régions de source des transistors de sélection sont connectées à la couche NISO qui entoure les caissons MPW. La mémoire MEM3 comporte aussi des lignes de mots WL qui sont connectées aux grilles des transistors de sélection ST des cellules mémoire. Chaque ligne de mot WL contrôle la grille de sélection commune de cellules mémoire de deux pages voisines, ou pages "liées". Ainsi, une ligne de mot WL de rang (0)(1) est associée aux deux premières pages de rang 0 et 1 et contrôle les transistors de sélection des cellules mémoire de ces deux pages liées. De même, une ligne de mot de rang (1-2)(1-1) est associée aux deux pages de rang I-2 et I-1 et contrôle les transistors de sélection des cellules mémoire des deux pages liées. Les tensions appliquées aux diverses lignes de contrôle du plan mémoire sont fournies par des organes de la mémoire en fonction d'une adresse d'une cellule mémoire à lire ou à programmer. Ces organes comprennent : - des verrous de ligne de bit BLT qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la programmation de cellules mémoire, - un circuit pilote de ligne de mot WLDCT ("Word Line Driver Circuit") qui applique aux différentes lignes de mots WL les tensions SV destinées aux transistors de sélection, - un circuit de contrôle de grille CGCTO qui applique aux différentes lignes de contrôle de grille CGL les tensions de contrôle de grille CGV des transistors à grille flottante, - un interrupteur de ligne de source SLS qui applique la tension de ligne de 30 source SLV à la couche NISO, - des amplificateurs de lecture SA ("Sense Amplifiers"), qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la lecture de cellules mémoire, et fournissent un mot binaire lu dans la mémoire, par exemple un mot de 8 bits BO-B7, - un décodeur de colonne CDEC, qui relie les amplificateurs de lecture SA aux différentes lignes de bits, et - un circuit de contrôle BSC de la polarisation des caissons MPW fournissant des tensions VSL1, VSL2 sur les lignes SL1, SL2 de commande des 5 transistors CT1, CT2, et une tension VCM sur la ligne commune CM. A l'exception du potentiel électrique VB des caissons MPW, les tensions appliquées aux cellules mémoire C41, C42 sont identiques à celles appliquées aux cellules mémoire décrites par le tableau REF3 : - BLV est la tension appliquée à la ligne de bit BL et donc appliquée aux 10 régions de drain n1 des transistors FGT41, FGT42 de chacune des paires PR1, PR2, - CGV est la tension appliquée à la grille de contrôle d'un transistor FGT41, FGT42 par l'intermédiaire d'une ligne de contrôle de grille CGL, - SV est la tension de sélection appliquée à la grille commune SGC des 15 transistors ST41, ST42 d'une même paire PR1 , PR2 par l'intermédiaire de la ligne de mot WL correspondante, - SLV est la tension appliquée à la couche d'isolation NISO en tant que ligne de source SL. Dans ce mode de réalisation des cellules mémoire, le potentiel 20 électrique VB des caissons MPW n'est pas "appliqué" directement mais par l'intermédiaire des transistors CT1, CT2 de la ligne de bit BL correspondante, en effacement et en programmation. Un mode de réalisation d'un procédé de lecture, effacement et programmation des cellules mémoire est décrit dans ce qui suit. Les tensions fournies par ces différents organes sont décrites par 25 les tableaux RD6, ER4, PG4 en Annexe 2. Notamment, les verrous de ligne de bit BLT fournissent la "tension de polarisation pendant la programmation" ou la "tension de non-programmation" figurant dans le tableau PG4. Les amplificateurs de lecture SA fournissent la "tension de polarisation de lecture" figurant dans le tableau RD6. 30 Le plan mémoire ainsi organisé permet d'appliquer aux cellules mémoire les procédés de lecture, d'effacement et de programmation précédemment décrits. Le tableau RD6 en Annexe 2 décrit en relation avec la figure 28 des valeurs de tensions appliquées au plan mémoire pendant la lecture de cellules mémoire. La figure 28 montre la distribution de ces 2 9966 80 31 valeurs de tensions lors de la lecture d'une cellule mémoire C41 qui est encadrée sur la figure. Durant la lecture de la cellule mémoire C41, les mini caissons MPW sont mis au potentiel de la ligne commune CM, ici au potentiel de masse GND, par les transistors CT2 passants (les transistors CT1 sont bloqués). Un courant traverse la région de canal CH1 du transistor FGT41 de la cellule C41, et la région de canal verticale CH2 des transistors ST41, ST42 correspondants, sous l'effet de la tension SV=Von appliquée à la grille commune SGC, mais le transistor à grille flottante associé FGT42 (cellule mémoire C42) reste bloqué sous l'effet de la tension d'inhibition Vinh. Le tableau RD6 indique également des valeurs de tensions appliquées aux autres cellules mémoire, par exemple C41', lors de la lecture d'une cellule mémoire reliée à la même ligne de contrôle de grille CGL et à la même ligne de mot WL que de la cellule mémoire C41, mais reliée à une autre ligne de bit que la ligne de bit BL à laquelle la cellule mémoire C41 est connectée (située dans un autre caisson MPW). La cellule mémoire C41' reçoit les mêmes tensions que la cellule mémoire C41 en cours de lecture, hormis la tension de ligne de bit BLV qui est portée à une tension de non-lecture BLV1', ici le potentiel flottant HZ. Ainsi, aucun courant ne traverse ces cellules mémoire bien que leurs transistors FGT41 et ST41/ST42 présentent chacun un canal conducteur dans leur région de canal CH1, CH2. Le tableau ER4 en Annexe 2 décrit en relation avec la figure 29 des valeurs de tensions appliquées au plan mémoire pendant l'effacement d'un mot. La figure 29 montre la distribution de ces valeurs de tensions lors de l'effacement de la cellule mémoire C41 qui est encadrée sur la figure. Contrairement au procédé d'effacement précédemment décrit, la ligne de bit BL reçoit ici une tension BLV2 positive et non nulle, par exemple 5V. Le potentiel VB2, VB2' des mini caissons MPW est mis à la même tension que les lignes de bits correspondantes, par l'intermédiaire du transistor CT1 à l'état passant (le transistor CT2 étant bloqué). Simultanément, la grille de contrôle CGL du transistor FGT41 de la cellule mémoire C41 reçoit la tension négative d'effacement Ver, par exemple -10V. La jonction PN entre le caisson MPW et la région de drain n1 du transistor FGT41 est dans l'état bloqué en raison de la polarisation positive appliquée à la région de drain n1 (ici 5V) par l'intermédiaire de la ligne de bit BL. Dans ces conditions, un champ électrique d'effacement apparaît entre le caisson et la grille flottante FG du transistor FGT41. Ce champ électrique d'effacement extrait des électrons de la grille flottante par effet tunnel (effet Fowler Nordheim). Par ailleurs, le transistor FGT42 de la cellule C42, subit un effet de stress doux en raison de la différence de potentiel entre le mini-caisson MPW et sa grille de contrôle, ici égale à 2,5 V. Cet effet de stress doux est insuffisant pour extraire de façon notable des charges électriques de la grille flottante de ce transistor. Pendant ce processus d'effacement, le potentiel VB2' des autres 10 caissons MPW (qui ne contiennent pas de cellule mémoire sélectionnée en effacement) est également mis à la tension des autres lignes de bit BL, ici le potentiel de masse GND. Le tableau ER4 indique également des valeurs de tensions appliquées aux cellules mémoire, par exemple C41' lors de l'effacement 15 d'une cellule mémoire reliée à la même ligne de contrôle de grille et à la même ligne de mot WL que de la cellule mémoire C41, mais reliée à une autre ligne de bit que la ligne de bit BL à laquelle est reliée à cellule mémoire C41 (dans un autre caisson). Les cellules mémoire C41' reçoivent les mêmes tensions que la cellule mémoire C41 en cours d'effacement, hormis 20 la tension de ligne de bit BLV qui est portée à une tension de non-effacement BLV2', ici le potentiel de masse GND. Comme le transistor FGT41 de la cellule mémoire C41 reçoit la tension d'effacement Ver sur sa grille de contrôle CG, il subit un effet de stress non cumulatif de faible intensité, sous une différence de potentiel de l'ordre de 10,6 V. 25 Le tableau PG4 en Annexe 2 décrit en relation avec la figure 30 des exemples de valeurs de tensions appliquées au plan mémoire pendant la programmation d'une cellule mémoire. La figure 30 montre la distribution de ces valeurs de tensions lors de la programmation de la cellule mémoire C41 qui est encadrée sur la figure. Les tensions appliquées à la cellule mémoire 30 C41 sont identiques à celles précédemment décrites en relation avec la figure 12 et le tableau PG2, à la différence que les caissons sont mis au potentiel de la ligne de bit BL par l'intermédiaire du transistor CT1 à l'état passant (le transistor CT2 étant à l'état bloqué). Sous l'effet de la tension négative BLV3 appliquée à la ligne de bit, ici -5 V, les jonctions PN entre les 35 régions de drain n1 des transistors FGT41, FGT42 et les mini-caissons sont passantes. Les potentiels VB3, VB3' des caissons MPW sont respectivement égales à -5 V et au potentiel de masse GND. Dans ces conditions, un champ électrique de programmation apparaît entre le caisson MPW et la grille flottante FG du transistor FGT41. Ce champ électrique fait apparaître un canal conducteur dans la région de canal CH1 du transistor et provoque l'injection d'électrons dans sa grille flottante par effet tunnel (effet Fowler Nordheim). Le tableau PG4 en Annexe 2 indique également des valeurs de tensions appliquées aux cellules mémoire C41' lors de la programmation de la cellule mémoire C41 reliée à la même ligne de contrôle de grille CGL et à la même ligne de mot WL que de la cellule mémoire C41, mais reliée à une autre ligne de bit que la ligne de bit BL à laquelle est reliée la cellule mémoire C41 (dans un autre mini-caisson). L'autre ligne de bit BL est alors portée à une tension BLV3' de non sélection, ici le potentiel de masse GND. Dans ces conditions, le potentiel VB3' de chaque autre mini-caisson est également porté au potentiel de masse GND. Le transistor FGT41 des cellules C41' subit un effet de stress non cumulatif peu actif en raison du potentiel de 10V appliqué à sa grille de contrôle CG. Comme sa région de drain n1 est reliée à la masse par l'intermédiaire de la ligne de bit BL, le canal conducteur qui se crée dans sa région de canal CH1 est maintenu à 0 V et limite l'injection d'électrons dans sa grille flottante. En résumé, des cellules mémoire selon ce troisième mode de réalisation peuvent être lues, effacées et programmées d'une manière similaire à celles réalisées selon le second mode de réalisation et représentées sur les figures 6, 7A et 7B, à la différence qu'elles ne nécessitent pas un contrôle du potentiel électrique du caisson PW contenant les mini caissons MPW, le potentiel de chaque mini caisson étant contrôlé en effacement et programmation par l'intermédiaire des lignes de bit BL, de la ligne CM et des transistors CT1, CT2.
Il apparaît également dans le tableau RD6 que pendant la lecture de cellules mémoire, une ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée nécessite une tension différente de celle appliquée à une ligne de contrôle de grille non sélectionnée. Par ailleurs, comme cela découle de la description qui précède, la 35 segmentation du caisson PW en mini-caissons MPW permet l'effacement individuel ou la programmation individuelle de chaque cellule mémoire. En pratique, les organes de contrôle de la mémoire MEM3 peuvent être configurés pour former une mémoire effaçable par page, effaçable par mot ou effaçable par bit, en fonction de l'application envisagée. Notamment, les verrous de ligne de bit BLT sont configurés pour contrôler à la fois l'effacement et la programmation des cellules mémoire, en fournissant les différentes tensions de ligne de bit qui viennent d'être décrites. La figure 32 représente un exemple d'application d'une mémoire MEM selon l'invention (MEM1, MEM2, MEM3). La mémoire MEM est agencée dans un circuit intégré IC équipé d'un processeur et d'un circuit d'interface de communication ICT, par exemple un circuit intégré pour carte à puce. Le circuit intégré est monté sur un support CD, par exemple une carte plastique. La mémoire MEM permet, à capacité mémoire identique, de réduire la taille et le prix de revient du circuit intégré, ou, à surface de circuit intégré identique, d'augmenter la capacité de stockage de la mémoire. Il apparaîtra clairement à l'homme de l'art qu'une cellule mémoire selon l'invention et une mémoire selon l'invention sont susceptibles de diverses autres variantes de réalisation et applications. Notamment, bien que l'on ait décrit dans ce qui précède des modes de réalisation de cellules mémoire à partir de transistors à grille flottante, d'autres types de transistors à accumulation de charges pourraient être utilisés, par exemple des transistors pourvus de grains de silicium ("silicon dots") noyés dans un matériau diélectrique, qui permettent d'accumuler des charges électriques et remplacent les grilles flottantes.25 Annexe 1 faisant partie intégrante de la description Références attribuées aux tensions REF1 Tensions appliquées aux cellules C11, C12 BLV Tension appliquée à une ligne de bit BL CGV Tension appliquée à la grille de contrôle d'un transistor FGT11, FGT12 VB Tension appliquée au substrat PW (caisson) SV Tension appliquée à la grille d'un transistor ST11, ST12 SLV Tension appliquée à la ligne de source SL VI Tension appliquée à la couche d'isolation NISO REF2 Tensions appliquées aux cellules C21, C22 BLV Tension appliquée à une ligne de bit BL CGV Tension appliquée à la grille de contrôle d'un transistor FGT21, FGT22 VB Tension appliquée au substrat PW (caisson) SV Tension appliquée à la grille d'un transistor ST21, ST22 SLV Tension appliquée à la couche d'isolation NISO en tant que ligne de source SL REF3 Tensions appliquées aux cellules C31, C32 BLV Tension appliquée à une ligne de bit BL CGV Tension appliquée à la grille de contrôle d'un transistor FGT31, FGT32 VB Tension appliquée au substrat PW (caisson) SV Tension appliquée à la grille commune SGC des transistors ST31, ST32 SLV Tension appliquée à la couche d'isolation NISO en tant que ligne de source SL Exemples de valeurs de tensions pendant la lecture d'une cellule mémoire RD1 Réf. Ex. Lecture de la cellule C11 (Art antérieur) BLV BLV1 1V Tension de polarisation de lecture CGV Vrd 1,2V Tension de lecture du transistor FGT11 CGV Vnrd VB1 Tension de non-lecture appliquée à FGT12 VB VB1 GND Tension de polarisation pendant la lecture SV Von 2V Tension de sélection en lecture appliquée à ST11 SV Voff GND Tension de blocage en lecture appliquée à ST12 SLV SLV1 GND Tension de polarisation pendant la lecture VI VI1 GND Tension de polarisation pendant la lecture RD2 Réf. Ex. Lecture de la cellule C11 BLV BLV1 1V Tension de polarisation de lecture CGV Vrd 1,2V Tension de lecture du transistor FGT11 CGV Vinh -2V Tension d'inhibition du transistor FGT12 VB VB1 GND Tension de polarisation pendant la lecture SV Von 2V Tension de sélection en lecture des transistors ST11, ST12 SLV SLV1 GND Tension de polarisation pendant la lecture VI VI1 GND Tension de polarisation pendant la lecture RD3 Réf. Ex. Lecture de la cellule C21 BLV BLV1 1V Tension de polarisation de lecture CGV Vrd 1,2V Tension de lecture du transistor FGT21 CGV Vinh -2V Tension d'inhibition du transistor FGT22 VB VB1 GND Tension de polarisation pendant la lecture SV Von 2V Tension de sélection en lecture des transistors ST21, ST22 SLV SLV1 GND Tension de polarisation pendant la lecture RD4 Réf. Ex. Lecture de la cellule C31, figure 9 BLV BLV1 1V Tension de polarisation de lecture CGV Vrd 1,2V Tension de lecture du transistor FGT31 CGV Vinh -2V Tension d'inhibition du transistor FGT32 VB VB1 GND Tension de polarisation pendant la lecture SV Von 2V Tension de sélection en lecture des transistors ST31, ST32 SLV VI1 GND Tension de polarisation pendant la lecture Exemples de valeurs de tensions pendant l'effacement d'une cellule mémoire ER1 Réf. Ex. Effacement de la cellule C11 (Art antérieur) BLV BLV2 HZ Tension de polarisation pendant l'effacement CGV Ver -10V Tension d'effacement du transistor FGT11 CGV Vner 2,5V Tension de non-effacement du transistor FGT12 VB VB2 5V Tension de polarisation pendant l'effacement SV SV2 5V Tension de polarisation pendant l'effacement SLV SLV2 HZ Tension de polarisation pendant l'effacement VI VI2 5V Tension de polarisation pendant l'effacement ER2 Réf. Ex. Effacement de la cellule C31, Figure 11 BLV BLV2 HZ Tension de polarisation pendant l'effacement CGV Ver -10V Tension d'effacement du transistor FGT31 CGV Vner 2,5V Tension de non-effacement du transistor FGT32 VB VB2 5V Tension de polarisation pendant l'effacement SV SV2 5V Tension de polarisation pendant l'effacement SLV VI2 5V Tension de polarisation pendant l'effacement Exemples de valeurs de tensions pendant la programmation d'une cellule mémoire PG1 Réf. Ex. Programmation de la cellule C11 (Art antérieur) BLV BLV3 -5V Tension de polarisation pendant la programmation CGV Vpg 10V Tension de programmation du transistor FGT11 CGV Vnpg -2,5V Tension de non-programmation du transistor FGT12 VB VB3 -5V Tension de polarisation pendant la programmation SV SV3 -5V Tension de polarisation pendant la programmation SLV SLV3 HZ Tension de polarisation pendant la programmation VI VI3 GND Tension de polarisation pendant la programmation PG2 Réf. Ex. Programmation de la cellule C31, Figure 12 BLV BLV3 -5V Tension de polarisation pendant la programmation CGV Vpg 10V Tension de programmation du transistor FGT31 CGV Vnpg -2,5V Tension de non-programmation du transistor FGT32 VB VB3 -5V Tension de polarisation pendant la programmation SV SV3 -5V Tension de polarisation pendant la programmation SLV VI3 GND Tension de polarisation pendant la programmation PG2' Réf. Ex. Tensions subies par une cellule voisine BLV BLV3' GND Tension de non-programmation CGV Vpg 10V Tension subie par le transistor FGT31' CGV Vnpg -2,5V Tension subie par le transistor FGT32' VB VB3 -5V Tension de polarisation pendant la programmation SV SV3 -5V Tension subie par les transistors ST31', ST32' SLV VI3 GND Tension de polarisation pendant la programmation Exemples de valeurs de tensions pendant la lecture d'une cellule mémoire (Fig. 21) RD5 Tension Ligne Valeur Statut BLV BL 1V Ligne de bit (BL) sélectionnée BLV BL HZ Ligne de bit non sélectionnée MCGV MCGL 1,2V Ligne de contrôle de grille générale sélectionnée MCGV MCGL -2V Ligne de contrôle de grille générale non sélectionnée liée à la ligne de contrôle de grille générale sélectionnée MCGV MCGL GND Ligne de contrôle de grille générale non sélectionnée CGV CGL 1,2V Ligne de contrôle de grille sélectionnée CGV CGL -2V Ligne de contrôle de grille non sélectionnée liée à la ligne de contrôle de grille sélectionnée CGV CGL GND Ligne de contrôle de grille non sélectionnée VB - GND Caisson sélectionné VB - GND Caisson non sélectionné VB - -2V Caisson des interrupteurs SS, CS SV WL 2V Ligne de mot sélectionnée SV WL GND Ligne de mot non sélectionnée SLV NISO GND Tension de ligne de source et de couche NISO SEL - 5V Commande des interrupteurs SS du caisson sélectionné NOSEL - -2V Commande des interrupteurs CS du caisson sélectionné SEL - 5V Commande des interrupteurs SS du caisson non sélectionné NOSEL - -2V Commande des interrupteurs CS du caisson non sélectionné Exemples de valeurs de tensions pendant l'effacement d'un mot (Fig. 22) ER3 Tension Ligne Valeur Statut BLV BL HZ Ligne de bit (BL) sélectionnée BLV BL HZ Ligne de bit non sélectionnée MCGV MCGL -10V Ligne de contrôle de grille générale sélectionnée MCGV MCGL 2,5V Ligne de contrôle de grille générale non sélectionnée liée à la ligne de contrôle de grille générale sélectionnée MCGV MCGL 2,5V Ligne de contrôle de grille générale non sélectionnée CGV CGL -10V Ligne de contrôle de grille sélectionnée CGV CGL 2,5V Ligne de contrôle de grille non sélectionnée liée à la ligne de contrôle de grille sélectionnée CGV CGL 2,5V Ligne de contrôle de grille non sélectionnée VB - 5V Caisson sélectionné VB - GND Caisson non sélectionné VB - -10V Caisson des interrupteurs SS, CS SV WL GND Ligne de mot sélectionnée SV WL GND Ligne de mot non sélectionnée SLV NISO 5V Tension de ligne de source et de couche NISO SEL - 5V Commande des interrupteurs SS du caisson sélectionné NOSEL - -10V Commande des interrupteurs CS du caisson sélectionné SEL - -10V Commande des interrupteurs SS du caisson non sélectionné NOSEL - 5V Commande des interrupteurs CS du caisson non sélectionné Exemples de valeurs de tensions pendant la programmation d'un mot (Fig. 23) PG3 Tension Ligne Valeur Statut BLV BL -5V Ligne de bit (BL) sélectionnée BLV BL GND Ligne de bit non sélectionnée MCGV MCGL 10V Ligne de contrôle de grille générale sélectionnée MCGV MCGL -2,5V Ligne de contrôle de grille générale non sélectionnée liée à la ligne de contrôle de grille générale sélectionnée MCGV MCGL -2,5V Ligne de contrôle de grille générale non sélectionnée CGV CGL 10V Ligne de contrôle de grille sélectionnée CGV CGL -2,5V Ligne de contrôle de grille non sélectionnée liée à la ligne de contrôle de grille sélectionnée CGV CGL -2,5V Ligne de contrôle de grille non sélectionnée VB - -5V Caisson sélectionné VB - GND Caisson non sélectionné VB - -2,5V Caisson des interrupteurs SS, CS SV WL -5V Ligne de mot sélectionnée SV WL -5V Ligne de mot non sélectionnée SLV NISO GND Tension de ligne de source et de couche NISO SEL - 13V Commande des interrupteurs SS du caisson sélectionné NOSEL - -2,5V Commande des interrupteurs CS du caisson sélectionné SEL - -2,5V Commande des interrupteurs SS du caisson non sélectionné NOSEL - 5V Commande des interrupteurs CS du caisson non sélectionné Annexe 2 faisant partie intégrante de la description Exemples de valeurs de tensions pendant la lecture d'une cellule mémoire (Figure 28) RD6 Tension Réf. Valeur Statut BLV BLV1 1V Ligne de bit (BL) sélectionnée BLV BLV1' HZ Ligne de bit (BL) non sélectionnée CGV Vrd 1,2V Ligne de contrôle de grille sélectionnée CGV Vinh -2V Ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée CGV Vnrd GND Ligne de contrôle de grille non sélectionnée et non liée à la ligne de contrôle de grille sélectionnée VB VB1 GND Caisson de ligne de bit (BL) relié à au moins une cellule mémoire sélectionnée en lecture VB VB1' GND Caisson de ligne de bit (BL) relié à aucune cellule mémoire sélectionnée en lecture SV Von 2V Ligne de mot (WL) sélectionnée SV Voff GND Ligne de mot (WL) non sélectionnée SLV VI1 GND Tension de ligne de source et de couche NISO VCM GND Tension de ligne commune VSL1 GND Tension de sélection 1 VSL2 2V Tension de sélection 2 Exemples de valeurs de tensions pendant l'effacement d'une cellule mémoire (Figure 29) ER4 Tension Réf. Valeur Statut BLV BLV2 5V Ligne de bit (BL) sélectionnée BLV BLV2' GND Ligne de bit (BL) non sélectionnée CGV Ver -10V Ligne de contrôle de grille sélectionnée CGV Vner 2,5V Ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée CGV Vner 2,5V Ligne de contrôle de grille non sélectionnée et non liée à la ligne de contrôle de grille sélectionnée VB VB2 5V Caisson de ligne de bit (BL) relié à au moins une cellule mémoire sélectionnée en effacement VB VB2' GND Caisson de ligne de bit (BL) relié à aucune cellule mémoire sélectionnée en effacement SV Voff GND Ligne de mot (WL) sélectionnée SV Voff GND Ligne de mot (WL) non sélectionnée SLV VI2 5V Tension de ligne de source et de couche NISO VCM GND Tension de ligne commune VSL1 7V Tension de sélection 1 VSL2 GND Tension de sélection 2 Exemples de valeurs de tensions pendant la programmation d'une cellule mémoire (Figure 30) PG4 Tension Réf. Valeur Statut BLV BLV3 -5V Ligne de bit (BL) sélectionnée BLV BLV3' GND Ligne de bit (BL) non sélectionnée CGV Vpg 10V Ligne de contrôle de grille sélectionnée CGV Vnpg -2,5V Ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée CGV Vnpg -2,5V Ligne de contrôle de grille non sélectionnée et non liée à la ligne de contrôle de grille sélectionnée VB VB3 -5V Caisson de ligne de bit (BL) relié à au moins une cellule mémoire sélectionnée en programmation VB VB3' GND Caisson de ligne de bit (BL) relié à aucune cellule mémoire sélectionnée en programmation SV SV3 -5V Ligne de mot (WL) sélectionnée SV SV3 -5V Ligne de mot (WL) non sélectionnée SLV VI3 GND Tension de ligne de source et de couche NISO VCM GND Tension de ligne commune VSL1 7V Tension de sélection 1 VSL2 GND Tension de sélection 2

Claims (13)

  1. REVENDICATIONS1. Procédé de fabrication sur un substrat semi-conducteur (WF, PW) d'un circuit intégré (IC) comprenant une mémoire non volatile (MEM1) comprenant des cellules mémoire (C31, C32) comportant chacune un transistor à accumulation de charges (FGT31, FGT32) et un transistor de sélection (ST31, ST32), procédé comprenant les étapes consistant à : implanter dans la profondeur du substrat une première région dopée (NISO), formant une région de source (S) de transistors de sélection (ST31, ST32) communs d'une paire de cellules mémoire (C31, C32), réaliser une grille enterrée (SGC) dans le substrat (PW), la grille 10 enterrée comprenant des parties profondes (G1) s'étendant entre une face supérieure du substrat et la première région dopée, implanter entre deux parties profondes adjacentes de la grille enterrée, une seconde région dopée (n4) formant une région de drain (D) commune des transistors de sélection de la paire de cellules mémoire, de 15 telle sorte que les transistors de sélection de la paire de cellules mémoire présentent des régions de canal s'étendant entre la première région dopée et la seconde région dopée, le long de faces en regard des deux parties profondes adjacentes de grille enterrée, ces faces s'étendant dans des plans parallèles à une direction de canal des transistors à grille flottante, et 20 implanter le long de bords supérieurs opposés de la grille enterrée, des troisièmes régions dopées (n2) formant des régions de source (S) des transistors à accumulation de charge (FGT31, FGT32) de la paire de cellules mémoire, chaque troisième région dopée étant couplée électriquement à la seconde région dopée. 25
  2. 2. Procédé selon la revendication 1, dans lequel l'étape d'implantation de la première région dopée comprend une étape d'implantation dans le substrat d'une couche d'isolation profonde (NISO) entourant un caisson (PW) dans lequel les cellules mémoire sont réalisées. 30
  3. 3. Procédé selon la revendication 1 ou 2, dans lequel la réalisation de la grille enterrée (SGC) comporte une étape de réalisation d'une tranchée conductrice (SGCi,i+1) dans le substrat, comprenant des étapes consistant à: réaliser dans le substrat au moins une tranchée (17) présentant des parties profondes atteignant la première région dopée (NISO) pour former les 5 parties profondes (G1) de grille enterrée, reliées par des parties superficielles (G2) n'atteignant pas la couche d'isolation dopée, implanter la seconde région dopée (n4) au fond de la tranchée, déposer une couche isolante (19) sur des bords intérieurs de la tranchée, et remplir la tranchée avec un matériau conducteur (20), la tranchée conductrice (SGQ,i+i) étant destinée à former des grilles (SGC) de transistors de sélection (ST31, ST32) de cellules mémoire (C31), communs à deux rangées de cellules mémoire.
  4. 4. Procédé selon l'une des revendications 1 à 3, comprenant une étape consistant à réaliser au moins une tranchée d'isolation (STI) perpendiculaire à la grille enterrée (SGC), pour isoler électriquement les unes relativement aux autres des cellules mémoire d'une même rangée, la grille enterrée étant réalisée après la tranchée d'isolation (STI) et sectionnant 20 la tranchée d'isolation.
  5. 5. Procédé selon la revendication 4, dans lequel la tranchée d'isolation (STI) atteint une couche d'isolation profonde dopée (NISO), à une profondeur supérieure à celle des parties profondes (G1) de la grille enterrée 25 (SGC).
  6. 6. Procédé selon l'une des revendications 1 à 5, comprenant une étape consistant à réaliser à la surface du substrat (PW) des lignes conductrices (CG;, CGi+i) parallèles à la tranchée conductrice (SGQ,i+i), pour 30 former des grilles de contrôle (CG) de transistors à accumulation de charges (FGT31, FGT32).
  7. 7. Circuit intégré comprenant une mémoire non volatile (MEM1, MEM2, MEM3) réalisée dans un substrat semi-conducteur (WF, PW), la 35 mémoire comprenant au moins une paire de cellules mémoire (C31, C32) comprenant chacune un transistor à accumulation de charges (FGT31, FGT32) en série avec un transistor de sélection (ST31, ST32), caractérisé en ce que la mémoire comprend : une grille enterrée (SGC) commune aux transistors de sélection 5 (ST31, ST32) des deux cellules mémoire (C31, C32), la grille enterrée comprenant des parties profondes (G1) s'étendant entre une face supérieure du substrat et une première région dopée profonde (NISO) formant une région de source commune des transistors de sélection des deux cellules mémoire, 10 une seconde région dopée (n4) s'étendant entre deux parties profondes adjacentes de la grille enterrée, et formant une région de drain (D) commune des transistors de sélection de la paire de cellules mémoire, de telle sorte que les transistors de sélection de la paire de cellules mémoire présentent des régions de canal s'étendant entre la première région dopée et la seconde région dopée, le long de faces en regard des deux parties profondes adjacentes de grille enterrée, ces faces s'étendant dans des plans parallèles à une direction de canal des transistors à grille flottante, et des troisièmes régions dopées (n2) s'étendant le long de bords supérieurs de la grille enterrée, formant des régions de drain (D) des 20 transistors à accumulation de charges (FGT31, FGT32) de la paire de cellules mémoire (C31, C32), chaque troisième région dopée étant reliée électriquement à la seconde région dopée.
  8. 8. Circuit intégré selon la revendication 7, dans lequel la première 25 région dopée forme une couche d'isolation (NISO) délimitant un caisson (PW) dans lequel les cellules mémoire sont réalisées, la couche d'isolation formant une ligne de source (SL) des transistors de sélection (ST31, ST32) de la paire de cellules mémoire (C31, C32).
  9. 9. Circuit intégré selon la revendication 7 ou 8, dans lequel la grille enterrée (SGC) comprend des parties superficielles (G2) reliant les parties profondes (G1), et forme ainsi une tranchée conductrice (SGCi,i+i).
  10. 10. Circuit intégré selon l'une des revendications 7 à 9, dans lequel la 35 mémoire comprend au moins une tranchée d'isolation (STI) perpendiculaire àla tranchée conductrice (SGQ,i+i), et une zone de croisement de la tranchée conductrice avec la tranchée d'isolation délimitant deux tronçons de tranchée d'isolation.
  11. 11. Circuit intégré selon la revendication 10, dans lequel la tranchée d'isolation (STI) atteint une couche d'isolation profonde dopée (NISO), de manière à former des mini-caissons (MPW) isolés les uns des autres, dans lesquels sont formées plusieurs paires (PR1, PR2) de cellules mémoires (C41, C42).
  12. 12. Circuit intégré selon l'une des revendications 7 à 11, dans lequel la mémoire (MEM3) comprend au moins deux rangées (P0, P1) de cellules mémoires comportant chacune des groupes de cellules mémoire effaçables individuellement, réalisés dans des caissons isolés différents (MPW).
  13. 13. Circuit intégré selon l'une des revendications 7 à 12, dans lequel la mémoire (MEM3) comprend au moins deux caissons (MPW) isolés dans chacun desquels est formée une ligne (BL) de cellules mémoires, chaque caisson étant polarisé soit par une ligne commune (CM), soit par une tension (BLV) fournie à la ligne de cellule mémoire.
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