DE10320874B4 - Integrierter Halbleiterspeicher mit einem Transistor verringerter Gate-Oxiddicke - Google Patents

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Abstract

Integrierter Halbleiterspeicher (10) mit mindestens einer Speicherzelle (1), die zumindest einen Transistor (3) aufweist, der im eingeschalteten Zustand einen Inversionskanal (34) ausbildet, – wobei der Transistor (3) ein erstes Source/Drain-Gebiet (5) und ein zweites Source/Drain-Gebiet (6) und ein Strukturelement (4) aus Halbleitermaterial zwischen dem ersten (5) und dem zweiten Source/Drain-Gebiet (6) aufweist, – wobei das Strukturelement (4) aus Halbleitermaterial durch eine Isolationsschicht (11) gegenüber einem Halbleitersubstrat (20) isoliert ist und an ein Gate-Dielektrikum (9) angrenzt, das an eine Wortleitung (16) angrenzt, – wobei das Gate-Dielektrikum (9) ein hochohmiger Tunnelkontakt ist, der einen ersten Bereich (31) aufweist, dessen Schichtdicke (d) so gering ist, daß im ausgeschalteten Zustand des Transistors (3) in dem Strukturelement (4) thermisch erzeugte Majoritätsladungsträger durch direktes Tunneln durch das Gate-Dielektrikum (9) hindurch in die Wortleitung (16) gelangen, und – wobei im eingeschalteten Zustand des Transistors (3) das gesamte Strukturelement (4) an Majoritätsladungsträgern verarmt ist, – wobei der Transistor (3) ein Auswahltransistor ist und – wobei die Speicherzelle (1) ferner einen Speicherkondensator (2) aufweist, der mit dem ersten Source/Drain-Gebiet (5) elektrisch kurzgeschlossen ist.

Description

  • Die Erfindung betrifft einen integrierten Halbleiterspeicher mit mindestens einer Speicherzelle, die zumindest einen Transistor aufweist, der im eingeschalteten Zustand einen Inversionskanal ausbildet,
    • – wobei der Transistor ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet und ein Strukturelement aus Halbleitermaterial zwischen dem ersten und dem zweiten Source/Drain-Gebiet aufweist,
    • – wobei das Strukturelement aus Halbleitermaterial durch eine Isolationsschicht gegenüber einem Halbleitersubstrat isoliert ist und an ein Gate-Dielektrikum angrenzt, das an eine Wortleitung angrenzt, und
    • – wobei im eingeschalteten Zustand des Transistors das gesamte Strukturelement aus Halbleitermaterial an Majoritätsladungsträgern verarmt ist.
  • Integrierte Halbleiterspeicher besitzen ein Speicherzellenfeld mit einer Vielzahl von Speicherzellen zum Speichern digitaler Informationen sowie einen Logikbereich zum Ansteuern des Speicherzellenfeldes und zum Betrieb des Halbleiterspeichers. Die Speicherung geschieht beispielsweise in Speicherkondensatoren, die über einen Auswahltransistor angesteuert werden, der sich im Kreuzungspunkt zwischen einer Wortleitung, durch welche er elektrisch geöffnet oder geschlossen wird, und einer Bitleitung befindet. Im Logikbereich sind weitere Transistoren angeordnet, die nicht zum Auswählen einer Speicherzelle dienen, sondern entsprechend ihrer Bestimmung für eine digitale oder analoge Logikschaltung anders aufgebaut und anders dimensioniert sind als Auswahltransistoren von Speicherzellen. Insbesondere die an den Speicherbereich gestellte Forderung nach größtmöglicher Platzersparnis auf der Waferfläche einerseits und der an einem analogen Logikbereich gestellten hohen Anforderungen an das analoge Schaltverhalten dort angeordneter Transistoren andererseits ergeben sich unterschiedliche Auswahlkriterien für die Bauweise der einzusetzenden Transistoren in beiden Bereichen.
  • Eine im Speicherbereich denkbare Bauweise des Transistors ist der Surrounding-Gate-Transistor, bei dem durch eine senkrechte Ätzung ausgebildete Stege aus Halbleitermaterial als Grundstruktur für die Ausbildung des Transistors verwendet werden. Dabei wird der strukturierte, meist längliche Steg mit einem Gate-Dielektrikum bedeckt und von allen Seiten außer der Oberseite mit einer durch die Spacertechnik ausgebildeten umlaufenden Gate-Elektrode umgeben. An einem Ende des Steges wird ein Grabenkondensator angeordnet, wobei durch Ausdiffusion von dessen innerer Kondensatorelektrode ein erstes, unteres Source/Drain-Gebiet gebildet wird. Auf der Oberseite des Steges wird durch Implantation ein zweites, oberes Source/Drain-Gebiet implantiert, so daß an dem einen seitlichen Ende des Steges, an dem sich der Grabenkondensator befindet, ein vertikaler Auswahltransistor entsteht.
  • Ebenso können die vertikalen Auswahltransistoren im Innern eines Kondensatorgrabens oberhalb des Speicherkondensators ausgebildet werden.
  • Weiterhin gibt es Halbleiterspeicher mit planaren Auswahltransistoren im Speicherzellenfeld, die seitlich der angeschlossenen Speicherkondensatoren angeordnet sind.
  • Diese Bauweisen von Transistoren werden schaltungstechnisch meist durch Feldeffekttransistoren, insbesondere MOSFETs (metal oxide semiconductor field effect transistor) realisiert, bei denen zwischen zwei Source/Drain-Gebieten unterhalb eines Gate-Dielektrikums ein elektrisch leitfähiger Kanal durch Inversion dotiertem Halbleitermaterials gebildet wird. Der Inversionskanal besitzt eine Kanallänge zwischen Source und Drain sowie eine Kanalbreite, die im wesentlichen der verwendeten optischen Auflösungsgrenze entsprechen.
  • Angesichts kleiner werdender Betriebsspannungen und kleiner werdender lateraler Abmessungen der Speicherzellen bei begrenzter Stromdichte kann die Schreib- und Lesegeschwindigkeit nicht ausreichend auf das gewünschte Maß gesteigert werden.
  • Vor allem verursachen Leckströme, die unter anderem über die elektrische Verbindung zwischen beiden Source/Drain-Gebieten fließen, eine vorzeitige Entladung gespeicherter Informationen, was gerade bei flüchtigen Halbleiterspeichern die Wiederauffrischungsperiode verkürzt und den Stromverbrauch des Speichers in die Höhe treibt.
  • Insbesondere Transistoren, bei denen der Kanalbereich durch eine Isolationsschicht gegen das Halbleitersubstrat elektrisch isoliert ist, sind herkömmlich beispielsweise nicht als Auswahltransistor für Halbleiterspeicher einsetzbar, da im Off-Zustand die Majoritätsladungsträger im Kanalbereich weder durch die Isolationsschicht noch durch die pn-Übergänge zu Source und Drain abfließen können, sondern im Laufe der Zeit akkumulieren und schließlich zu Leckströmen zwischen etwa einem Speicherkondensator und einer Bitleitung führen. Auch bei Halbleiterspeichern mit einem Kanalbereich, dessen elektrisches Potential in Ermangelung eines Substratkontakts variabel ist (”floating body”), treten solche Leckströme auf.
  • In Stand der Technik existieren auch Transistoren, die speziell zur dauerhaften, nicht-flüchtigen Speicherung eingesetzt werden, und zwar Floating-Gate-Transistoren, wie sie etwa aus US 5 576 637 A , aus US 5 889 304 A oder aus US 5 999 444 A bekannt sind. Bei ihnen existiert ein Tunneloxid zwischen dem Floating-Gate und dem Kanalbereich, damit Ladungsträger in das Floating-Gate gelangen können. Andererseits ist die Wortleitung und somit auch das Steuer-Gate gegenüber dem Floating-Gate durch ein Dielektrikum ausreichender Dicke getrennt, um ein Abfließen der dauerhaft zu speichernden Ladungen aus dem Floating-Gate in die Wortleitung zu verhindern.
  • S. M. Sze: ”Physics of Semiconductor Devices” (New York: Wiley-Interscience Pulication”; 1981, S. 439 und 493) zeigt einen Transistor mit einer bereichsweisen Verarmung an Majoritätsladungsträgern in einem oberen Bereich eines Substrats nahe der Source-Drain-Gebiete. Zwischen dem oberen Bereich des Substrats und einem tiefer liegenden Substratbereich besteht ein unvollständig isolierender pn-Übergang.
  • US 5 953 246 A schließlich zeigt einen herkömmlichen integrierten Halbleiterspeicher mit Speicherzellen, die jeweils einen Auswahltransistor und einen Grabenkondensator umfassen.
  • Es ist die Aufgabe der vorliegenden Erfindung, einen integrierten Halbleiterspeicher mit einem Transistor bereitzustellen, der weniger anfällig gegen Leckströme ist und insbesondere im Off-Zustand solche Leckströme zwischen dem ersten und dem zweiten Source/Drain-Gebiet unterdrückt, die aufgrund parasitärer Bipolareffekte entstehen könnten.
  • Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß bei dem eingangs genannten integrierten Halbleiterspeicher das Gate-Dielektrikum ein hochohmiger Tunnelkontakt ist, der einen ersten Bereich aufweist, dessen Schichtdicke so gering ist, daß im ausgeschalteten Zustand des Transistors in dem Strukturelement thermisch erzeugte Majoritätsladungsträger durch direktes Tunneln durch das Gate-Dielektrikum hindurch in die Wortleitung gelangen. Außerdem ist der Transistor ein Auswahltransistor, und die Speicherzelle weist ferner einen Speicherkondensator auf, der mit dem ersten Source/Drain-Gebiet elektrisch kurzgeschlossen ist.
  • Durch den erfindungsgemäßen hochohmigen Tunnelkontakt können in Off-Zustand entstehende Ladungsträger, und zwar Majoritätsladungsträger, die normalerweise einen Beitrag zu Leckströmen zwischen dem ersten und dem zweiten Source/Drain-Gebiet, beispielsweise zwischen dem Speicherkondensator und der Bitleitung liefern würden, in die Gate-Elektrode abfließen.
  • Während das Gate-Dielektrikum normalerweise zur elektrischen Isolation zwischen dem Kanalgebiet und der Gate-Elektrode dient und daher unter dem Gesichtspunkt seiner Isolationseigenschaften optimiert wird, wird erfindungsgemäß das Gate-Dielektrikum auch zum Ladungstransport eingesetzt. Der Ladungstransport von dem zwischen erstem und zweitem Source/Drain-Gebiet gelegenen Strukturelement aus Halbleitermaterial, das insbesondere ein Steg sein kann, hin zur Gate-Elektrode erfolgt dabei durch direktes Tunneln, bei dem die Aufenthaltswahrscheinlichkeit der durchtunnelnden Ladungsträger im Gate-Dielektrikum verschwindet.
  • Derjenige Bereich, in dem das Dielektrikum eine das Tunneln ermöglichende Schichtdicke besitzt, kann entweder die gesamte Fläche zwischen dem Strukturelement aus Halbleitermaterial und der Gate-Elektrode, d. h. die gesamte Fläche zwischen dem Steg und der Gate-Elektrode einnehmen oder ein Teil dieser Fläche sein. Insbesondere kann die Dicke des Gate-Dielektrikums auf der Oberseite kleiner sein als auf den Längsseiten des Steges.
  • Durch die vollständige oder bereichsweise Reduzierung der Schichtdicke des Gate-Dielektrikums wird erfindungsgemäß ein Ersatz für den Substratkontakt hergestellt, der nur bei Halbleitersubstraten ohne eine vergrabene Isolationsschicht möglich ist.
  • Vorzugsweise ist vorgesehen, daß an einem seitlichen Ende des Strukturelements das erste Source/Drain-Gebiet auf der Isolationsschicht angeordnet ist und an einem anderen seitlichen Ende des Strukturelements das zweite Source/Drain-Gebiet auf der Isolationsschicht angeordnet ist, und daß beide Längsseiten des Strukturelements und die Oberseite des Strukturelements mit einer Schichtenfolge aus einem Gate-Dielektrikum und einer Gate-Elektrode bedeckt sind.
  • Hierbei befindet sich der an dem Strukturelement bzw. Steg ausgebildete Auswahltransistor vollständig oberhalb der vergrabenen Isolationsschicht, vorzugsweise einer Oxidschicht, und wird gegen benachbarte Speicherzellen durch die vergrabene Isolationsschicht isoliert. Shallow-Trench-Isolationen sowie Collar-Bereiche können erfindungsgemäß entfallen.
  • Bei dieser Ausführungsform ist an einem Steg aus Halbleitermaterial ein Transistor mit parallel zur Isolationsschicht verlaufender Stromflußrichtung des Transistorkanals vorgesehen. Die Stromflußrichtung ist ferner parallel zur Längsrichtung des Steges. Beide Längsseiten sowie die Oberseite des Steges sind von einem Gate-Dielektrikum und einer darüber angeordneten Gate-Elektrode bedeckt. Dadurch wird eine wesentlich größere Kanalbreite erreicht als bei herkömmlichen Auswahltransistoren, da die doppelte Steghöhe (jeweils an der linken und rechten Längsseite des Steges) sowie die Stegbreite zusammen die Kanalbreite ergeben. Durch große Steghöhen sind somit ohne Vergrößerung der Grundfläche der Speicherzelle hohe Kanalbreiten, d. h. höhere Ströme zum Speichern und Auslesen von Informationen erreichbar, wodurch die Schreib- und Lesegeschwindigkeit des Halbleiterspeichers zunimmt.
  • Somit sind gegensätzliche Anforderungen an die Transistoreigenschaften und an das Retention-Verhalten besser miteinander vereinbar als bei einem herkömmlichen Halbleiterspeicher.
  • Bei einem SOI-Substrat (silicon an insulator), bei dem der Steg vollständig oberhalb der Isolationsschicht angeordnet und durch diese von dem übrigen Halbleitersubstrat getrennt ist, können ohne einen Tunnelkontakt Ladungen, die im Steg vorhanden sind oder thermisch erzeugt werden, nur über die beiden Source/Drain-Gebiete abfließen, wodurch die Leckströme entstehen. Erst der zur Gate-Elektrode führende Tunnelkontakt ermöglicht ein Abfließen ohne Leckstrombeitrag.
  • Vorzugsweise ist vorgesehen, daß das Gate-Dielektrikum einen zweiten Bereich aufweist, der eine Schichtdicke besitzt, die größer ist als die Schichtdicke des ersten Bereichs, aufgrund derer das Gate-Dielektrikum als Tunnelkontakt wirkt. Es ist vorteilhaft, nur einen kleinen Teilbereich der den Steg bedeckenden Oberfläche mit einem als Tunnelkontakt dienenden, besonders dünnen Gate-Dielektrikum zu bedecken, da das Gate-Dielektrikum im On-Zustand ausreichend isolieren muß. Ohnehin sind aufgrund der geringen Höhe etwaiger Tunnelströme nur kleine Flächenbereiche erforderlich, um diese Tunnelströme abzuführen.
  • Dementsprechend ist vorgesehen, daß der erste Bereich des Gate-Dielektrikums ein Fenster verringerter Schichtdicke ist, durch das die thermisch erzeugten Ladungsträger in die Wortleitung gelangen.
  • Hinsichtlich der Anordnung des Fensters für das direkte Tunneln der Ladungsträger sieht eine Ausführungsform vor, daß der erste Bereich des Gate-Dielektrikums auf einer der Isolationsschicht abgewandten Oberseite des Strukturelements angeordnet ist und daß der zweite Bereich beide Längsseiten des Strukturelements umfaßt. An beiden seitlichen Enden des Strukturelements bzw. Steges kann das Gate-Dielektrikums ferner in Form eines Vogelschnabels ausgebildet sein, der nach der Gate-Strukturierung durch einen Oxidationsschritt gebildet wird und der sich entlang der Kanten der Oberseite und der Längsseiten des Steges erstreckt. Hierbei ist an allen Kanten des Steges, die an das erste oder zweite Source/Drain-Gebiet angrenzen, Gate-Dielektrikum verdickt, so daß es im Off-Zustand des Transistors einen Tunnelstrom zwischen der Gate-Elektrode und der inneren Kondensatorelektrode wirksam reduziert.
  • Fertigungstechnisch lassen sich zwei unterschiedliche Schichtdicken des Gate-Dielektrikums durch eine Implantation von Stickstoff in das Strukturelement erreichen. Dementsprechend ist vorgesehen, daß unter dem ersten Bereich des Gate-Dielektrikums, also beispielsweise auf der Oberseite des Strukturelements, eine solche Stickstoffimplantation eingebracht ist.
  • Vorzugsweise ist vorgesehen, daß das Gate-Dielektrikum im ersten Bereich eine Schichtdicke von weniger als 3 nm, vorzugsweise von zwischen 2 und 3 nm, besitzt. In dem zweiten Bereich kann das Gate-Dielektrikum eine Schichtdicke von beispielsweise zwischen 4 und 8 nm besitzen. In jedem Fall ist eine Schichtdickendifferenz von mindestens 0,5 nm, besser noch 1 nm vorteilhaft.
  • Vorzugsweise ist vorgesehen, daß der Speicherkondensator ein Grabenkondensator ist, dessen innere Kondensatorelektrode in einer Tiefe unmittelbar unterhalb der vergrabenen Isolationsschicht nur durch ein Kondensatordielektrikum, das sich bis zum Boden des des Speicherkondensators erstreckt, von einer äußeren Kondensatorelektrode getrennt ist. Bei herkömmlichen Grabenkondensatoren ist in einem oberen Bereich ein Collar-Bereich vorgesehen, der die Ausbildung parasitärer Transistoren verhindert. Er führt zu einer Einengung der inneren Kondensatorelektrode, so daß diese im oberen Bereich nicht nur durch das Kondensatordielektrikum, sondern auch durch den Collar-Bereich, der sich nicht bis zum Boden des Kondensators erstreckt, von der durch das Halbleitermaterial des Substrats gebildeten äußeren Kondensatorelektrode getrennt ist. Dadurch kann der Speicherkondensator erst unterhalb einer gewissen Tiefe, die der Höhe des Collar-Bereichs entspricht, gefertigt werden. Bei der bevorzugten Ausführungsform ohne Collar-Bereich hingegen kann sich der Speicherkondensator bis zur vergrabenen Isolationsschicht, die unmittelbar unterhalb des Steges angeordnet ist, ausgebildet werden, wodurch seine Kapazität steigt.
  • Vorzugsweise ist vorgesehen, daß sich die innere Kondensatorelektrode des Speicherkondensators bis zur Unterseite der vergrabenen Isolationsschicht erstreckt und durch einen Oberflächenkontakt mit dem ersten Source/Drain-Gebiet des Auswahltransistors verbunden ist. Der Oberflächenkontakt befindet sich somit in Höhe der und oberhalb der vergrabenen Isolationsschicht und ist durch diese gegen das tieferliegende Substratmaterial elektrisch isoliert. Leckströme zwischen einem Speicherkondensator und einem Auswahltransistor können somit in diesem Bereich kaum auftreten.
  • Vorzugsweise ist vorgesehen, daß die Oberseite des Oberflächenkontakts unterhalb der Höhe der Oberseite des Strukturelements angeordnet ist und durch eine isolierende obere Füllstruktur gegen eine an dem Speicherkondensator vorbeiführende Wortleitung elektrisch isoliert ist. Diese Wortleitung (passing wordline) wird gewöhnlich auf gleicher Höhe wie die an den Auswahltransistor angeschlossene Wortleitung ausgebildet, welche die Oberseite des Strukturelements bedeckt. Die auf gleicher Höhe verlaufende passing wordline ist durch die obere Füllstruktur gegenüber der Oberseite des nach oben verkürzten Oberflächenkontakts isoliert.
  • Vorzugsweise ist vorgesehen, daß das Halbleitersubstrat unterhalb der vergrabenen Isolationsschicht dotiert ist. Der Einsatz eines SOI-Substrats (silicon an insulator) in Verbindung mit der hier vorgeschlagenen Bauweise von Auswahltransistoren ermöglicht eine besonders gute Isolierung des Strompfades zwischen einem Auswahltransistor und dem daran angeschlossenen Speicherkondensator gegen andere benachbarte Speicherzellen sowie gegenüber dem tieferliegenden Halbleitersubstrat.
  • Vorzugsweise ist vorgesehen, daß das zweite Source/Drain-Gebiet in Längsrichtung des Strukturelements dieselbe Abmessung, d. h. dieselbe Breite besitzt wie die Unterseite eines Spacers einer das Strukturelement bedeckenden Wortleitung und daß das zweite Source/Drain-Gebiet auf der dem Strukturelement abgewandten Seite mit einem Bitleitungskontakt verbunden ist. Somit läßt sich mit Hilfe des Wortleitungsspacers eines der Source/Drain-Gebiete auf einfache Weise strukturieren. Die dem Strukturelement abgewandte Seitenfläche dieses Source/Drain-Gebiets kann durch einen Bitleitungskontakt mit einer oberhalb des Strukturelements und oberhalb der Wortleitung verlaufenden Bitleitung verbunden sein.
  • Dementsprechend ist vorgesehen, daß oberhalb des Strukturelements eine Bitleitung angeordnet ist, die parallel zur Längsrichtung des Strukturelements verläuft und an das zweite Source/Drain-Gebiet angeschlossen ist. Durch diese Bitleitung können in ihrer Längsrichtung aneinandergereihte, durch Kondensatorgräben unterbrochene Strukturelemente an jeweils einem Ende über den Bitleitungskontakt kontaktiert werden. In Richtung der Wortleitungen benachbart zu den Strukturelementen und in einer Höhe unterhalb der Bitleitungen ist, soweit dort keine Wortleitungen verlaufen, das Speicherzellenfeld mit einem isolierenden Material, beispielsweise einem Oxid oder Nitrid aufgefüllt.
  • Vorzugsweise ist vorgesehen, daß senkrecht zur Längsrichtung des Strukturelements eine Wortleitung verläuft, die das Gate-Dielektrikum auf beiden Längsseiten und auf der Oberseite des Strukturelements bedeckt. Die durch die Wortleitung gebildete, an beiden in Längsrichtung verlaufenden Seitenwänden des Strukturelements bzw. Steges nur durch die Gate-Oxidschicht von dem Halbleitermaterial des Steges getrennte Gate-Elektrode führt zu einer Kanalbreite, die lediglich durch die Steghöhe begrenzt ist. Die Kanalbreite kann somit größer gewählt werden als die Strukturbreite (critical dimension), d. h. die verwendete optische Auflösungsgrenze der lithographischen Strukturierung. Der Steg kann schmaler strukturiert sein als die optische Auflösungsgrenze, er kann beispielsweise schmaler sein als die über ihm verlaufende Bitleitung. Die Kanalbreite wird dadurch nicht nennenswert beeinträchtigt, da im wesentlichen die Steghöhe zur Kanalbreite beiträgt.
  • Vorzugsweise ist vorgesehen, dass an die Wortleitung eine Mehrzahl von Speicherzellen angeschlossen ist.
  • Im Übrigen ist vorzugsweise vorgesehen, dass das Strukturelement stegförmig ausgebildet ist.
  • Vorzugsweise weist der Halbleiterspeicher eine Vielzahl von Speicherzellen des Halbleiterspeichers mit an Strukturelementen ausgebildeten Transistoren auf, wobei nur an jedem zweiten Kreuzungspunkt zwischen einer Bitleitung und einer Wortleitung ein Bitleitungskontakt angeordnet ist und an den übrigen Kreuzungspunkten eine Wortleitung oberhalb oder unterhalb eines Speicherkondensators vorbeiführt. Die an den Strukturelementen ausgebildeten Auswahltransistoren lassen sich somit relativ zur Richtung der Wortleitungen und Bitleitungen in einem diagonalen Raster einander nächstbenachbarter Auswahltransistoren anordnen.
  • Der hier vorgeschlagene integrierte Halbleiterspeicher ist insbesondere ein dynamischer Schreib-Lese-Speicher, insbesondere ein DRAM (dynamical random access memory).
  • Die Erfindung wird nachstehend mit Bezug auf die Figuren beschrieben. Es zeigen:
  • 1 einen schematischen Querschnitt durch eine Ausführungsform eines erfindungsgemäßen integrierten Halbleiterspeichers,
  • 2 einen weiteren schematischen Querschnitt entlang der Linie C-C in 1 und
  • 3 eine Detailansicht aus 2,
  • 4 eine weitere Detailansicht aus 2,
  • 5 eine Querschnittansicht entlang der Längsrichtung des Steges entsprechend 4 und
  • 6 eine schematische Draufsicht auf den Halbleiterspeicher der 1 und 2.
  • 1 zeigt einen integrierten Halbleiterspeicher 10 mit einem SOI-Substrat 20, dessen vergrabene Isolationsschicht 11 unmittelbar unterhalb der an stegförmigen Strukturelementen 4 ausgebildeten Auswahltransistoren 3 der Speicherzellen 1 angeordnet ist. Die vergrabene Isolationsschicht, vorzugsweise Oxidschicht 11 besitzt Öffnungen, in denen ein Grabenkondensator 2 in das Substrat 20 eingelassen ist und durch einen in der Öffnung angeordneten Kontakt, einen Oberflächenkontakt 19, mit einem ersten Source/Drain-Gebiet 5 des Auswahltransistors 3 verbunden ist. Dieses erste Source/Drain-Gebiet 5 befindet sich an einem ersten Ende A des in Längsrichtung x verlaufenden Steges bzw. stegförmigen Strukturelements 4, das zweite Source/Drain-Gebiet 6 ist an dessen anderem seitlichen Ende B angeordnet. Zwischen diesen Enden A, B erstreckt sich der Steg mit seiner Haupterstreckungsrichtung x, die mit der Stromflußrichtung I des Transistorkanals zusammenfällt. Der Steg ist von oben sowie auf seinen Seitenwänden oberhalb und unterhalb der Zeichenebene von einem Gateoxid 9 und von einer Gate-Schichtenfolge, die durch den dort vorbeilaufenden Abschnitt einer Wortleitung 16 gebildet wird, umgeben.
  • Der Speicherkondensator 2 besitzt anders als herkömmliche Speicherkondensatoren keinen Collar-Bereich. Statt dessen ist die innere Kondensatorelektrode 12 in einer Tiefe unmittelbar unterhalb der Isolationsschicht 11 nur durch ein Kondensatordielektrikum 13, das sich bis zum Boden 26 des Speicherkondensators erstreckt, von einer äußeren Kondensatorelektrode 18 getrennt.
  • 2 zeigt einen Schnitt aus 1 entlang der Linie C-C, d. h. senkrecht zur Zeichenebene der 1. In 2 verläuft der Transistorkanal senkrecht zur Zeichenebene durch den Steg hindurch, und zwar entlang beider Seitenflächen 14 und entlang der Oberseite 15. Dort ist die Gate-Schichtenfolge der Wortleitung 16, die sich beispielsweise aus einer unteren Gate-Schicht 7, etwa aus Polysilizium und einer oberen Gate-Schicht, wie Wolfram enthalten kann, zusammensetzt, nur durch das Gateoxid 9 oder ein sonstiges Dielektrikum von dem Kanalbereich des Steges bzw. des Strukturelements 4 getrennt.
  • Die Abmessungen in 2 sind nicht maßstäblich dargestellt. Vorzugsweise ist die Steghöhe größer als die verwendete optische Auflösungsgrenze beim lithographischen Belichten während der Fertigung des Halbleiterspeichers. Insbesondere kann die Steghöhe und somit die Höhe der Seitenflächen 14 größer als der Abstand der Bitleitungen 17 voneinander sein, wodurch eine größere Kanalbreite erreicht wird als bei einem herkömmlichen Auswahltransistor. Unterhalb des Steges ist in 2 die Oxidschicht 11 und darunter das Bulk-Material des Substrats 20 angeordnet, welches vorzugsweise dotiert, insbesondere stark n-dotiert ist. Die Dotierung des Steges bzw. des Strukturelements 4 kann abweichend davon an die gewünschten elektrischen Eigenschaften des Auswahltransistors angepaßt sein. Insbesondere kann das Halbleitermaterial des Steges bzw. des Strukturelements 4 mit einem anderen Dotierungstyp, einem anderen Dotierstoff und/oder einer anderen Dotierstoffkonzentration dotiert sein als das Halbleitermaterial 20 unterhalb der vergrabenen Oxidschicht 11. Die Bitleitung 17 ist in 2 durch eine Oxidschicht 22 oder ein anderes Dielektrikum gegen die Wortleitung 16 isoliert.
  • Der in 2 im Querschnitt senkrecht zur Stromrichtung dargestellte Steg verläuft in 1 von rechts nach links zwischen dem ersten und dem zweiten Source/Drain-Gebiet 5, 6. Der Oberflächenkontakt 19 besitzt eine Oberseite, die tiefer angeordnet ist als die Oberseite 15 des Steges bzw. des Strukturelements 4 und kann daher leicht durch eine isolierende Füllstruktur 30, beispielsweise ein Oxid bedeckt werden, bevor eine vorbeilaufende Wortleitung 16a (passing wordline) über dem Kondensatorgraben abgeschieden wird. Zum Isolieren der Wortleitungen gegen die Bitleitungen wird eine Isolationsschicht 22 abgeschieden.
  • Der Speicherkondensator 2 besitzt als äußere Kondensatorelektrode entweder eine noch unterhalb der vergrabenen Isolationsschicht 11 angeordnete, im Bulk-Material angeordnete vergrabene Elektrode (buried plate) oder besteht aus dem dotierten, vorzugsweise stark n-dotierten Substratmaterial des Halbleitersubstrats 20. Die innere Kondensatorelektrode 12 ist nur durch ein Kondensatordielektrikum 13, welche auch eine Schichtenfolge sein kann, von dem Substrat 20 getrennt, und zwar auch in einem obersten Bereich dicht unterhalb der Isolationsschicht 11, wo herkömmlich ein Collar-Bereich vorgesehen ist. Die elektrische Verbindung zwischen der inneren Kondensatorelektrode 12 und dem ersten Source/Drain-Gebiet 5 des Auswahltransistors 3 wird durch einen Oberflächenkontakt 19 hergestellt.
  • Der Oberflächenkontakt 19 und der Auswahltransistor 3 sind durch die vergrabene Isolationsschicht 11 gegen das Halbleitermaterial des Halbleitersubstrats 20 isoliert, so daß Leckströme, sofern sie überhaupt auftreten, in diesem Bereich kleiner sind als bei herkömmlichen Halbleiterspeichern.
  • In 2 sind die unterschiedlichen Schichtdicken in verschiedenen Bereichen des Gate-Dielektrikums 9 lediglich angedeutet. 3 zeigt daher eine vergrößerte Detailansicht aus 2, in der der Steg, das Gate-Dielektrikum 9 und ein Ausschnitt der Gate-Elektrode bzw. der Wortleitung 16 dargestellt sind. Auf den Seitenwänden 14 des Steges, die sich in dessen Längsrichtung erstrecken, besitzt das Gate-Oxid eine Schichtdicke D, die kein Tunneln von Ladungsträgern aus dem Steg in die Gate-Elektrode bzw. die Wortleitung 16 ermöglicht. Auf der Oberseite 15 des Steges jedoch besitzt das Gate-Oxid eine Schichtdicke d von weniger als 3 nm, so daß dort ein Tunneln beispielsweise von Löchern im Falle eines n-dotierten Steges möglich ist. Das Gate-Oxid auf der Stegoberseite 15 bildet somit ein Fenster F, das den bei SOI-Substraten nicht möglichen Substratkontakt ersetzt.
  • 4 zeigt eine Schnittansicht durch das Stegende, an welchem das Gate-Oxid in Form eines Vogelschnabels eine Schichtdicke D' verdickt ist. Die kleineren, voneinander unterschiedlichen Schichtdicken des Gate-Oxids unterhalb der Zeichenebene (d auf der Stegoberseite und D auf den Seitenflächen) sind gestrichelt angedeutet. In 4 erstreckt sich der Inversionskanal 34 im On-Zustand des Transistors über den gesamten Stegquerschnitt.
  • 5 zeigt eine Querschnittsansicht aus 4, jedoch entlang der Schnittebene der 1. Zwischen den Source/Drain-Gebieten 5, 6 ist der Steg bzw. das Strukturelement 4 angeordnet, das durch das Gate-Oxid bzw. durch das Gate-Dielektrikum 9 bedeckt ist. An den Enden A und B des Steges besitzt das Gate-Oxid die Schichtdicke D' (”Vogelschnabel”); in einem mittleren Bereich der Stegoberseite 15 hingegen nur die Schichtdicke d von weniger als 3 nm. Fertigungstechnisch läßt sich ein solches Tunnelfenster durch eine Stickstoffimplantation herstellen. Der Vogelschnabel wird nach der Gate-Strukturierung durch einen Oxidationsschritt gefertigt.
  • Wenn, wie in 5 dargestellt, der Auswahltransistor ein n-MOSFET ist, können die Elektronen thermisch erzeugter Elektron-Loch-Paare an den Stegenden in die n-dotierten Source/Drain-Gebiete 5, 6 abwandern, wohingegen die Löcher nur über den Tunnelkontakt in die Gate-Elektrode abfließen können, der ein direktes Tunneln ermöglicht. Der Tunnelkontakt ersetzt den bei SOI-Substraten nicht möglichen Substratkontakt.
  • 6 zeigt in Draufsicht eine Anordnung von sieben Speicherkondensatoren 2, die zur rechten Seite hin mit je einem Auswahltransistor 3, der jeweils an einem Steg bzw. einem Strukturelement 4 ausgebildet ist, verbunden sind. Die Speicherkondensatoren 2 sind unterhalb der vergrabenen Isolationsschicht 11 angeordnet, die Auswahltransistoren 3 hingegen oberhalb der vergrabenen Isolationsschicht 11. Die Wortleitungen 16 kreuzen die Längsrichtung x der Stege und bedecken beide Längsseiten dieser Stege sowie deren Oberseite. Dadurch wird nicht nur eine große Kanalbreite erzielt; durch sehr schmale Stege, die in Richtung y mit Hilfe von Spacern schmaler gestaltet sein können als der Abstand der Bitleitungen 17 voneinander, kann in dem Halbleitermaterial des Steges eine völlige Verarmung an Ladungsträgern erreicht werden, so daß eine nahezu ideale On-/Off-Stromcharakteristik des Auswahltransistors 3 erreichbar ist. Die Unterschwellensteilheit eines solchen Transistors ist deutlich höher als bei einem herkömmlichen Transistor; es kann mit einer deutlich reduzierten Spannung am Gate ein wesentlich höherer Strom erzielt werden. Dadurch ergeben sich Vorteile gegenüber herkömmlichen Speichertypen, etwa eine höhere Stromaufnahme und ein geringerer Flächenverbrauch der Schaltungen.
  • In 6 sind die Stege in Reihen entlang der Bitleitungen 17, die über ihnen verlaufen, angeordnet, wobei in Richtung y der Wortleitungen 16 benachbarte Stege in x-Richtung zueinander versetzt sind, so daß solche benachbarten Speicherzellen, die durch zwei verschiedene Wortleitungen 16 angesteuert werden, stets auch zugleich durch zwei verschiedene Bitleitungen 17 angeschlossen sind.
  • Bei der Herstellung der oben beschriebenen Ausführungsform eines erfindungsgemäßen Halbleiterspeichers wird beispielsweise ein SOI-Substrat, welches unterhalb seiner Oxidschicht 11 dotiert sein kann, mit einer Schichtenfolge zur Ätzung einer Maske für die Strukturierung von Kondensatorgräben bedeckt. Solch eine Schichtenfolge kann etwa aus einem Oxid, einem Nitrid, einem Borsilikatglas sowie Polysilizium bestehen. Nach der photolithographischen Ätzung der Kondensatorgräben werden das Kondensatordielektrikum (etwa ein Nitrid, Oxid, Aluminiumoxid etc.) und darauf die innere Kondensatorelektrode aus beispielsweise stark n-dotiertem Polysilizium abgeschieden. Das Material der inneren Kondensatorelektrode wird bis höchstens zur Unterkante der vergrabenen Isolationsschicht 11 des Halbleitersubstrats 20 rückgeätzt. Das Kondensatordielektrikum 13 wird dann in Höhe des Steges entfernt, eine Polysiliziumschicht abgeschieden und anschließend bis etwa auf Höhe der Stegoberseite oder wenig tiefer rückgeätzt. Jeder Oberflächenkontakt 19 wird in Richtung seines linken nächstgelegenen Steges zur Hälfte entfernt und die so entstandene Öffnung mit einem isolierenden Material, etwa einem Oxid 30 gefüllt, welches vorzugsweise auch die Oberseite des Oberflächenkontakt 19 bedeckt. Anschließend wird eine Hartmaske zur Strukturierung der Stege lithographisch strukturiert. Um besonders feine Hartmaskenstrukturen für die Stegstrukturierung herzustellen, kann auch ein Spacer als Maske verwendet werden. Dadurch lassen sich Stegbreiten in y-Richtung erzielen, die schmaler sind als die zur Strukturierung verwendete lithographische Auflösungsgrenze, mit der Wortleitungen und Bitleitungen strukturiert werden. Nach der Ätzung der Umgebungen der Stege wird die Ätzmaske entfernt, die Dotierung des Kanalgebietes durch eine Implantation in das Halbleitermaterial des Steges eingebracht und die Gate-Oxidschicht mit bereichsweise unterschiedlich großen Schichtdicken gewachsen, wie vorstehend beschrieben, wodurch das Tunnelfenster entsteht. Auf diese wird Polysilizium als erste Gate-Schicht 7 abgeschieden und chemisch-mechanisch poliert, um darüber eine zweite Gate-Schicht 8 aus beispielsweise Wolfram und eine Deckschicht aus Nitrid 23 abzuscheiden und anschließend die so gebildete Wortleitungsschichtenfolge lithographisch zu strukturieren. Diese Strukturierung beinhaltet eine Nitridätzung, eine Lackentfernung, eine Wolframätzung, eine Ätzung von Polysilizium und die anschließende Seitenwandoxidation der Wortleitung. Anschließend wird ein Nitrid oder ein anderes Spacermaterial abgeschieden und anisotrop rückgeätzt, wodurch Spacer 21, 24 entstehen. Anschließend werden die zweiten Source/Drain-Gebiete implantiert und durch eine Oxinitrid-Abscheidung und eine Abscheidung von BPSG (Borphosphorsilikatglas), welches thermisch verflossen wird, bedeckt. Nach dem Rückpolieren der BPSG-Füllung bis auf die Oberseite des die Wortleitungen bedeckenden Nitrids 23 wird ein undotiertes Oxid abgeschieden und lithographisch strukturiert, um Bitleitungskontaktlöcher zum Kontaktieren der zweiten Source/Drain-Gebiete 6 herzustellen, wobei eine Oxidätzung, eine Oxinitridätzung und eine Siliziumätzung aufeinanderfolgen. Schließlich wird ein Metall zur Herstellung der Bitleitungskontakte und der Bitleitungen selbst abgeschieden. Auf diese Weise kann an den Stegen im Speicherzellenfeld ein Auswahltransistor mit einem Transistorkanal horizontaler Stromrichtung hergestellt werden, der im On-Zustand einen hohen Schreib- und Lesestrom zum Speicherkondensator 2 ermöglicht und im Off-Zustand dennoch durch die vergrabene Isolationsschicht 11 gegenüber dem Material des Halbleitersubstrats 20 isoliert ist. Der auf diese Weise hergestellte integrierte Halbleiterspeicher besitzt zudem Speicherkondensatoren 2, die sich näher bis an die Oberfläche des Halbleitersubstrats erstrecken und daher auch eine geringfügig größere Kapazität als herkömmliche Speicherkondensatoren besitzen. Der Speicherkondensator kann ebenfalls ein Stapelkondensator (stacked capacitor), insbesondere ein oberhalb von Wortleitungen angeordneter Kondensator sein. In diesem Fall besteht keinerlei elektrische Verbindung zwischen dem Substratmaterial und der Speicherzelle. Eine dem erfindungsgemäßen Halbleiterspeicher zugrundeliegende Speicherzelle hat typischerweise eine Grundfläche von 8 F2, wobei F der optischen Auflösungsgrenze bzw. typischen Strukturbreite lithographisch erzeugter Strukturen entspricht.
  • Die in den Figuren dargestellte Ausführungsform eines erfindugnsgemäßen Halbleiterspeichers ist nur beispielhaft. Alternativ kann der Halbleiterspeicher beispielsweise ein Speicher mit einem Stapelkondensator oder ein Speicher ohne Kondensator sein, der nur Transistoren aufweist. Auch kann jeder beliebige Halbleiterspeicher, der ein ”floating body”, d. h. einen Kanalbereich mit variablem elektrischem Potential ohne Substratanschluß aufweist, mit einem erfindungsgemäßen Tunnelfenster ausgestattet sein.
  • Bezugszeichenliste
    • 1
    Speicherzelle
    2
    Speicherkondensator
    3
    Transistor
    4
    Strukturelement
    5
    erstes Source/Drain-Gebiet
    6
    zweites Source/Drain-Gebiet
    7
    untere Gate-Schicht
    8
    obere Gate-Schicht
    9
    Gate-Dielektrikum
    10
    integrierter Halbleiterspeicher
    11
    vergrabene Isolationsschicht
    12
    innere Kondensatorelektrode
    13
    Kondensatordielektrikum
    14
    Längsseite 15 Oberseite
    16
    Wortleitung
    16a
    vorbeilaufende Wortleitung
    17
    Bitleitung
    18
    Innenwandung eines Speicherkondensators
    19
    Oberflächenkontakt
    20
    Halbleitersubstrat
    21
    Spacer
    22
    Oxidschicht
    23
    Nitridschicht
    24
    weiterer Spacer
    25
    isolierende Füllung
    26
    Boden des Speicherkondensators
    30
    isolierende Füllstruktur
    31
    erster Bereich
    32
    zweiter Bereich
    33
    Stickstoff-Implantation
    34
    Inversionskanal
    A, B
    seitliches Ende
    d, D
    Schichtdicke
    F
    Fenster verringerter Schichtdicke
    I
    Stromflußrichung des Transistorkanals

Claims (19)

  1. Integrierter Halbleiterspeicher (10) mit mindestens einer Speicherzelle (1), die zumindest einen Transistor (3) aufweist, der im eingeschalteten Zustand einen Inversionskanal (34) ausbildet, – wobei der Transistor (3) ein erstes Source/Drain-Gebiet (5) und ein zweites Source/Drain-Gebiet (6) und ein Strukturelement (4) aus Halbleitermaterial zwischen dem ersten (5) und dem zweiten Source/Drain-Gebiet (6) aufweist, – wobei das Strukturelement (4) aus Halbleitermaterial durch eine Isolationsschicht (11) gegenüber einem Halbleitersubstrat (20) isoliert ist und an ein Gate-Dielektrikum (9) angrenzt, das an eine Wortleitung (16) angrenzt, – wobei das Gate-Dielektrikum (9) ein hochohmiger Tunnelkontakt ist, der einen ersten Bereich (31) aufweist, dessen Schichtdicke (d) so gering ist, daß im ausgeschalteten Zustand des Transistors (3) in dem Strukturelement (4) thermisch erzeugte Majoritätsladungsträger durch direktes Tunneln durch das Gate-Dielektrikum (9) hindurch in die Wortleitung (16) gelangen, und – wobei im eingeschalteten Zustand des Transistors (3) das gesamte Strukturelement (4) an Majoritätsladungsträgern verarmt ist, – wobei der Transistor (3) ein Auswahltransistor ist und – wobei die Speicherzelle (1) ferner einen Speicherkondensator (2) aufweist, der mit dem ersten Source/Drain-Gebiet (5) elektrisch kurzgeschlossen ist.
  2. Integrierter Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, – daß an einem seitlichen Ende (A) des Strukturelements (4) das erste Source/Drain-Gebiet (5) auf der Isolationsschicht (11) angeordnet ist und an einem anderen seitlichen Ende (B) des Strukturelements (4) das zweite Source/Drain-Gebiet (6) auf der Isolationsschicht (11) angeordnet ist, und – daß beide Längsseiten (14) des Strukturelements (4) und die Oberseite (15) des Strukturelements (4) mit einer Schichtenfolge aus einem Gate-Dielektrikum (9) und einer Gate-Elektrode bedeckt sind.
  3. Integrierter Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Gate-Dielektrikum (9) einen zweiten Bereich (32) aufweist, der eine Schichtdicke (D) besitzt, die größer ist als die Schichtdicke (d) des ersten Bereichs (31).
  4. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Bereich (31) ein Fenster (F) verringerter Schichtdicke (d) ist, durch das die thermisch erzeugten Ladungsträger in die Wortleitung (16) gelangen.
  5. Integrierter Halbleiterspeicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der erste Bereich (31) des Gate-Dielektrikums (9) auf einer der Isolationsschicht (11) abgewandten Oberseite (15) des Strukturelements (4) angeordnet ist und daß der zweite Bereich (32) beide Längsseiten (14) des Strukturelements (4) umfaßt.
  6. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß unter dem ersten Bereich (31) des Gate-Dielektrikums (9) eine Stickstoffimplantation (33) in das Strukturelement (4) eingebracht ist.
  7. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Gate-Dielektrikum (9) im ersten Bereich (31) eine Schichtdicke (d) von weniger als 3 nm besitzt.
  8. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß das Gate-Dielektrikum (9) im ersten Bereich (31) eine Schichtdicke (d) von zwischen 2 und 3 nm besitzt.
  9. Integrierter Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, daß der Speicherkondensator (2) ein Grabenkondensator ist, dessen innere Kondensatorelektrode (12) in einer Tiefe unmittelbar unterhalb der vergrabenen Isolationsschicht (11) nur durch ein Kondensatordielektrikum (13), das sich bis zum Boden (26) des Speicherkondensators (2) erstreckt, von einer äußeren Kondensatorelektrode (18) getrennt ist.
  10. Integrierter Halbleiterspeicher nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß sich die innere Kondensatorelektrode (12) des Speicherkondensators (2) bis zur Unterseite der vergrabenen Isolationsschicht (11) erstreckt und durch einen Oberflächenkontakt (19) mit dem ersten Source/Drain-Gebiet (5) des Auswahltransistors (3) verbunden ist.
  11. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Oberseite eines Oberflächenkontakts (19) für die innere Kondensatorelektrode (12) unterhalb der Höhe der Oberseite des Strukturelements (4) angeordnet ist und durch eine isolierende obere Füllstruktur (30) gegen eine an dem Speicherkondensator (2) vorbeiführende Wortleitung (16a) elektrisch isoliert ist.
  12. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß das Halbleitersubstrat (20) unterhalb der vergrabenen Isolationsschicht (11) dotiert ist.
  13. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß das zweite Source/Drain-Gebiet (6) in Längsrichtung (x) des Strukturelements (4) dieselbe Abmessung besitzt wie die Unterseite eines Spacers (21) einer das Strukturelement (4) bedeckenden Wortleitung (16) und daß das zweite Source/Drain-Gebiet (6) auf der dem Strukturelement (4) abgewandten Seite mit einem Bitleitungskontakt (17a) verbunden ist.
  14. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß oberhalb des Strukturelements (4) eine Bitleitung (17) angeordnet ist, die parallel zur Längsrichtung (x) des Strukturelements (4) verläuft und an das zweite Source/Drain-Gebiet (6) angeschlossen ist.
  15. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß senkrecht zur Längsrichtung (x) des Strukturelements (4) eine Wortleitung (16) verläuft, die das Gate-Dielektrikum (9) auf beiden Längsseiten (14) und auf der Oberseite (15) des Strukturelements bedeckt.
  16. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß an die Wortleitung (16) eine Mehrzahl von Speicherzellen (1) angeschlossen ist.
  17. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß das Strukturelement (4) stegförmig ausgebildet ist.
  18. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß der Halbleiterspeicher eine Vielzahl von Speicherzellen (1) mit an Strukturelementen (4) ausgebildeten Transistoren (3) aufweist, wobei nur an jedem zweiten Kreuzungsort zwischen einer Bitleitung (17) und einer Wortleitung (16) ein Bitleitungskontakt (17a) angeordnet ist und an den übrigen Kreuzungsorten eine Wortleitung (16) oberhalb oder unterhalb eines Speicherkondensators (2) vorbeiführt.
  19. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, daß der integrierte Halbleiterspeicher (10) ein dynamischer Schreib-Lese-Speicher ist.
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