DE10214743A1

DE10214743A1 - Struktur und Verfahren zur verbesserten Isolation in Grabenspeicherzellen

Info

Publication number: DE10214743A1
Application number: DE10214743A
Authority: DE
Inventors: Andreas Knorr; Stephan Kudelka; Jack Mandelman; Stephan Rahn; Helmut Tews; Michael Wise
Original assignee: International Business Machines Corp; Infineon Technologies North America Corp
Current assignee: Infineon Technologies AG; International Business Machines Corp
Priority date: 2001-04-03
Filing date: 2002-04-03
Publication date: 2004-11-04
Also published as: US6437401B1; TW571384B

Abstract

Es werden eine Grabenkondensatorstruktur zur verbesserten Ladungshaltung und ein Verfahren zu dessen Herstellung bereitgestellt. Ein Graben wird in einem p-leitenden Halbleitersubstrat ausgebildet. Ein Isolationskragen liegt in einem oberen Teil des Grabens. Das Substrat neben dem oberen Teil des Grabens enthält ein erstes n·+·-leitendes Gebiet und ein zweites n·+·-leitendes Gebiet. Diese Gebiete stoßen jeweils an eine Wand des Grabens an und sind durch einen Teil des p-leitenden Halbleitersubstrats vertikal voneinander getrennt. Ein den Umfang des Grabens umgebender Hohlraum ist in der Wand des Grabens ausgebildet und liegt in dem Substrat zwischen dem ersten und zweiten n·+·-leitenden Gebiet.

Description

Erfindungsgebiet
Die vorliegende Erfindung betrifft allgemein ein Bauelement und die Bauelementherstellung und insbesondere Transistor-Grabenkondensator-Speicherzellen.

Integrierte Schaltungen (ICs) verwenden Kondensatoren zur Ladungsspeicherung. Durch das Vorliegen oder die Abwesenheit gespeicherter Ladung, ihren Ladungsspeicherzustand, werden in Kondensatoren in ICs enthaltene Informationen definiert. Beispielsweise speichern Speicherbauelemente, einschließlich Direktzugriffsspeicher (RAMs), wie etwa dynamische RAMs (DRAMs), Ladung in Kondensatoren; die relative Ladungsmenge in dem Kondensator wird üblicherweise zum Darstellen eines Datenbit („0" oder „1") verwendet.

Ein DRAM-IC enthält ein Array aus Speicherzellen, die durch Zeilen und Spalten leitender Leitungen miteinander verbunden sind. Die Zeilen und Spalten leitender Leitungen werden in der Regel als Wortleitungen bzw. Bitleitungen bezeichnet. Auf Zellen im Speicherarray kann zum Lesen oder Schreiben von Datenbit durch Aktivieren entsprechender Wortleitungen und Bitleitungen zufällig zugegriffen werden.

Eine DRAM-Speicherzelle enthält in der Regel einen Zugriffstransistor, der mit einem Speicherkondensator in Reihe geschaltet ist. Der Zugriffstransistor einer DRAM-Speicherzelle besteht in der Regel aus einem Metalloxid-Halbleiter-Feldeffekt-Transistor (MOSFET). Der MOSFET enthält einen Halbleiterkörper (Substrat) eines ersten Leitfähigkeitstyps und ein erstes und zweites Gebiet des entgegengesetzten Leitfähigkeitstyps, die durch einen Teil des Substrats getrennt sind, das von einem Gateleiter bedeckt ist, der durch eine Dielektrikumsschicht von der Oberfläche des Substrats getrennt ist. Das erste und zweite Gebiet werden als Bitleitungsgebiet und Speicherknotendiffusionsgebiet (üblicherweise auch als die Ausdiffusion der vergrabenen Brücke bezeichnet) oder als erstes und zweites Eingabe-/Ausgabegebiet bezeichnet und umfassen die Drain-Source-Gebiete des MOSFET. Das Diffusionsgebiet, das als Drain oder Source dient, hängt von dem Betrieb des Transistors in der Speicherzelle ab (d.h. schreibe „1", schreibe „0", lese „1", lese „0", Datenauffrischung). Für jede Speicherzelle ist das Gate des MOSFET mit einem Wortleitungsleiter verbunden, die Bitleitungsdiffusion ist mit dem Bitleitungsleiter verbunden und die Speicherknotendiffusion ist mit dem Speicherkondensator verbunden. Durch das Anlegen einer Spannung an die Wortleitung (aktiver Zustand) werden an diese Wortleitung angeschlossene MOSFETs in den eingeschalteten Zustand (leitend) umgeschaltet, was den Ladungsaustausch zwischen der Bitleitung und dem Speicherkondensator gestattet. Wenn sich der MOSFET in dem eingeschalteten Zustand befindet, dann können Speicherzellenoperationen wie etwa schreibe „1", schreibe „0", lese „1", lese „0" und Datenauffrischen durchgeführt werden. An inaktive Wortleitungen angeschlossene MOSFETs befinden sich in dem ausgeschalteten Zustand (nicht leitend). In dem ausgeschalteten Zustand isoliert der MOSFET den Speicherkondensator von der Bitleitung. Dadurch kann in dem Kondensator gespeicherte Ladung, die eine gespeicherte logische „1" oder „0" darstellt, über einen nützlichen Zeitraum beibehalten werden.

Grabenkondensatoren werden üblicherweise als Speicherelemente in DRAMs verwendet. Ein Grabenkondensator ist eine in einem Halbleitersubstrat ausgebildete dreidimensionale Struktur. Ein herkömmlicher Grabenkondensator umfaßt einen in ein Siliziumsubstrat geätzten Graben. Der Graben ist in der Regel mit einem isolierenden Material ausgekleidet, das als das Dielektrikum des Speicherkondensators dient. Eine erste Elektrode des Speicherkondensators besteht aus einem leitenden Material, in der Regel n⁺-dotiertes Polysilizium, das einen Teil des Grabens füllt. Die erste Elektrode wird in der Regel als der Kondensatorknoten bezeichnet. Eine zweite Elektrode des Speicherkondensators, die Speicherplatte (oder Gegenelektrode), wird durch ein diffundiertes Gebiet neben einem unteren Teil der Grabenseitenwand gebildet. Die diffundierte Plattenelektrode (üblicherweise auch als Ausdiffusion der vergrabenen Platte bezeichnet) wird in der Regel durch das Ausdiffundieren einer n⁺-Dotierungssubstanz aus einer Dotierungssubstanzquelle in dem Graben in das einen unteren Teil des Grabens umgebende p-dotierte Substrat ausgebildet und wird in der Regel als die Vergrabene-Platte-Elektrode bezeichnet. Um eine angemessene Aufbewahrungszeit von in dem Kondensator gespeicherten Daten („0" oder „1") sicherzustellen, wenn sich der MOSFET der Speicherzelle in dem ausgeschalteten Zustand befindet, muß der Leckstrom zu und von dem Kondensatorknoten in der Regel unter 1 fA/Zelle liegen.

1 zeigt eine vertikale MOSFET-Grabenkondensator-DRAM-Zelle nach dem Stand der Technik, die einen vertikalen Zugriffs-MOSFET mit einem Gateleiter 32, einer Bitleitungsdiffusion (ein erstes Eingabe-/Ausgabegebiet) 25 und einer Speicherknotendiffusion (ein zweites Eingabe-/Ausgabegebiet) 22, das in dem Halbleiterkörper (Substrat) 20 mit einer oberen Oberfläche 13 ausgebildet ist, enthält. Der vertikale MOSFET liegt über einem Speicherkondensator in dem Graben. Die Speicherknotendiffusion 22 ist elektrisch an einen Speicherkondensator angeschlossen, der aus einer Speicherkondensatorknotenelektrode 17 (in der Regel ein n⁺-dotiertes Polysilizium), einer Schicht aus Kondensatordielektrikum 15 (in der Regel ein Siliziumnitrid-Siliziumoxid-Sandwich) und einer Vergrabene-Platte-Diffusionselektrode 12 (in der Regel eine n⁺-dotierte Tasche in einem p-dotierten Gebiet eines monokristallinen Siliziumsubstrats) besteht. Eine Grenzfläche zwischen dem p-dotierten Substratgebiet (auch als die p-Mulde des Arrays bezeichnet) 20 und einem Band aus n-Dotierungssubstanz 14 ist mit 28 bezeichnet. Das Band aus n-Dotierungssubstanz 14 dient dazu, das p-dotierte Substratgebiet der Zelle von anderen Schaltungselementen auf dem Chip zu isolieren. Ladungsableitung zu und von der Speicherkondensatorknotenelektrode 17 kann von einer Vielfalt von Mechanismen herrühren. Unterhalb der Schwelle liegende Leitung zwischen Bitleitungsdiffusion 25 und Speicherknotendiffusion 22 des MOSFET, eine Ableitung der Speicherknotendiffusion 22 zum Substrat 20 und parasitäre MOSFET-Aktion zwischen der Speicherknotendiffusion 22 und der Vergrabene-Platte-Diffusionselektrode 12 sind Mechanismen, die in der Regel zu einer zum Verlust gespeicherter Daten führenden Ableitung beitragen. Eine unter der Schwelle liegende Ableitung kann durch eine entsprechende Wahl der Schwellwertspannung des MOSFET begrenzt werden. Eine Ableitung von der Speicherknotendiffusion 22 zum Substrat 20 kann durch Verfahren wie etwa Begrenzen der maximalen Substratdotierungskonzentration neben der Speicherknotendiffusion 22 und entsprechende Temperbedingungen während der Herstellung kontrolliert werden. Durch die Herabsetzung der Abmessungen der DRAM-Zelle wird jedoch die Kontrolle der parasitären MOSFET-Aktion zwischen der Speicherknotendiffusion 22 und der Vergrabene-Platte-Diffusionselektrode 12 zunehmend problematisch.

Um parasitäre MOSFET-Ableitung zwischen der Speicherknotendiffusion 22 und der Vergrabene-Platte-Diffusionselektrode 12 auf ein annehmbares Niveau zu begrenzen, wird darin an einer Seitenwand des Grabens zwischen der Speicherknotendiffusion 22 und der Vergrabene-Platte-Diffusionselektrode 12 ein in der Regel aus Siliziumoxid bestehender Isolationskragen 16 vorgesehen. Der parasitäre MOSFET umfaßt Source/Drain-Diffusionen, die aus der Speicherknotendiffusion 22 und der Vergrabene-Platte-Diffusion 12 bestehen, wobei der Gateleiter des parasitären MOSFET die Speicherkondensatorknotenelektrode 17 ist. Der Isolationskragen 16 ist das äquivalente Gatedielektrikum des parasitären MOSFET. Durch Vergrößern der Dicke des Isolationskragens 16 kann die Schwellenspannung des parasitären MOSFET erhöht werden, wodurch sein Leckstrom im ausgeschalteten Zustand reduziert wird. Zum Reduzieren des parasitären Leckstroms auf 1 fA/Zelle oder weniger wird üblicherweise eine Isolationskragendicke von zwischen etwa 25–70 nm benötigt.

Die anhaltende Nachfrage nach DRAM mit ständig steigender Dichte von Bit/Chip erfordert, daß die grundlegenden Designregeln agressiv reduziert werden. So müssen die Designregeln beispielsweise von 0,25 Mikrometer (μm) bis unter 0,12 μm skaliert werden. Die kürzeste Abmessung für die Öffnung des Speichergrabens ist in der Regel etwa gleich der Designregel. Bei einer Designregel von 0,25 μm liegt in dem Graben ausreichend Raum vor, um einen Isolationskragen 16 mit einer Dicke von bis zu 70 nm auszubilden, und dennoch kann der Graben mit Speicherknotenkondensatorelektrodenmaterial 17 gefüllt werden. Bei der Reduzierung der Designregeln unter 0,12 μm wird die Bearbeitung eines Grabenkondensators mit einem Isolationskragen, der ausreichend dick ist, um den parasitären MOSFET-Leckstrom auf 1 fA/Zelle oder weniger zu reduzieren, immer schwieriger. Kleinere Grabenöffnungen erfordern eine entsprechende Reduzierung der Isolationskragendicke, um das Füllen des Grabens mit Speicherknotenkondensatorelektroden material 17 zu erleichtern. Zur Reduzierung des parasitären Ableitens auf ein annehmbares Niveau muß jedoch die Dicke des Isolationskragens 16 je nach den Betriebsspannungsbedingungen etwa 25–70 nm betragen. Ein derartig dicker Isolationskragen behindert das Füllen des kleineren Grabens und erhöht außerdem aufgrund der kleineren Querschnittsfläche des durch den Isolationskragen 16 beschränkten leitenden Materials 17 den Reihenwiderstand des Speicherkondensators in dem Graben.

Eine weitere Technik, um die Schwellenspannung des parasitären MOSFET anzuheben und sein Ableiten im ausgeschalteten Zustand zu reduzieren, besteht darin, die Dotierungssubstanzkonzentration in dem Substrat zwischen der Speicherknotendiffusion 22 und der Vergrabene-Platte-Diffusionselektrode 12 zu erhöhen. Das Anheben dieser Dotierungssubstanzkonzentration verstärkt jedoch die elektrischen Felder in den Verarmungsgebieten. Dies führt zu einem scharfen Anstieg des Leckstroms von der Speicherknotendiffusion 22 zum Substrat 20, was eine entsprechende Verlängerung der Datenaufbewahrungszeit bewirkt. Dies gilt insbesondere dann, wenn Siliziumkristallfehler vorliegen und wenn die p-Mulden-Dotierungskonzentration neben der Speicherknotendiffusion 22 ungefähr 6 × 10¹⁷ Atome/cm³ übersteigt.

Eine Struktur nach dem Stand der Technik verwendet eine Struktur und ein Verfahren zum Ausbilden eines ringförmigen Gebiets mit einer höheren Dotierungssubstanzkonzentration, die zwischen der Speicherknotendiffusion und der Vergrabene-Platte-Diffusion einer Grabenkondensator-DRAM-Zelle lokalisiert ist. Durch diese Technik wird das vertikale Ausmaß des Gebiets mit höherer Dotierungssubstanzkonzentration derart begrenzt, daß die Substratdotierung neben der Speicherknotendiffusion und somit das Grenzflächenableiten nicht wesentlich erhöht sind. Damit die Technik jedoch parasitäre MOSFET-Ableitung effektiv reduzieren und gleichzeitig eine hohe Substratdotierung neben der Speicherknotendiffusion vermeiden kann, ist jedoch ein Mindestabstand von etwa 0,8 μm zwischen der Speicherknotendiffusion und der Vergrabene-Platte-Diffusion erforderlich. Für eine gegebene Grabentiefe ist dementsprechend der das Kondensatordielektrikum 15 enthaltende Teil der Grabenseitenwandfläche reduziert. Dies führt zu einer reduzierten Kapazität des Speicherkondensators.

Es ist wünschenswert, eine Struktur und ein Verfahren zur Herstellung eines Grabenkondensators mit einer verbesserten Ladehaltungszeit und einem Isolationskragen bereitzustellen, der dünner ist als andere Grabenkondensatorstrukturen des Stands der Technik.

Kurze Darstellung der Erfindung

Unter einem ersten Vorrichtungsaspekt ist die vorliegende Erfindung eine Halbleitervorrichtung mit einem Halbleiterkörper, der einen Graben darin definiert und von einem ersten Leitfähigkeitstyp ist, einem ersten und zweiten Halbleitergebiet und einem Graben. Das erste und zweite Halbleitergebiet sind von einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp. Die Gebiete liegen innerhalb des Halbleiterkörpers und sind durch einen Teil des Halbleiterkörpers getrennt. Das erste und zweite Halbleitergebiet teilen sich jeweils einen Abschnitt davon, der Teile einer Wand des Grabens definiert. Ein Stück des Teils des Halbleiterkörpers zwischen dem ersten und zweiten Halbleitergebiet definiert einen Hohlraum, der sich um den Umfang des Grabens herum erstreckt. Die Wand des Grabens ist mit einer isolierenden Schicht ausgekleidet, die den Hohlraum von dem Graben und das zweite Halbleitergebiet von dem Graben trennt. Der Graben ist mit einem leitfähigen Material gefüllt, das den Abschnitt des ersten Halbleitergebiets, das einen Teil der Wand des Grabens definiert, berührt.

Unter einem zweiten Vorrichtungsaspekt ist die vorliegende Erfindung eine Transistor-Kondensator-Speicherzelle mit einem Halbleiterkörper, der darin einen Graben definiert und von einem ersten Leitfähigkeitstyp ist, einem ersten, zweiten und dritten Gebiet und einem leitfähigen Material. Das erste, zweite und dritte Halbleitergebiet sind von einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp. Die Gebiete liegen im Halbleiterkörper und sind durch Teile des Halbleiterkörpers getrennt. Das erste und zweite Halbleitergebiet sind ein erstes und zweites Eingabe-/Ausgabegebiet des Transistors der Speicherzelle. Ein Gate des Transistors liegt zwischen einem Teil des Halbleiterkörpers zwischen dem ersten und zweiten Eingabe-/Ausgabegebiet und ist durch eine Gatedielektrikumsschicht davon getrennt. Ein Abschnitt jeweils des zweiten und dritten Halbleitergebiets definiert Teile einer Wand des Grabens. Ein Stück des Teils des Halbleiterkörpers zwischen dem zweiten und dritten Halbleitergebiet definiert einen Hohlraum, der sich um den Umfang des Grabens herum erstreckt. Teile der Wand des Grabens sind mit einer ersten isolierenden Schicht ausgekleidet, die den Hohlraum von dem Graben und das dritte Halbleitergebiet von dem Graben trennt. Der mit Isolation ausgekleidete Graben ist mit einem leitfähigen Material gefüllt, das den Teil des zweiten Halbleitergebiets, der einen Teil der Wand des Grabens definiert, berührt. Das leitfähige Material, die isolierende Schicht und das dritte Halbleitergebiet dienen als der Kondensator der Speicherzelle.

Unter einem dritten Vorrichtungsaspekt ist die vorliegende Erfindung eine Halbleitervorrichtung mit einem Halbleitersubstrat, einem ersten n⁺-leitenden Gebiet, einer ersten Dielektrikumsschicht, einem zweiten n⁺-leitenden Gebiet, einem p-leitenden Gebiet, einer zweiten Dielektrikumsschicht und leitendem Material. In dem Halbleitersubstrat ist ein Graben definiert, der mindestens eine Wand aufweist. Das erste n⁺-leitende Gebiet stößt an einem unteren Teil des Grabens an die Wand des Grabens an. Die erste Dielektrikumsschicht bedeckt den Teil der Wand des Grabens und liegt über dem Teil des ersten n⁺-leitenden Gebiets. Das zweite n⁺-leitende Gebiet stößt in einem oberen Teil des Grabens an mindestens eine Wand an. Das p-leitende Gebiet liegt in dem Halbleitersubstrat und ist zwischen dem ersten und zweiten n⁺-leitendem Diffusionsgebiet positioniert. Die zweite Dielektrikumsschicht bedeckt Teile der Wand des Grabens, die zwischen dem ersten und zweiten n⁺-leitenden Diffusionsgebiet positioniert sind. In einem Teil des p-leitenden Gebiets ist ein kontinuierlicher Hohlraum definiert, der die Wand des Grabens schneidet und den Umfang des Grabens umgibt und zwischen dem ersten und zweiten n⁺-leitenden Diffusionsgebiet positioniert ist. Ein leitendes Material ist in dem dielektrisch ausgekleideten Graben angeordnet.

Bei einem ersten Verfahrenaspekt ist die vorliegende Erfindung ein Verfahren, das mit einem Halbleiterkörper eines ersten Leitfähigkeitstyp beginnt, in dem ein Graben mit einem ersten Gebiet eines zweiten Leitfähigkeitstyps in Berührung mit einem unteren Teil einer Wand des Grabens ausgebildet worden ist und eine erste isolierende Schicht die Wand des Grabens bedeckt. Das Verfahren umfaßt die folgenden Schritte: Füllen eines unteren Teils des Grabens mit leitfähigem Material; Ausbilden einer Öffnung in der ersten isolierenden Schicht über dem ersten Gebiet und dem leitfähigen Material derart, daß ein Teil des Halbleiterkörpers freiliegt, wobei der freiliegende Teil durch andere Teile des Halbleiterkörpers von dem ersten Gebiet getrennt ist; Ausbilden eines Hohlraums in dem Halbleiterkörper durch die Öffnung, wobei der Hohlraum den Graben umgibt; Ausbilden einer zweiten isolierenden Schicht zum Schließen der Öffnung in der ersten isolierenden Schicht; Füllen eines Teils des Grabens über dem ersten leitfähigen Material mit einem zweiten leitfähigen Material; und Ausbilden eines zweiten Gebiets eines zweiten Leitfähigkeitstyps in einem Teil des Halbleiterkörpers, der um Teile des Halbleiterkörpers von dem Hohlraum versetzt ist, wobei das zweite. Gebiet das zweite leitfähige Material berührt.

Unter einem zweiten Verfahrensaspekt ist die vorliegende Erfindung ein Verfahren zur Herstellung einer Halbleiterstruktur. Das Verfahren umfaßt die folgenden Schritte: Ausbilden eines Grabens in einem Halbleitersubstrat, der eine durch einen Teil des Halbleitersubstrats definierte Wand aufweist; Ausbilden eines Kondensators in einem unteren Teil des Grabens, wobei der Kondensator ein erstes n⁺-leitendes Diffusionsgebiet aufweist, das an die Wand in einem unteren Teil des Grabens anstößt, wobei das erste n⁺-leitende Diffusionsgebiet eine erste Elektrode des Kondensators definiert; Ausbilden eines Knotendielektrikums in dem unteren Teil des Grabens, wobei das Knotendielektrikum über dem ersten n⁺-leitenden Diffusionsgebiet liegt; Füllen des unteren Teils des Grabens mit einem ersten leitfähigen Material, das eine zweite Elektrode des Kondensators definiert; Ausbilden einer isolierenden Schicht über der oberen Oberfläche des ersten leitfähigen Materials; Ausbilden eines Ätzstoppmaterials an der Wand eines oberen Teils des Grabens; Entfernen der isolierenden Schicht über der oberen Oberfläche des ersten leitfähigen Materials zur Bereitstellung eines freiliegenden Halbleiterteils der Wand, der von dem Ätzstoppmaterial nicht bedeckt ist, wobei der freiliegende Teil der Wand den Graben umgibt; Ätzen eines Hohlraums in den freiliegenden Halbleitersubstratteil der Wand, der von dem Ätzstoppmaterial nicht bedeckt ist, wobei der Hohlraum durchgehend um den Umfang des Grabens verläuft; Abscheiden eines konformen isolierenden Materials auf freiliegenden Oberflächen, wobei das konforme isolierende Material das innere Gebiet des Hohlraums auskleidet, wobei das konforme isolierende Material die Öffnung zu dem Hohlraum einschnürt; Füllen des oberen Teils des Grabens mit einem zweiten leitfähigen Material, das das erste leitfähige Material berührt; Ausbilden eines zweiten n⁺-leitenden Gebiets, das an die Wand in einem oberen Teil des Grabens anstößt, wobei das zweite n⁺-leitende Gebiet ein Eingabe- oder Ausgabegebiet eines Feldeffekttransistors definiert; und Ausbilden eines p-Muldengebiets in dem Halbleitersubstrat, das zwischen dem ersten n⁺-leitenden Gebiet und dem zweiten n⁺-leitenden Gebiet positioniert ist.

Ein besseres Verständnis der vorliegenden Erfindung ergibt sich aus der folgenden ausführlicheren Beschreibung in Verbindung mit den Zeichnungen und den Ansprüchen.

Kurze Beschreibung der Zeichnungen
1 zeigt eine Querschnittsansicht einer Transistor-Grabenkondensator-Speicherzelle des Stands der Technik;
2 zeigt eine Querschnittsansicht einer Halbleiterstruktur (Transistor-Grabenkondensator-Speicherzelle) gemäß der vorliegenden Erfindung;
3–8 zeigen verschiedene Schritte bei der Herstellung der Struktur von 2;
9 zeigt eine graphische Darstellung, die ein modelliertes vertikales Dotierungsprofil in einem Teil einer gemäß einer Ausführungsform der Erfindung ausgebildeten Struktur veranschaulicht; und
10 zeigt eine graphische Darstellung, die einen modellierten parasitären Leckstrom darstellt, wobei verschiedene, gemäß einer Ausführungsform der Erfindung ausgebildete Strukturen mit einer Struktur des Stands der Technik verglichen werden.
Ausführliche Beschreibung der Erfindung
Nunmehr unter Bezugnahme auf 2 wird eine Halbleiterstruktur 100 gemäß der vorliegenden Erfindung gezeigt. Die Struktur 100 weist viele Teile auf, die der Struktur 10 von 1 ähnlich oder mit ihr identisch sind, und diese ähnlichen Teile haben die gleichen Bezugszahlen erhalten. Die Struktur 100 ist im wesentlichen eine Transistor-Grabenkondensator-Dynamikzugriffsspeicherzelle, die einen vertikalen Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) mit einem ersten Eingabe-/Ausgabegebiet 25 (in der Regel als Draingebiet bezeichnet), das sich von einer oberen Oberfläche 13 eines Halbleiterkörpers (Substrat) 20 in den Halbleiterkörper 20 erstreckt, ein zweites Eingabe-/Ausgabegebiet 22 (in der Regel als Sourcegebiet bezeichnet) und ein leitfähiges Gate 32, in der Regel dotiertes Polysilizium, das durch eine Gatedielektrikumsschicht 23 von einer vertikalen Oberfläche des Halbleiterkörpers 20 getrennt ist, aufweist. Der gezeigte vertikale MOSFET ist für eine Anwendung der vorliegenden Erfindung lediglich beispielhaft. Der vertikale MOSFET kann durch einen lateralen MOSFET substituiert werden. Der Grabenkondensator der Struktur 100 weist im Vergleich zu der relativ dicken Kragenschicht 16 der Struktur 10 von 1 relativ dünne Dielektrikumsschichten 11 und 15 auf. Ein Hohlraum (Öffnung) 30 in einem Teil 30 des Halbleiterkörpers 20 zwischen dem Sourcegebiet 22 und der n⁺-Vergrabene-Platte-Diffusion 12 ist mit einer Dielektrikumsschicht 31 ausgekleidet, die in die Dielektrikumsschichten 11 und 15 übergeht. Der Hohlraum 30 umgibt den Graben, der mit leitfähigen Materialien 18 und 19 gefüllt ist. Die gestrichelte Linie zwischen den leitfähigen Materialien 18 und 19 zeigt an, daß diese beiden Materialien, die die gleiche Zusammensetzung aufweisen können und in der Regel aufweisen, beim Herstellungsprozeß zu verschiedenen Zeiten ausgebildet werden. Der dielektrisch isolierte Hohlraum 30 senkt den KondensatorLeckstrom, zu dem ein zwischen der n⁺-Vergrabene-Brücke-Ausdiffusion (Sourcegebiet) 22 und der n⁺-Vergrabene-Platte-Diffusion 12 existierender vertikaler parasitärer MOSFET beiträgt. Der Hohlraum 30 wird als ein „ringförmiger Hohlraum- (oder TV = toroidal void)-Kragen" bezeichnet. Es wird angenommen, daß der ringförmige Hohlraum 30 den vertikalen parasitären Leckstrom im Vergleich zu der herkömmlichen Isolationskragenstruktur 16 (siehe 1) des Stands der Technik oder gegenüber anderen Isolationskragenstrukturen des Stands der Technik, die die Geometrie der Grabenwand zu modifizieren versuchen, reduziert. Der vertikale MOSFET kann durch einen lateralen MOSFET substituiert werden.
Nunmehr unter Bezugnahme auf 3 wird ein Zwischenschritt bei der Herstellung der Struktur 100 von 2 gezeigt. Nach der Ausbildung der Speicherkondensatorstruktur in dem unteren Teil des Grabens. In der Technik der Grabenkondensator-Speichertechnologie wohlbekannte standardmäßige Bearbeitung wird bei der Ausbildung des Speicherkondensatorgebiets des Grabens verwendet, wie in 3 gezeigt. Ein derartiger herkömmlicher Grabenkondensator wird beispielsweise in einem Artikel von Nesbit et al., mit dem Titel „A 0.6 μm² 256 Mb Trench DRAM Cell With Self-Aligned Buried Strap (BEST)", IEDM Technical Digest, 1993, S. 627–630, beschrieben, der für alle Zwecke hier unter Bezugnahme aufgenommen ist.
Ein herkömmlicher Kontaktstellenstapel besteht in der Regel aus einer dünnen thermischen Siliziumoxidschicht 9 und einer abgeschiedenen Siliziumnitridschicht 10, die auf einer oberen Oberfläche 13 des Substrats 20 ausgebildet ist. Das Substrat 20 ist bevorzugt ein Volumensiliziumwafer, kann aber Silizium-auf-Isolator (SOI) oder andere Arten von Materialien enthalten. Das Substrat 20 beispielsweise kann mit Fremdatomen eines vorbestimmten Leitfähigkeitstyps leicht oder schwer dotiert sein, um die gewünschten elektrischen Charakteristiken zu erzielen. Bei einem Ausführungsbeispiel ist das Ausgangssubstratmaterial, in der Regel mit Bor, auf eine Konzentration von etwa 1–2 × 10¹⁶ Atome/cm³ leicht p-dotiert. Ein n-dotiertes Gebiet 14 ist in der Regel ionenimplantiert, so daß in einer vorbestimmten Tiefe unter der oberen Oberfläche des Substrats 20, bevorzugt in einer Tiefe von 200 nm–1500 nm, eine n-Gebiet/p-Substrat-Grenzfläche 28 ausgebildet wird. In der Regel werden Phosphor- oder Arsenfremdatome derart implantiert, daß das n-Gebiet 14 eine Spitzendotierungssubstanzkonzentration von 1 × 10¹⁷–2 × 10¹⁸ Atome/cm³ enthält. Die Dicke der Siliziumoxidschicht 9 liegt im Bereich von 2–20 nm. Die Siliziumnitridschicht 10 wird vorzugsweise unter Verwendung wohlbekannter Techniken, wie etwa chemische Dampfabscheidung (CVD), mit einer Dicke von 100–500 nm abgeschieden. Unter Verwendung herkömmlicher lithographischer Techniken wird über den Schichten 9 und 10 eine Hartmaske strukturiert und dann auf die obere Oberfläche 13 des Substrats 20 aufgeätzt. Unter Verwendung wohlbekannter Verfahren, wie etwa Reaktives Ionenätzen (RIE), werden Gräben bis auf eine Tiefe im Bereich zwischen etwa 1 mm und 10 mm in das Substrat 20 geätzt. Die Hartmaske wird durch den Grabenätzprozeß erodiert und dann nach der Beendigung der Grabenätzung unter Verwendung wohlbekannter Ätzverfahren selektiv zu Silizium und Siliziumnitrid vollständig entfernt. Das n⁺-Gebiet 14 kann entweder vor oder nach dem Grabenätzen ausgebildet werden, da der Punkt in dem Prozeß, bei dem er ausgebildet wird, unkritisch ist. Ein n⁺-leitendes Vergrabene-Platte-Diffusionsgebiet 12 wird in einem Teil des Gebiets 14 ausgebildet und bildet einen Teil einer Wand des Grabens. Dies kann beispielsweise durch Bereitstellung einer Dotierungssubstanzquelle und Ausdiffundieren von Dotierungssubstanzen in das Substrat 20 geschehen. In der Technik sind verschiedene Verfahren zum Ausbilden eines n⁺-Vergrabene-Platte-Diffusionsgebiets 12 bekannt, und bei ihnen können an den Wänden in dem unteren Teil des Grabens eine Diffusionssperre ausgebildet und die Siliziumwände in dem unteren Teil des Grabens einer Diffusionsquelle ausgesetzt werden. Die n-Dotierungssubstanz kann in der Regel aus einer festen Quelle wie etwa Arsensilikatglas (ASG) oder aus einer gasförmigen Quelle erhalten werden. Derartige Techniken werden beispielsweise in einem Artikel von Nesbit et al., mit dem Titel „A 0.6 μm² 256 Mb Trench DRAM Cell With Self-Aligned Buried Strap (BEST)", IEDM Technical Digest, 1993, S. 627–630, beschrieben, der bereits unter Bezugnahme aufgenommen ist.
Nach dem Entfernen der Diffusionsquelle und der Diffusionssperre wird an den Wänden des Grabens eine Dielektrikumsschicht 15 ausgebildet. Die Dielektrikumsschicht 15 dient als der Isolator des Speicherkondensators zwischen der als erste Elektrode des Kondensators dienenden Vergrabene-Platte-Diffusion 12 und einer danach auszubildenden zweiten Elektrode des Kondensators. Die Dielektrikumsschicht 15 wird bevorzugt mit einer äquivalenten Siliziumoxiddicke von 25–40 Ångström ausgebildet und kann in der Regel eine geschichtete Struktur umfassen, wie etwa Siliziumnitrid, das durch die Nitridierung der Siliziumoberfläche oder durch andere Techniken ausgebildet wurde und das von Siliziumoxid bedeckt ist. Die Schicht 15 wird in der Regel durch Oxidierung der bereits bestehenden Nitridschicht ausgebildet. Durch die Verwendung der zusammengesetzten Nitrid-/Oxidschicht wird die Zuverlässigkeit des Kondensatordielektrikums verbessert. Der obige Kondensator kann durch Grabenkondensatoren mit anderer Geometrie und anderem Verfahren ohne Verluste an Relevanz für die vorliegende Erfindung substituiert werden. So werden beispielsweise eine Struktur und ein Verfahren für einen flaschenförmigen Grabenkondensator in dem US-Patent Nr. 6,018,174 beschrieben, das unter Bezugnahme hier aufgenommen ist.
Leitfähiges Material 18, bevorzugt stark n-leitend dotiertes Polysilizium, wird derart abgeschieden, daß es den Graben füllt. Das leitfähige Material wird durch wohlbekannte Techniken wie etwa CVD abgeschieden und auf eine obere Oberfläche der Siliziumnitridschicht 10 planarisiert. Bevorzugt mit einem anisotropen Ätzen wird das leitfähige Material 18 dann bis auf die gewünschte Tiefe des danach auszubildenden ringförmigen Hohlraums 30 (siehe 2) ausgenommen. Die Speicherkondensatorknotenelektrode besteht aus leitfähigem Material 18 und danach abgeschiedenem leitfähigem Material 19 (siehe 2).
Dann wird auf allen freiliegenden Oberflächen eine Schicht aus HDP-Oxid (HDP = High-Density Plasma) abgeschieden. Die gerichtete Abscheidung des HDP-Oxids führt zu einem Oxid, das auf horizontalen Oberflächen je nach Abscheidungsbedingungen um in der Regel ein Verhältnis von 5–10:1 wesentlich dicker ist als auf vertikal orientierten Oberflächen. Fakultativ wird dann mit einem isotropen Oxidätzen alles abgeschiedene Oxid von vertikalen Oberflächen entfernt. Unter Verwendung wohlbekannter Resistausnehmungsverfahren wird dann das abgeschiedene Oxid von der oberen Oberfläche der Nitridkontaktstellenschicht 10 entfernt, wobei auf der oberen Oberfläche des leitfähigen Materials 18 eine HDP-Oxidschicht 29 zurückbleibt. Die Dicke der HDP-Oxidschicht 29 bestimmt die Höhe des danach auszubildenden ringförmigen Hohlraums. Die bevorzugte Dicke der HDP-Schicht 29 liegt zwischen 10 und 30 nm. Dann wird mit CVD eine Siliziumnitridschicht 11 konform bis auf eine Dicke im Bereich von 2–10 nm abgeschieden. Die Siliziumnitridschicht 11 dient als Ätzstopp während eines darauffolgenden Siliziumätzens, mit dem der ringförmige Hohlraum ausgebildet wird.
4 zeigt eine Fortsetzung des Herstellungsprozesses, bei dem zum Öffnen des horizontal angeordneten Teils der Siliziumnitridschicht 11, der über der HDP-Oxidschicht 29 liegt, ein gerichtetes Siliziumnitridätzen [d.h. Reaktives Ionenätzen (RIE)] angewendet wird. Ein für Silizium und Siliziumnitrid selektives Oxidätzen, das bevorzugt anisotrop ist, wird dann zum vollständigen Entfernen der HDP-Oxidschicht 29 verwendet, wodurch das Silizium an dem Teil der Wände freiliegt, der von der Siliziumnitridschicht 11 nicht geschützt wird. Bevorzugt ist das Oxidätzen anisotrop, um das Ausmaß des Unterätzens an der Kante der Kontaktstellenoxidschicht 9 zu minimieren.
Nunmehr unter Bezugnahme auf 5 wird das von der schützenden Sperrschicht 11 oder von der Knotendielektrikumsschicht 15 nicht bedeckte freiliegende Silizium an den Wänden des Grabens selektiv für Nitrid und Oxid geätzt. Es wird bevorzugt, daß ein isotropes Ätzen, wie etwa CDE (CDE = Chemical Downstream Etch), verwendet wird, obwohl auch andere Ätzmittel alleine oder in Kombination verwendet werden können. So können beispielsweise auch entweder isotrope oder Kristallnaßätzmittel verwendet werden. Durch das Siliziumätzen werden die schützende Sperrschicht 11 und die Knotendielektrikumsschicht 15 unterätzt, wodurch in den Grabenwänden um den ganzen Umfang des Grabens herum ein Hohlraum 30 ausgebildet. wird. Die Ätzbedingungen (Zeit, Temperatur, Druck und Ätzmittelzusammensetzung) werden mit in der Technik wohlbekannten Verfahren eingestellt, so daß die Tiefe des Hohlraums in dem Substrat bevorzugt 20–40 nm beträgt. Der Ätzprozeß kann auch die obere Oberfläche des leitfähigen Materials 18 ausnehmen, wie in 5 gezeigt.
Unter Bezugnahme auf 6 wird über den freiliegenden Oberflächen durch CVD eine konforme Oxidschicht 31 abgeschieden. Während des Oxidabscheidungsprozesses wird im Inneren des Hohraums 30 zusätzlich zu der vertikalen Oberfläche der Sperrschicht 11 auf den Wänden des Grabens eine Schicht aus Oxid 31 ausgebildet. Da die Dicke der Oxidschicht 31 während des Abscheidungsprozesses zunimmt, wird die Öffnung zu dem Inneren des Hohlraums 30, die durch die Lücke zwischen der Sperrschicht 11 und der Knotendielektrikumsschicht 15 definiert ist, eingeschnürt. So wird ein abgedichteter Hohlraum 30 gebildet. Durch das weitere Abscheiden des Oxids baut sich die Dicke des auf der vertikalen Oberfläche der Sperrschicht 11 ausgebildeten Oxids auf, aber nicht im Hohlraum 30. Die Dicke der den Hohlraum 30 auskleidenden Oxidschicht 31 wird somit durch das Einschnüren der Öffnung begrenzt. Die Dicke der den Hohlraum 30 auskleidenden Oxidschicht 31 ist in der Regel auf 5–15 nm begrenzt, wohingegen die abgeschiedene Dicke des Oxids auf der Oberfläche der Sperrschicht 11 bevorzugt 20–40 nm beträgt. Durch die obenerwähnte bevorzugte Spezifikation für die Dicke der HDP-Schicht 29 (10–30 nm), die geätzte Tiefe des Hohlraums 30 (20–40 nm) und die Dicke der den Hohlraum 30 auskleidenden Oxidschicht 31 (5–15 nm) erhält man einen bevorzugten Bereich für die im Inneren des Hohlraums 30 ausgebildete Höhe des abgedichteten Hohlraums von zwischen 40 und 80 nm.
Nunmehr unter Bezugnahme auf 7 werden mit einem Oxid-RIE horizontale Teile der Oxidschicht 31 von der obereren Oberfläche des leitfähigen Materials 18 entfernt, um einen Teil davon freizulegen und gleichzeitig Teile der Schicht 31 auf den oberen Seitenwänden der Schicht 15 zurückzulassen. Bei einer alternativen Ausführungsform kann die Oxidschicht 31 teilweise oder vollständig von der vertikalen Oberfläche der Sperrschicht 11 entfernt werden, wie in 8 gezeigt. Es wird weiter unten in dieser Patentschrift gezeigt, daß zum Unterdrücken von vertikalem parasitärem MOSFET-Leckstrom auf ein annehmbares Niveau über der Sperrschicht 11 eine Oxidschicht 31 mit nur sehr minimaler Dicke benötigt wird. In den meisten elektrischen Betriebsbedingungssituationen muß die Dicke der Oxidschicht 31 über der Sperrschicht 11 0–20 nm betragen. Diese Isolationskragendicke ist wesentlich geringer als das, was in Strukturen des Stands der Technik gefordert wird, was das Füllen des Grabens und das Reduzieren seines Reihenwiderstands erleichert.
Nun wird die Bearbeitung der Speicherzelle auf eine in der Technik üblicherweise ausgeübte Weise fortgesetzt. Wieder unter Bezugnahme auf 2 wird die vorliegende Erfindung nach der Fertigstellung des Gateleiters 32 gezeigt. Nach der Freilegung der oberen Oberfläche des ersten leitfähigen Grabenfüllmaterials 18, wie in den 7 und 8 gezeigt, wird ein zweites leitfähiges Grabenfüllmaterial 19 abgeschieden, um den Graben vollständig zu füllen. Wie bei dem ersten leitfähigen Grabenfüllmaterial 18 kann das zweite leitfähige Grabenfüllmaterial 19 n⁺-dotiertes Polysilizium oder ein anderes geeignetes leitfähiges Material sein. Das zweite leitfähige Grabenfüllmaterial 19 wird auf die obere Oberfläche der Kontaktstellennitridschicht 10 planarisiert und dann bis auf eine vorbestimmte Tiefe ausgenommen, die die Kanallänge des vertikalen Zugriffs-MOSFET definiert. Die obere Oberfläche des leitfähigen Materials 19 wird bevorzugt 200–500 nm unter der oberen Oberfläche des Substrats 20 ausgenommen. Dann wird unter Verwendung wohlbekannter Verfahren eine Vergrabene-Brücke und Vergrabene-Brücke-Ausdiffusion 22 ausgebildet. Bei einem derartigen Verfahren zum Ausbilden der Vergrabene-Brücke-Ausdiffusion 22 werden etwaiger freiliegender Isolationskragen 31 und Sperrschicht 11 selektiv zu Silizium von oberhalb der oberen Oberfläche des leitfähigen Materials 19 aus entfernt, über der oberen Oberfläche des leitfähigen Materials 19 eine Platzhalterschicht aus HDP-Oxid ausgebildet, auf den freiliegenden Wänden des Grabens Nitridabstandshalter ausgebildet, das Platzhalter-HDP-Oxid über der oberen Oberfläche des leitfähigen Materials 19 entfernt, um einen von den Nitridabstandshaltern nicht geschützten Teil der Grabenwände freizulegen, eine dotierte Polysiliziumdiffusionsquelle in den Graben abgeschieden, die dotierte Polysiliziumdiffusionsquelle bis auf eine Tiefe etwa in der Höhe des Bodens der Nitridabstandshalter ausgenommen und ein thermischer Prozeß zum Austreiben der Dotierungssubstanz aus der Polysiliziumdiffusionsquelle in das Substrat durchgeführt. Die Vergrabene-Brücke-Ausdiffusion 22 definiert eine Source-Drain-Diffusion des vertikalen Zugriffs-MOSFET der Speicherzelle.
Dann wird das freiliegende schützende Nitridabstandshaltermaterial an den Wänden des Grabens mit einer für Oxid und Silizium selektiven Nitridätzung entfernt. Eine thermische Opferoxidation von Silizium wird dann durchgeführt, um die Grabenwände zu reinigen (d.h. Ätzschäden zu entfernen). Die bevorzugt aus HDP-Oxid bestehende isolierende Schicht 21 wird dann durch einen Prozeß ausgebildet, der dem oben für die Ausbildung der HDP-Oxidschicht 29 beschriebenen Prozeß ähnlich ist. Die isolierende Schicht 21 ist gewöhnlich als das Grabenoberkantenoxid (TTO = Trench Top Oxid) bekannt, das dazu dient, das leitfähige Material 19 des Speicherkondensatorknotens gegenüber dem darüberliegenden Gateleiter 32 zu isolieren. Während der Ausbildung der isolierenden Schicht 21 wird auch das Opferoxid von unter einem sich gegebenenfalls an den Wänden erstreckenden HDP-Oxid entfernt. Dann wird ein Gatedielektrikum 23 für den vertikalen Zugriffs-MOSFET ausgebildet, der aus einem thermischen Oxid, einem Oxynitrid oder einem abgeschiedenen Dielektrikum bestehen kann. Dann wird Gateleitermaterial, bevorzugt n⁺-dotiertes Polysilizium, unter Füllen der Öffnung über der isolierenden Schicht 21 abgeschieden und planarisiert. An diesem Punkt in dem Prozeß wird die Kontaktstellennitridschicht 10 selektiv für Oxid und Silizium entfernt. Mit Ionenimplantationen wird dann das Kanaldotierprofil für den vertikalen Zugriffs-MOSFET und die sonstige Dotierung in der p-Mulde 20 des Arrays definiert und die Bitleitungsdiffusionsgebiete 25 ausgebildet. Zum Definieren des Dotierprofils der p-Mulde 20 über der durch das n-Band 14 und die p-Mulde 20 definierten Grenzfläche 28 wird bevorzugt eine p-Dotierungssubstanz wie etwa Bor verwendet. Für die Bitleitungsdiffusionsgebiete 25 wird eine n-Dotierungssubstanz wie etwa Phosphor oder Arsen verwendet. Die n-Bitleitungsdiffusion 25 und die n-Vergrabene-Brücke-Ausdiffusion 22 definieren die Source-Drain-Diffusionen des vertikalen Zugriffs-MOSFET.
Nach der Bearbeitung des Speicherarrays wie oben beschrieben folgt eine standardmäßige Bearbeitung bis zur Fertigstellung der Halbleiterstruktur 100, was die Ausbildung von Isolationsgebieten, komplementären p- und n-Mulden mit CMOS-(N-Kanal-MOSFETs und P-Kanal-MOSFETs)-Unterstützungsschaltkreisen und verschiedene Interconnect- und isolierende Schichten beinhaltet. Wie bei Speichertechnologien des Stands der Technik typisch ist, wird die flache Grabenisolation wegen ihrer inhärenten Dichtevorteile bevorzugt. Um die Isolationsgebiete, die Stützmulden und verschiedene Interconnectschichten zu strukturieren, sind weitere lithographische Schritte erforderlich. Mit eigenen Interconnectschichten werden die Wortleitungen und Bitleitungen in dem Speicherarray und die Gateverdrahtung in den Unterstützungsschaltkreisen definiert. Zur Erleichterung der Verschaltung der Schaltkreiselemente auf dem Chip werden zusätzliche Verdrahtungsebenen verwendet. Zur Passivierung des Chips werden isolierende Schichten verwendet.
Die bevorzugte Stelle des TV-Kragens 30 relativ zu der Spitze des p-Mulden-Fremdatomkonzentrationsdotierprofils ist nicht ohne weiteres ersichtlich. Da eine Aufgabe der vorliegenden Erfindung darin besteht, die Dicke des Isolationskragens zu reduzieren und gleichzeitig den vertikalen parasitären Leckstrom auf unter 1 fA/Zelle zu begrenzen, ist es wichtig, die bevorzugte Stelle des TV-Kragens (Hohlraums) 30 relativ zu der Stelle der Spitze der p-Mulde zu kennen.
Nunmehr unter Bezugnahme auf 9 wird eine graphische Darstellung eines computersimulierten vertikalen Dotierprofils durch den parasitären MOSFET gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Die x-Achse stellt den vertikalen Abstand (μm) von der Oberseite der n⁺-leitenden Vergrabene-Brücke-Ausdiffusion 22 nach unten dar. Die y-Achse stellt den Logarithmus der Nettodotierung (cm^–3) dar. Dieses Dotierprofil ist von Interesse, da es die Kanaldotierungs- und Source-Drain-Diffusion des vertikalen parasitären MOSFET darstellt. Wie oben festgestellt, muß die p-Mulden-Dotierkonzentration als Mittel zum Reduzieren der vertikalen parasitären MOSFET-Ableitung vorsichtig verwendet werden, da die Ableitung der Speicherknotendiffusion (d.h. n⁺-leitende Vergrabene-Brücke-Ausdiffusion) gegenüber der benachbarten p-Mulden-Dotierkonzentration empfindlich ist. Außerdem erfordert die Tiefe der p-Mulden-Implantation zwischen den Gebieten der n⁺-Vergrabene-Brücke-Ausdiffusion 22 und der n⁺-Vergrabene-Platte 12 eine Borimplantationsenergie im Bereich von 300 bis 350 keV, was zu einer erheblichen Streuung des Profils führt. Die Streuung ist ein wichtiger Faktor, der den Abstand bestimmt, der zwischen der n⁺-Vergrabene-Brücke-Ausdiffusion 22 und n⁺-Vergrabene-Platte-Gebieten 22 bzw. 12 erforderlich ist. Es ist deshalb erwünscht, die Spitze des p-Mulden-Profils ausreichend weit weg von der Vergrabene-Brücke-Ausdiffusion 22 anzuordnen. Unter Berücksichtigung der obigen Faktoren weist der in 9 gezeigte beispielhafte Fall einen Abstand von 0,7 μm zwischen dem n⁺-Vergrabene-Brücke-Ausdiffusionsgebiet 22 und dem n⁺-leitenden Vergrabene-Platte-Gebiet 12 auf, wobei die Spitze des p-Mulden-Profils etwa 0,3 μm über der Grenzfläche zwischen der p-Mulde und der n⁺-leitenden Vergrabene-Platte-Diffusion liegt.
Nunmehr unter Bezugnahme auf 10 werden anhand der oben beschriebenen Simulation simulierte elektrische Leitungscharakteristiken (siehe Kurven 1, 2 und 3) der vertikalen parasitären MOSFET-Struktur 100 von 2 graphisch gezeigt, die einen Hohlraum 30 gemäß einer Ausführungsform der Erfindung für verschiedene Stellen des Hohlraums 30 enthält, der in dem Halbleiterkörper 20 unter Gebiet 22 angeordnet ist. Außerdem entspricht Kurve 4 einer keinen Hohlraum 30 enthaltenden Struktur des Stands der Technik. Die graphische Darstellung weist eine y-Achse mit dem Logarithmus des parasitären Stroms (A/μm) und eine x-Achse mit der Speicherknotenspannung (Volt) auf. Kurve 1 veranschaulicht die parasitäre Stromcharakteristik, wenn der Hohlraum 30 an der p-Mulden-Spitzenfremdatomkonzentration angeordnet ist; Kurve 2 veranschaulicht die parasitäre Stromcharakteristik, wenn der Hohlraum 30 100 nm unter der p-Mulden-Spitzenfremdatomkonzentration angeordnet ist; Kurve 3 veranschaulicht die parasitäre Stromcharakteristik, wenn der Hohlraum 30 200 nm unter der p-Mulden-Spitzenfremdatomkonzentration angeordnet ist; und Kurve 9 veranschaulicht die parasitäre Stromcharakteristik, wenn kein Hohlraum vorliegt (d.h. eine Struktur des Stands der Technik). In allen Fällen in 10 verwendeten die Strukturen eine 3,5 nm-Schicht aus Siliziumnitrid auf der Grabenwand zwischen dem n⁺-leitenden Vergrabene-Brücke-Ausdiffusionsgebiet 22 und dem n+-leitenden Vergrabene-Platte-Gebiet 12. Aus den simulierten Ergebnissen von 10 ist zu ersehen, daß zur besten Unterdrückung der vertikalen parasitären MOSFET-Leitung die Mitte des Hohlraums 30 bevorzugt ungefähr mit der Spitze des p-Mulden-Fremdatomkonzentrationsprofils (in 9 gezeigt) zusammenfällt.
Es ist außerdem ersichtlich, daß der Hohlraum 30 die vertikale parasitäre MOSFET-Leitung selbst dann noch sehr effektiv unterdrückt, wenn der Hohlraum um 200 nm von der p-Mulden-Spitzenfremdatomkonzentration versetzt ist. Bei typischen Betriebsbedingungen darf der vertikale parasitäre Leckstrom bei einer Speicherknotenspannung von 1,5 V etwa 1 fA/Zelle nicht übersteigen. Im Fall ohne Hohlraum 30 wird im wesentlichen keine Unterdrückung der vertikalen parasitären MOSFET-Ableitung erhalten.
Die obige Beschreibung der Erfindung veranschaulicht und beschreibt die grundlegenden Prinzipien der vorliegenden Erfindung. Außerdem zeigt und beschreibt die Offenbarung nur die bevorzugten Ausführungsformen der Erfindung, doch ist wie oben erwähnt zu verstehen, daß die Erfindung in zahlreichen anderen Kombinationen, Modifikationen und Umfeldern verwendet werden kann und zu Änderungen oder Modifikationen innerhalb des Schutzbereichs des erfindungsgemäßen Konzepts, wie es hier ausgedrückt ist, in der Lage ist, die den obigen Lehren und/oder dem Geschick oder Wissen des relevanten Gebiets entsprechen. Weiterhin sollen die oben beschriebenen Ausführungsformen die besten bekannten Verfahren zur Ausübung der Erfindung erläutern und es anderen Fachleuten ermöglichen, die Erfindung in derartigen oder anderen Ausführungsformen und mit den verschiedenen Modifikationen zu verwenden, die von den jeweiligen Anwendungen oder Einsatzbereichen der Erfindung gefordert werden. Die Beschreibung soll deshalb die Erfindung nicht auf die hier offenbarte Form beschränken. Außerdem sollen die beigefügten Ansprüche so ausgelegt werden, daß sie alternative Ausführungsformen einschließen. So kann beispielsweise die grundlegende Struktur eines Halbleiterkörpers mit einem Graben mit einer Isolatorauskleidung und leitfähiger Füllung und erstem und zweitem Gebiet eines ersten Leitfähigkeitstyps, die durch ein drittes Gebiet des entgegengesetzten Leitfähigkeitstyps voneinander getrennt sind, mit einem Hohlraum in dem dritten Gebiet als Teil einer lateralen Feldeffekttransistor-Grabenkondensator-Speicherzelle verwendet werden.

Claims

Halbleitervorrichtung, die folgendes umfaßt: einen Halbleiterkörper, der einen Graben darin definiert und von einem ersten Leitfähigkeitstyp ist; ein erstes und zweites Halbleitergebiet von einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp, wobei die Gebiete in dem Halbleiterkörper liegen und durch einen Teil des Halbleiterkörpers getrennt sind; wobei das erste und zweite Halbleitergebiet jeweils einen Abschnitt davon aufweisen, der Teile einer Wand des Grabens definiert; wobei ein Stück des Teils des Halbleiterkörpers zwischen dem ersten und zweiten Halbleitergebiet einen Hohlraum definiert, der sich um den Umfang des Grabens herum erstreckt; wobei die Wand des Grabens mit einer isolierenden Schicht ausgekleidet ist, die den Hohlraum vom Graben und das zweite Halbleitergebiet von dem Graben trennt; und wobei der Graben mit einem leitfähigen Material gefüllt ist, das den Abschnitt des ersten Halbleitergebiets, der einen Teil der Wand des Grabens definiert, berührt.
Halbleiterkörper nach Anspruch 1, weiterhin mit einer zweiten isolierenden Schicht, die die Teile des Halbleiterkörpers auskleidet, die den Hohlraum definieren.
Halbleiterkörper nach Anspruch 1, wobei der Hohlraum in der Nähe der Position in dem Teil des Halbleiterkörpers zwischen dem ersten und zweiten Halbleitergebiet liegt, wo die Spitze bei der Fremdatomkonzentration dieses Teils vorliegt.
Halbleiterkörper nach Anspruch 1, wobei der Hohlraum an der Postion in dem Teil des Halbleiterkörpers zwischen dem ersten und zweiten Halbleitergebiet liegt, wo die Spitze bei der Fremdatomkonzentration dieses Teils vorliegt.
Transistor-Kondensator-Speicherzelle, die folgendes umfaßt: einen Halbleiterkörper, der darin einen Graben definiert und von einem ersten Leitfähigkeitstyp ist; ein erstes, zweites und drittes Halbleitergebiet von einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp, wobei die Gebiete in dem Halbleiterkörper liegen und durch Teile des Halbleiterkörpers getrennt sind; wobei das erste und zweite Halbleitergebiet ein erstes und zweites Eingabe-/Ausgabegebiet des Transistors der Speicherzelle sind; wobei ein Gate des Transistors zwischen einem Teil des Halbleiterkörpers zwischen dem ersten und zweiten Eingabe-/Ausgabegebiet liegt und durch eine Gatedielektrikumsschicht davon getrennt ist; wobei ein Abschnitt jeweils des zweiten und dritten Halbleitergebiets Teile einer Wand des Grabens definiert; wobei ein Stück des Teils des Halbleiterkörpers zwischen dem zweiten und dritten Halbleitergebiet einen Hohlraum definiert, der sich um den Umfang des Grabens herum erstreckt; wobei Teile der Wand des Grabens mit einer ersten isolierenden Schicht ausgekleidet sind, die den Hohlraum von dem Graben und das dritte Halbleitergebiet von dem Graben trennt; wobei der mit Isolation ausgekleidete Graben mit einem leitfähigen Material gefüllt ist, das den Teil des zweiten Halbleitergebiets, der einen Teil der Wand des Grabens definiert, berührt; und wobei das leitfähige Material, die isolierende Schicht und das dritte Halbleitergebiet als der Kondensator der Speicherzelle dienen.
Transistor-Kondensator-Speicherzelle nach Anspruch 5, weiterhin mit einer zweiten isolierenden Schicht, die die Teile des Halbleiterkörpers, die den Hohlraum definieren, auskleidet.
Transistor-Kondensator-Speicherzelle nach Anspruch 5, bei der der Hohlraum in der Nähe der Position in dem Teil des Halbleiterkörpers zwischen dem zweiten und dritten Halbleitergebiet liegt, wo die Spitze der Fremdatomkonzentration dieses Teils vorliegt.
Transistor-Kondensator-Speicherzelle nach Anspruch 5, bei der der Hohlraum an der Position in dem Teil des Halbleiterkörpers zwischen dem zweiten und dritten Halbleitergebiet liegt, wo die Spitze der Fremdatomkonzentration dieses Teils vorliegt.
Halbleitervorrichtung, die folgendes umfaßt: ein Halbleitersubstrat; wobei in dem Halbleitersubstrat ein Graben definiert ist, der mindestens eine Wand aufweist; ein erstes n⁺-leitendes Gebiet, das an einem unteren Teil des Grabens an dessen Wand anstößt; eine erste Dielektrikumsschicht, die den Teil der Wand des Grabens bedeckt und über dem Teil des ersten n⁺-leitenden Gebiets liegt; ein zweites n⁺-leitendes Gebiet, das an mindestens eine Wand in einem oberen Teil des Grabens anstößt; ein p-leitendes Gebiet in dem Halbleitersubstrat, das zwischen dem ersten und zweiten n⁺-leitendem Diffusionsgebiet positioniert ist; eine zweite Dielektrikumsschicht, die die Teile der Wand des Grabens bedeckt, die zwischen dem ersten und zweiten n⁺-leitenden Diffusionsgebiet positioniert sind; wobei in einem Teil des p-leitenden Gebiets ein kontinuierlicher Hohlraum definiert ist, der die Wand des Grabens schneidet und den Umfang des Grabens umgibt und zwischen dem ersten und zweiten n⁺-leitenden Diffusionsgebiet positioniert ist; und ein in dem dielektrisch ausgekleidetem Graben angeordnetes leitfähiges Material.
Halbleiterstruktur von Anspruch 9, wobei das erste n⁺-leitende Diffusionsgebiet eine erste Elektrode eines Kondensators ist und Wände des Teils des Halbleitersubstrats, die den Hohlraum definieren, mit einer dritten Dielektrikumsschicht ausgekleidet sind.
Halbleiterstruktur nach Anspruch 9, wobei die erste Dielektrikumsschicht der Isolator eines Kondensators ist.
Halbleiterstruktur nach Anspruch 9, wobei das zweite n⁺-Diffusionsgebiet ein Eingabe-/Ausgabegebiet eines Feldeffekttransistors ist.
Halbleiterstruktur nach Anspruch 9, wobei das p-dotierte Gebiet eine p-Mulde eines Speicherarrays ist.
Halbleiterstruktur nach Anspruch 9, wobei das in dem Graben angeordnete leitfähige Material eine zweite Elektrode eines Kondensators ist.
Halbleiterstruktur nach Anspruch 14, wobei die zweite Elektrode des Kondensators ein n⁺-leitendes Polysilizium ist.
Halbleiterstruktur nach Anspruch 9, wobei die Tiefe des Hohlraums von einer Oberfläche des Halbleitersubstrats aus unter etwa 50 nm liegt.
Halbleiterstruktur nach Anspruch 16, wobei die Tiefe des Hohlraums von einer Oberfläche des Halbleitersubstrats aus zwischen etwa 20 und 40 nm liegt.
Halbleiterstruktur nach Anspruch 9, wobei das den Hohlraum auskleidende dielektrische Material zwischen etwa 5 nm und 15 nm dick ist.
Halbleiterstruktur nach Anspruch 9, wobei die Höhe des Hohlraums höchstens etwa 100 nm beträgt.
Halbleiterstruktur nach Anspruch 9, wobei die Höhe des Hohlraums zwischen etwa 90 nm und 80 nm liegt.
Halbleiterstruktur nach Anspruch 9, wobei das erste und zweite n⁺-leitende Diffusionsgebiet vertikal um weniger als etwa 1 μm beabstandet sind.
Halbleiterstruktur nach Anspruch 13, wobei eine Spitze der Fremdatomkonzentration der p-Mulde etwa 300 nm über dem ersten n⁺-leitenden Diffusionsgebiet positioniert ist.
Halbleiterstruktur nach Anspruch 22, wobei der Hohlraum etwa in der Tiefe der Spitze der Fremdatomkonzentration der p-Mulde positioniert ist.
Halbleiterstruktur nach Anspruch 23, wobei der Hohlraum innerhalb von etwa 200 nm von der Spitze der Fremdatomkonzentration der p-Mulde positioniert ist.
Verfahren, das mit einem Halbleiterkörper eines ersten Leitfähigkeitstyp beginnt, in dem ein Graben mit einem ersten Gebiet eines zweiten Leitfähigkeitstyps in Berührung mit einem unteren Teil einer Wand des Grabens ausgebildet worden ist und eine erste isolierende Schicht die Wand des Grabens bedeckt, mit den folgenden Schritten: Füllen eines unteren Teils des Grabens mit leitendem Material; Ausbilden einer Öffnung in der ersten isolierenden Schicht über dem ersten Gebiet und dem leitenden Material, so daß ein Teil des Halbleiterkörpers freiliegt, wobei der freiliegende Teil durch andere Teile des Halbleiterkörpers von dem ersten Gebiet getrennt ist; Ausbilden eines Hohlraums in dem Halbleiterkörper durch die Öffnung, wobei der Hohlraum den Graben umgibt; Ausbilden einer zweiten isolierenden Schicht, um die Öffnung in der ersten isolierenden Schicht zu schließen; Füllen eines ersten Teils des Grabens über dem ersten leitenden Material mit einen zweiten leitenden Material; und Ausbilden eines zweiten Bereichs eines zweiten Leitfähigkeitstyps in einem Teil des Halbleiterkörpers, der um Teile des Halbleiterkörpers von dem Hohlraum versetzt ist, wobei das zweite Gebiet das zweite leitende Material berührt.
Verfahren nach Anspruch 25, wobei an den Wänden des Hohlraums eine isolierende Schicht ausgebildet wird.
Verfahren zur Herstellung einer Halbleiterstruktur, mit den folgenden Schritten: Ausbilden eines Grabens in einem Halbleitersubstrat, der eine durch einen Teil des Halbleitersubstrats definierte Wand aufweist; Ausbilden eines Kondensators in einem unteren Teil des Grabens, wobei der Kondensator ein erstes n⁺-leitendes Diffusionsgebiet aufweist, das an die Wand in einem unteren Teil des Grabens anstößt, wobei das erste n⁺-leitende Diffusionsgebiet eine erste Elektrode des Kondensators definiert; Ausbilden eines Knotendielektrikums in dem unteren Teil des Grabens, wobei das Knotendielektrikum über dem ersten n⁺-leitenden Diffusionsgebiet liegt; Füllen des unteren Teils des Grabens mit einem ersten leitfähigen Material, das eine zweite Elektrode des Kondensators definiert; Ausbilden einer isolierenden Schicht über der oberen Oberfläche des ersten leitfähigen Materials; Ausbilden eines Ätzstoppmaterials an der Wand eines oberen Teils des Grabens; Entfernen der isolierenden Schicht über der oberen Oberfläche des ersten leitfähigen Materials zur Bereitstellung eines freiliegenden Halbleiterteils der Wand, der von dem Ätzstoppmaterial nicht bedeckt ist, wobei der freiliegende Teil der Wand den Graben umgibt; Ätzen eines Hohlraums in den freiliegenden Halbleitersubstratteil der Wand, der von dem Ätzstoppmaterial nicht bedeckt ist, wobei der Hohlraum durchgehend um den Umfang des Grabens verläuft; Abscheiden eines konformen isolierenden Materials auf freiliegenden Oberflächen, wobei das konforme isolierende Material das innere Gebiet des Hohlraums auskleidet, wobei das konforme isolierende Material die Öffnung zu dem Hohlraum einschnürt; Füllen des oberen Teils des Grabens mit einem zweiten leitfähigen Material, das das erste leitfähige Material berührt; Ausbilden eines zweiten n⁺-leitenden Gebiets, das an die Wand in einem oberen Teil des Grabens anstößt, wobei das zweite n⁺-leitende Gebiet ein Eingabe- oder Ausgabegebiet eines Feldeffekttransistors definiert; und Ausbilden eines p-Muldengebiets in dem Halbleitersubstrat, das zwischen dem ersten n⁺-leitenden Gebiet und dem zweiten n⁺-leitenden Gebiet positioniert ist.
Verfahren nach Anspruch 27, wobei: das Füllen des unteren Teils des Grabens mit einem ersten leitfähigen Material den Schritt des Abscheidens eines ersten leitfähigen Materials umfaßt, wobei das erste leitfähige Material den Graben füllt; das Planarisieren des ersten leitfähigen Materials; und das Ausnehmen des ersten leitfähigen Materials auf eine erste Tiefe.
Verfahren nach Anspruch 28, wobei das erste leitfähige Material mit n⁺-leitendem dotiertem Polysilizium gebildet wird.
Verfahren nach Anspruch 27, wobei das Ausbilden einer isolierenden Schicht über der oberen Oberfläche des ersten leitfähigen Materials den Schritt des Abscheidens einer HDP-Oxidschicht (High Density Plasma) auf der oberen Oberfläche des ersten leitfähigen Materials umfaßt.
Verfahren nach Anspruch 30, wobei die Dicke der HDP-Oxidschicht zwischen etwa 10 und 30 nm liegt.
Verfahren nach Anspruch 27, wobei das Ausbilden eines Ätzstoppmaterials an der Wand des oberen Teils des Grabens die folgenden Schritte umfaßt: Abscheiden einer Schicht aus konformen Siliziumnitrid; und gerichtetes Ätzen der Schicht aus konformen Siliziumnitrid.
Verfahren nach Anspruch 27, wobei das Entfernen der isolierenden Schicht über der oberen Oberfläche des ersten leitfähigen Materials den Schritt des Ätzens der isolierenden Schicht mit einem anisotropen Ätzmittel umfaßt, wobei das anisotrope Ätzmittel für das Ätzstoppmaterial, das erste leitfähige Material und das Halbleitersubstrat selektiv ist.
Verfahren nach Anspruch 27, wobei der Hohlraum in dem freiliegenden Halbleiterteil von Wänden zwischen 20 nm und 40 nm tief ist.
Verfahren nach Anspruch 27, wobei das Ätzen eines Hohlraums in den freiliegenden Halbleiterteil von Wänden den Schritt des Auftragens eines Ätzmittels auf den freiliegenden Halbleiterteil von Wänden umfaßt, wobei das Ätzmittel für das Ätzstoppmaterial selektiv ist.
Verfahren nach Anspruch 35, wobei das Ätzmittel ein chemisches Abwärtsätzmittel ist.
Verfahren nach Anspruch 35, wobei das Ätzmittel ein isotropes Naßätzmittel ist.
Verfahren nach Anspruch 35, wobei das Ätzmittel ein Kristallnaßätzmittel ist.
Verfahren nach Anspruch 27, wobei das konforme isolierende Material ein über chemische Dampfabscheidung abgeschiedenes Glas ist.
Verfahren nach Anspruch 39, wobei das über chemische Dampfabscheidung abgeschiedene Glas aus TEOS ausgebildet ist.
Verfahren nach Anspruch 27, wobei das zweite leitfähige Material aus n⁺-leitendem dotiertem Polysilizium besteht.
Verfahren nach Anspruch 27, wobei das zweite n⁺-leitende Gebiet eine Vergrabene-Brücke-Ausdiffusion ist.
Verfahren nach Anspruch 27, wobei das Ausbilden eines p-Muldengebiets das Implantieren eines p-leitenden Dotierungssubstanz-Fremdatoms in das Halbleitersubstrat umfaßt.
Verfahren nach Anspruch 43, wobei das p-Fremdatom Bor ist.