DE10022696A1 - Herstellungsverfahren einer Halbleitereinrichtung und Halbleitereinrichtung - Google Patents

Herstellungsverfahren einer Halbleitereinrichtung und Halbleitereinrichtung

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Abstract

Es wird ein Herstellungsverfahren einer Halbleitereinrichtung bereitgestellt, bei der ein MOS-Transistor mit einem verringerten Leckstrom erhalten werden kann, ohne unnötigerweise den Integrationsgrad zu verschlechtern. Nachdem MOS-Transistorstrukturen (4-10) mit einer ersten Seitenwand (10) gebildet sind, wird ein dielektrischer Zwischenschichtfilm (11) auf einer gesamten Oberfläche gebildet. Ein Siliziumnitridfilm (12a) wird auf dem dielektrischen Zwischenschichtfilm (11) abgeschieden. Als nächstes werden Gräben (31) und (32) nur in einem Speicherzellenbereich (MA) durch den dielektrischen Zwischenschichtfilm (11) und einem Siliziumnitridfilm (12a) derart gebildet, daß eine Seitenfläche der Seitenwand (10) freigelegt wird. Ein Siliziumnitridfilm (33) wird entlang der Innenwände der Gräben (31) und (32) abgeschieden, und ein Teil des Siliziumnitridfilmes (33), der entlang der internen Wände der Gräben (31, 32) gebildet ist, wird dann durch Ätzen entfernt. Somit wird eine Seitenwand (34), die als zweite Seitenwand dient, benachbart zu der Seitenwand (10) in dem Speicherzellenbereich (MA) gebildet.

Description

Die vorliegende Erfindung bezieht sich auf ein Herstellungsver­ fahren einer Halbleitereinrichtung, wie zum Beispiel ein MOS- Transistor, der in einem DRAM (Dynamischer Direktzugriffsspei­ cher) verwendet werden soll, und auf eine Halbleitereinrichtung.
Der DRAM (Dynamischer Direktzugriffsspeicher) enthält ein Spei­ cherzellenfeld, das als Speicherbereich zur Speicherung von Speicherinformationen dient, und einen peripheren Schaltungsab­ schnitt, der das Speicherzellenfeld dazu bringt, einen vorbe­ stimmten Eingabe-/Ausgabebetrieb durchzuführen. Das Speicherzel­ lenfeld ist mit einer Mehrzahl von Speicherzellen, die minimalen Speichereinheiten entsprechen, vorgesehen. Die Speicherzelle in dem DRAM besteht im wesentlichen aus einem Kondensator und einem mit dem Kondensator verbundenen MOS-Transistor (Metall-Oxid- Halbleiter-Transistor). Im Betrieb wird bestimmt, ob vorbestimm­ te elektrische Ladungen in dem Kondensator gespeichert sind oder nicht. Das Ergebnis der Bestimmung entspricht einem Datenwert von "0" oder "1", wodurch Informationen gespeichert werden.
Fig. 34 ist eine typische Ersatzschaltung der Speicherzelle des DRAM. Wie in Fig. 34 gezeigt ist, enthält eine Speicherzelle 200 einen Kondensator 201 und einen Zellentransistor 202. Eine Elek­ trode der Source-/Drainelektroden des Zellentransistors 202 ist mit einer Elektrode des Kondensators 201 verbunden, und eine Bitleitung 203 ist mit der anderen Elektrode des Zellentransistors 202 verbunden. Darüber hinaus ist eine Gateelektrode des Zellentransistors 202 mit einer Wortleitung 204 verbunden, und die Bitleitung 203 ist mit einem Leseverstärker 205 verbunden.
Der Ausdruck "Source/Drain" wird für die Elektrode verwendet, die als Source (Quelle) zum Liefern von Ladungsträgern dient und die die Funktion des Herausleitens (Ableitens) der Ladungsträger beim Lesen oder Schreiben einer Information erfüllt.
Fig. 35 ist eine Schnittansicht, die einen Aufbau einer der An­ melderin bekannten Speicherzelle zeigt. In Fig. 35 ist der teil­ weise verdeckte Teil mit einer gestrichelten Linie gezeigt. Wie in Fig. 35 gezeigt ist, ist eine STI 102 (flache Grabentrennung 102), die aus einem Trennoxidfilm oder ähnlichem gebildet ist, in einem p-Halbleitersubstrat 101 gebildet, wodurch Elemente elektrisch isoliert sind.
Ein n-MOS-Transistor enthält einen Gateisolierfilm 103, eine Ga­ teelektrode 104, n-Source-/Drainbereiche 105 und 106, eine Sei­ tenwand 107 und einen Isolierfilm 108. Die Gateelektrode 104 dient auch als Wortleitung 204.
Die Source-/Drainbereiche 105 und 106 sind selektiv in einer Oberfläche des Halbleitersubstrates 101 mit der dazwischen vor­ gesehenen Gateelektrode 104 gebildet. Die Seitenwand 107 ist ein Isolierfilm zum Bedecken der Gateelektrode 104, und der Isolier­ film 108 ist unterhalb der Seitenwand 107 benachbart zu dem Ga­ teisolierfilm 103 gebildet.
Ein Polysiliziumanschluß 110a weist eine Unterseite, die mit dem Source/Drainbereich 106 verbunden ist, und einer Oberseite, die mit einem Speicherknoten verbunden ist, der im folgenden be­ schrieben wird, auf. Andererseits weist ein Polysiliziumanschluß 110b eine Unterseite, die mit dem Source-/Drainbereich 105 ver­ bunden ist, und eine Oberseite, die mit einer Bitleitung 113 verbunden ist, die mit einer Strichlinie über einem Bereich, der in Fig. 35 nicht gezeigt ist, gezeigt ist, auf.
Ein dielektrischer Zwischenschichtfilm 112 ist über der gesamten Oberfläche des Halbleitersubstrates 101 einschließlich des MOS- Transistors und der Polysiliziumanschlüsse 110a und 110b gebil­ det, und ein Siliziumnitridfilm 114 ist oberhalb des dielektri­ schen Zwischenschichtfilmes 112 gebildet.
Ein Speicherzellenkondensator 118 ist in einem Bereich auf dem Siliziumnitridfilm 114 gebildet. Der Speicherzellenkondensator 118 enthält eine untere Elektrode 115, Polysilizium 120 mit rau­ her Oberfläche, einen dielektrischen Kondensatorfilm 116 und ei­ ne Zellplatte 117. Die untere Elektrode 115 ist aus einem Mate­ rial gebildet, wie zum Beispiel amorphes Silizium, das mit Phos­ phor dotiert ist, oder dotiertes Polysilizium. Der dielektrische Kondensatorfilm 116 enthält einen Siliziumoxidfilm, einen Sili­ ziumnitridfilm einen hochdielektrischen Film und ähnliches. Die Zellplatte 117 ist aus Polysilizium gebildet, das n-Dotierungen enthält. Die untere Elektrode 115 des Speicherzellenkondensators 118 ist elektrisch mit dem Polysiliziumanschluß 110a über den Speicherknoten 111 verbunden, der durch den dielektrischen Zwi­ schenschichtfilm 112 hindurchgehend gebildet ist.
Elektrische Ladungen, die als Speicherinformation in dem Spei­ cherzellenkondensator 118 gespeichert sind, werden graduell durch einen Leckstrom in einem n-p-Übergangsabschnitt der Sour­ ce-/Drainbereiche 105 und 106 und des Halbleitersubstrates 101, dem dielektrischen Kondensatorfilm 116 und ähnlichem entladen. Daher ist es notwendig, einen Betrieb zum zeitigen Einbringen von elektrischen Ladungen durchzuführen, um die Speicherung in einem DRAM kontinuierlich zu halten. Dieser Betrieb wird als Auffrischen bezeichnet. Der Auffrischbetrieb wird im folgenden kurz beschrieben. Zuerst wird der in den Kondensator 201 ge­ schriebene Informationsinhalt gelesen und durch den Leseverstär­ ker 205 bestimmt. Wenn basierend auf dem bestimmten Informationsinhalt bestimmt wird, daß elektrische Ladungen in den Konden­ sator 201 eingebracht werden, werden elektrische Ladungen neu zugeführt. Wenn basierend auf dem bestimmten Informationsinhalt bestimmt wird, daß elektrische Ladungen nicht zugeführt werden, wird ein Schreibbetrieb derart durchgeführt, daß die elektri­ schen Ladungen in dem Kondensator 201 entfernt werden.
Der Auffrischbetrieb wird durch Anlegen einer Spannung an die ausgewählte Gateelektrode 104 und den Source-/Drainbereich 105 durchgeführt, um die in dem Speicherzellenkondensator gespei­ cherte Information zu schreiben und zu lesen, wie oben beschrie­ ben wurde.
Bei einem der Anmelderin bekannten Halbleiterspeicher wird je­ doch ein Leckstrom in dem Speicherknoten und einem n-p- Übergangsabschnitt eines Source-/Drainbereiches eines MOS- Transistors und eines Halbleitersubstrats erzeugt, der die In­ formation zusätzlich zu dem Löschen bzw. Beseitigen der Informa­ tion, die durch den Lesebetrieb bedingt ist, löscht. Um zu ver­ hindern, daß die Information durch den Leckstrom gelöscht wird, sollte der Auffrischbetrieb für die in allen Speicherzellen ge­ speicherten Informationen in einem vergleichsweise kurzen Zyklus von 1 ms (Millisekunden) bis einige 100 ms durchgeführt werden. Es gibt eine Schwierigkeit darin, daß der Leistungsverbrauch des Halbleiters durch das häufige Durchführen des Auffrischbetriebs erhöht wird.
Darüber hinaus gibt es eine Schwierigkeit darin, daß ein Zeitin­ tervall zum bzw. zwischen dem Auffrischen (eine Pausenauffrisch­ zeit) kurz wird, da die Information, die in der Speicherzelle gespeichert ist, während dem Auffrischbetrieb nicht ausgelesen werden kann. Wenn die Pausenauffrischzeit kurz ist, wird ein Da­ tenverwendungsverhältnis für den Betrieb verringert.
Es ist Aufgabe der vorliegenden Erfindung, ein Herstellungsver­ fahren einer Halbleitereinrichtung vorzusehen, die einen MOS- Transistor mit einem verringerten Leckstrom enthalten kann, ohne unnötigerweise den Integrationsgrad zu verschlechtern, und eine solche Halbleitereinrichtung bereitzustellen.
Die Aufgabe wird durch das Herstellungsverfahren einer Halblei­ tereinrichtung gemäß Anspruch 1 oder 7 oder durch die Halblei­ tereinrichtung gemäß Anspruch 10 gelöst.
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Ein erster Aspekt der vorliegenden Erfindung ist auf ein Her­ stellungsverfahren einer Halbleitereinrichtung gerichtet, bei der ein erster und ein zweiter MOS-Transistor eines zweiten Lei­ tungstyps in einem ersten und zweiten Bereich entsprechend in einem oberen Schichtabschnitt eines Halbleitersubstrat eines er­ sten Leitungstyps gebildet werden. Das Verfahren enthält die Schritte des (a) Bildens eines ersten Source- /Drainbereichspaares eines zweiten Leitungstyps, eines Kanalbe­ reichs eines ersten Leitungstyps, der in bzw. zwischen dem er­ sten Source-/Drainbereichspaar positioniert ist, und eines Ga­ teelektrodenbereiches, der auf dem Kanalbereich gebildet ist, entsprechend in dem ersten und dem zweiten Bereich, (b) Bildens einer ersten Seitenwand auf Seitenflächen des Gateelektrodenbe­ reiches von jedem von dem ersten und zweiten Bereich, (c) des Bildens eines dielektrischen Zwischenschichtfilmes auf einer ge­ samten Oberfläche und des Bildens eines Grabens nur in dem er­ sten Bereich durch den dielektrischen Zwischenschichtfilm der­ art, daß eine Seitenfläche der ersten Seitenwand freigelegt wird, und (d) des Bildens eines Isolierfilmes zum Bilden einer zweiten Seitenwand auf einer gesamten Oberfläche einschließlich der Seitenfläche der ersten Seitenwand in dem Graben und dann des Entfernens des Isolierfilmes zum Bilden der zweiten Seiten­ wand in Abschnitten, die andere sind als innerhalb des Grabens, wodurch die zweite Seitenwand auf der Seitenfläche der ersten Seitenwand gebildet wird, wobei der erste MOS-Transistor durch die erste und zweite Seitenwand, das erste Source- /Drainbereichspaar, den Kanalbereich und den Gateelektrodenbe­ reich in dem ersten Bereich gebildet ist und der zweite MOS- Transistor durch die erste Seitenwand, das erste Source- /Drainbereichspaar, den Kanalbereich und den Gateelektrodenbe­ reich in dem zweiten Bereich gebildet ist.
Ein zweiter Aspekt der vorliegenden Erfindung ist auf ein Her­ stellungsverfahren einer Halbleitereinrichtung gemäß dem ersten Aspekt der vorliegenden Erfindung gerichtet und enthält ferner den Schritt des (e) Einbringens einer Dotierung des zweiten Lei­ tungstyps von dem bzw. durch den Graben, wodurch ein zweites Source-/Drainbereichspaar des zweiten Leitungstyp benachbart zu dem ersten Source-/Drainbereichspaar entsprechend nach dem Schritt (c) und vor dem Schritt (d) gebildet wird.
Ein dritter Aspekt der vorliegenden Erfindung ist auf ein Her­ stellungsverfahren einer Halbleitereinrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung gerichtet und enthält ferner den Schritt des (f) Einbringens einer Dotierung des zweiten Lei­ tungstyps von dem bzw. durch den Graben unter Verwendung der zweiten Seitenwand als Maske, wodurch ein drittes Source- /Drainbereichspaar benachbart zu dem zweiten Source- /Drainbereichspaar entsprechend nach dem Schritt (d) gebildet wird.
Ein vierter Aspekt der vorliegenden Erfindung ist auf ein Her­ stellungsverfahren einer Halbleitereinrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung gerichtet, wobei zumindest ei­ nes von dem zweiten und dritten Source-/Drainbereichspaar tiefer gebildet ist als das erste Source-/Drainbereichspaar.
Ein fünfter Aspekt der vorliegenden Erfindung ist auf ein Her­ stellungsverfahren einer Halbleitereinrichtung gemäß einem von dem ersten bis vierten Aspekt der vorliegenden Erfindung gerich­ tet, wobei der erste Bereich einen Speicherzellenbildungsbereich einer Halbleiterspeichereinrichtung enthält und der zweite Be­ reich einen peripheren Schaltungsbildungsbereich der Halbleiter­ speichereinrichtung enthält. Ein sechster Aspekt der vorliegen­ den Erfindung ist auf ein Herstellungsverfahren einer Halblei­ tereinrichtung gerichtet, bei der ein MOS-Transistor eines zwei­ ten Leitungstyps auf einem Halbleitersubstrat eines ersten Lei­ tungstyps gebildet wird. Das Verfahren enthält die Schritte des (a) Bildens eines Source-/Drainbereichspaares des zweiten Lei­ tungstyps, eines Kanalbereichs des ersten Leitungstyps, der in bzw. zwischen dem Source-/Drainbereichspaar positioniert ist, und eines Gateelektrodenbereiches, der auf dem Kanalbereich auf einer Oberfläche des Halbleitersubstrates positioniert ist, (b) des Bildens eines Isolierfilmes für eine Seitenwand auf einer gesamten Oberfläche, (c) des teilweisen Entfernens des Isolier­ filmes für die Seitenwand auf einer Seitenflächenseite des Ga­ teelektrodenbereiches ohne Freilegen des Halbleitersubstrates und (d) des Durchführens einer Ätzbehandlung auf dem Isolierfilm für die Seitenwand derart, daß der Isolierfilm für die Seiten­ wand in Abschnitten, die andere sind als eine Seitenfläche des Gateelektrodenbereiches, entfernt wird, wodurch die Seitenwand auf der Seitenfläche des Gateelektrodenbereiches durch den ver­ bleibenden Isolierfilm für die Seitenwand gebildet wird, wobei die Seitenwand in dem ersten Bereich eine Bildungsbreite der an­ deren Seitenflächenseite aufweist, die größer ist als eine Bil­ dungsbreite der einen Seitenflächenseite, wobei der MOS- Transistor durch die Seitenwand, das Source-/Drainbereichspaar, den Kanalbereich und den Gateelektrodenbereich gebildet ist.
Ein siebter Aspekt der vorliegenden Erfindung ist auf das Her­ stellungsverfahren einer Halbleitereinrichtung gemäß dem sech­ sten Aspekt der vorliegenden Erfindung gerichtet und enthält ferner den Schritt des (e) Bildens eines Speicherzellenkondensa­ tors auf dem Halbleitersubstrat nach dem Schritt (d), wobei eine Elektrode des Speicherzellenkondensators elektrisch mit einem Source-/Drainbereich auf der einen Seitenflächenseite des Sour­ ce-/Drainbereichpaars des MOS-Transistors verbunden wird.
Ein achter Aspekt der vorliegenden Erfindung ist auf eine Halb­ leitereinrichtung mit einem Halbleitersubstrat eines ersten Lei­ tungstyps, das einen Speicherzellenbildungsbereich und einen pe­ ripheren Schaltungsbildungsbereich aufweist, gerichtet und ent­ hält einen ersten und einen zweiten MOS-Transistor eines zweiten Leitungstyps, die in dem Speicherzellenbildungsbereich und dem peripheren Schaltungsbildungsbereich entsprechend gebildet sind, und einen Speicherzellenkondensator, der in dem Speicherzellen­ bildungsbereich gebildet ist und der eine Elektrode aufweist, die elektrisch mit einem Elektrodenbereich des ersten MOS- Transistors verbunden ist, wobei eine Bildungsbreite einer Sei­ tenwand, die auf einer Seitenfläche eines Gateelektrodenberei­ ches des ersten MOS-Transistors gebildet ist, größer eingestellt ist als eine Bildungsbreite einer Seitenwand, die auf einer Sei­ tenfläche des Gateelektrodenbereiches des zweiten MOS- Transistors vorgesehen ist.
Gemäß dem ersten Aspekt der vorliegenden Erfindung, wie oben be­ schrieben wurde, weist der erste MOS-Transistor, der in dem er­ sten Bereich durch das Herstellungsverfahren einer Halblei­ tereinrichtung gebildet ist, einen Aufbau auf, bei dem die zwei­ te Seitenwand benachbart zu der ersten Seitenwand derart gebil­ det ist, daß eine Bildungsbreite der gesamten Seitenwand sicher größer ist als eine Bildungsbreite der Seitenwand des zweiten MOS-Transistors.
Folglich kann der erste MOS-Transistor, der in dem ersten Be­ reich gebildet ist, ein elektrisches Feld verringern, das über einen Gateanschlußbereich angelegt ist, der eine pn- Übergangsschnittstelle des ersten Source-/Drainbereichspaars und des Kanalbereichs in der Nähe des Gateelektrodenbereiches ist, durch die Seitenwandbreiten der ersten und zweiten Seitenwand, die größer sind als die des MOS-Transistors, der in dem zweiten Bereich gebildet ist.
Zusätzlich wird in dem Schritt (d) der Isolierfilm zum Bilden der zweiten Seitenwand auf der gesamten Oberfläche einschließ­ lich der Seitenfläche der ersten Seitenwand in dem Graben gebil­ det, und der Isolierfilm zum Bilden der zweiten Seitenwand, der in den anderen Abschnitten als innerhalb des Grabens gebildet ist, wird dann entfernt. Folglich wird die zweite Seitenwand auf der Seitenfläche der ersten Seitenwand gebildet. Somit ist es möglich, mit hoher Präzision die zweite Seitenwand benachbart zu der ersten Seitenwand in einer selbstjustierenden Weise ohne den Einfluß der Anordnung von anderen Komponenten zu bilden.
Gemäß dem zweiten Aspekt der vorliegenden Erfindung wird im Schritt (e) das zweite Source-/Drainbereichspaar benachbart zu dem ersten Source-/Drainbereichspaar gebildet. Daher ist es mög­ lich, die Dotierungsverteilung in dem ersten und zweiten Source- /Drainbereichspaar in der Querrichtung von der Nachbarschaft des Gateelektrodenbereiches zu einem Kontakt, der auf den ersten und zweiten Source-/Drainbereichspaar vorgesehen ist, vergleichswei­ se graduell zu ändern. Als Ergebnis ist es möglich, das elektri­ sche Feld in dem Gateanschlußbereich mehr zu verringern.
Gemäß dem dritten Aspekt der vorliegenden Erfindung wird im Schritt (f) das dritte Source-/Drainbereichspaar benachbart zu dem zweiten Source-/Drainbereichspaar gebildet. Daher ist es möglich, die oben erwähnte Dotierungsteilung in der Querrichtung weiter graduell zu ändern. Als Ergebnis kann das elektrische Feld in dem Gateanschlußbereich noch mehr verringert werden.
Gemäß dem vierten Aspekt der vorliegenden Erfindung wird zumin­ dest eines von dem ersten und zweiten Source-/Drainbereichspaar, die durch das Verfahren zum Herstellen einer Halbleitereinrich­ tung hergestellt werden, tiefer gebildet als das erste Source- /Drainbereichspaar. Daher ist eine Verlängerung der Verarmungs­ schicht von der pn-Übergangsschnittstelle des ersten bis zum dritten Source-/Drainbereichspaar gefördert. Folglich kann ein elektrisches Feld in dem pn-Übergangsabschnitt, der den Gatean­ schlußbereich enthält, verringert werden.
Gemäß dem fünften Aspekt der vorliegenden Erfindung weist die Halbleitereinrichtung, die durch das Herstellungsverfahren einer Halbleitereinrichtung hergestellt ist, einen solchen Aufbau auf, daß der erste MOS-Transistor, der in dem Speicherzellenbildungs­ bereich gebildet ist, eine größere Seitenwandbildungsbreite auf­ weist als der zweite MOS-Transistor in dem peripheren Schal­ tungsbildungsbereich. Folglich kann das elektrische Feld, das über den Gateanschlußbereich des ersten MOS-Transistors, der in dem Speicherzellenbildungsbereich gebildet ist, mehr verringert werden als in dem zweiten MOS-Transistor, der in dem peripheren Schaltungsbildungsbereich gebildet ist.
Gemäß dem sechsten Aspekt der vorliegenden Erfindung wird in den Schritten (c) und (d) die Bildungsbreite von einer Seitenflä­ chenseite der Seitenwand in dem ersten Bereich größer einge­ stellt als die Bildungsbreite an der anderen Seitenflächenseite. Daher kann das elektrische Feld, das über den Gateanschlußbe­ reich an der anderen Seitenflächenseite angelegt wird, die die pn-Übergangsschnittstelle des Source-/Drainbereichs und des Ka­ nalbereichs an der anderen Seitenflächenseite in der Nähe des Gateelektrodenbereiches ist, mehr reduziert werden als in dem Gateanschlußbereich an der einen Seitenflächenseite durch die Seitenwandbreite an der anderen Seitenflächenseite.
Zusätzlich wird die Ätzbehandlung, durch die die Oberfläche des Halbleitersubstrates freigelegt wird, nur bei dem Entfernen des Isolierfilmes zum Bilden der Seitenwand in anderen Abschnitten als der Seitenfläche des Gateelektrodenbereiches in dem Schritt (d) durchgeführt. Daher ist es möglich, eine Halbleitereinrich­ tung zu erhalten, bei der die Fangstellendichte, die in das Halbleitersubstrat während des Ätzbehandlung eingebracht wird, minimiert wird und der Leckstrom verringert wird.
Gemäß einem siebten Aspekt der vorliegenden Erfindung enthält das Herstellungsverfahren einer Halbleitereinrichtung den Schritt (e) des Bildens der Speicherzellenkondensators, bei dem eine der Elektroden, die elektrisch mit dem Source-/Drainbereich an der anderen Seitenfläche der Seite zu verbinden ist, eine größere Seitenwandbreite aufweist als an der einen Seitenflä­ chenseite. Folglich ist es möglich, einen von dem Speicherzel­ lenkondensator geschickten Leckstrom mit einer Verringerung des elektrischen Feldes, das über den Gateanschlußbereich auf der anderen Seitenfläche der Seite angelegt ist, zu steuern.
Gemäß dem achten Aspekt der vorliegenden Erfindung wird die Bil­ dungsbreite der Seitenwand, die an der Seitenfläche des Ga­ teelektrodenbereichs des ersten MOS-Transistors vorgesehen ist, größer eingestellt als die Bildungsbreite der Seitenwand, die an der Seitenfläche des Gateelektrodenbereichs des zweiten MOS- Transistors vorgesehen ist.
Folglich kann der erste MOS-Transistor, der in dem Speicherzel­ lenbildungsbereich gebildet ist, das elektrische Feld, das über den Gateanschlußbereich angelegt ist, der als die pn- Übergangsschnittstelle zwischen einem oder dem anderen Elektro­ denbereich in der Nähe des Gateelektrodenbereiches und dem Ka­ nalbereich dient, mehr verringert werden als in dem zweiten MOS- Transistor, der in dem peripheren Schaltungsbildungsbereich ge­ bildet ist.
Als Ergebnis ist es möglich, einen von dem Speicherzellenkonden­ sator ausgehenden Leckstrom mit einer Verringerung des elektri­ schen Feldes, das über den Gateanschlußbereich an einer Elektro­ denbereichsseite angelegt ist, die mit einer Elektrode des Spei­ cherzellenkondensators zu verbinden ist, zu steuern. In diesem Fall kann die Bildungsbreite der Seitenwand des zweiten MOS- Transistors in dem peripheren Schaltungsbildungsabschnitt ver­ gleichsweise verringert werden, wodurch eine Erhöhung bei dem Integrationsgrad minimiert wird.
Diese und andere Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden deutlicher werden von der folgenden detaillier­ ten Beschreibung von Ausführungsformen der Erfindung in Verbin­ dung mit den Figuren. Von den Figuren zeigen:
Fig. 1 eine Schnittansicht, die einen Aufbau eines Speicherzellenbereiches eines DRAM zeigt, der durch ein Herstellungsverfahren eines DRAM ge­ mäß einer ersten Ausführungsform hergestellt ist,
Fig. 2 eine Schnittansicht eines Aufbaus eines peri­ pheren Schaltungsbereiches des DRAM, der durch das Herstellungsverfahren eines DRAM gemäß der ersten Ausführungsform hergestellt ist,
Fig. 3 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (Speicherzellenbereiches) gemäß der ersten Ausführungsform zeigt,
Fig. 4 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (peripherer Schaltungsbe­ reich) gemäß der ersten Ausführungsform zeigt,
Fig. 5 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (Speicherzellenbereiches) gemäß der ersten Ausführungsform zeigt,
Fig. 6 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (peripherer Schaltungsbe­ reich) gemäß der ersten Ausführungsform zeigt,
Fig. 7 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (Speicherzellenbereiches) gemäß der ersten Ausführungsform zeigt,
Fig. 8 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (peripherer Schaltungsbe­ reich) gemäß der ersten Ausführungsform zeigt,
Fig. 9 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (Speicherzellenbereiches) gemäß der ersten Ausführungsform zeigt,
Fig. 10 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (peripherer Schaltungsbe­ reich) gemäß der ersten Ausführungsform zeigt,
Fig. 11 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (Speicherzellenbereiches) gemäß der ersten Ausführungsform zeigt,
Fig. 12 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (peripherer Schaltungsbe­ reich) gemäß der ersten Ausführungsform zeigt,
Fig. 13 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (Speicherzellenbereiches) gemäß der ersten Ausführungsform zeigt,
Fig. 14 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (peripherer Schaltungsbe­ reich) gemäß der ersten Ausführungsform zeigt,
Fig. 15 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (Speicherzellenbereiches) gemäß der ersten Ausführungsform zeigt,
Fig. 16 eine Schnittansicht, die das Herstellungsver­ fahren eines DRAM (peripherer Schaltungsbe­ reich) gemäß der ersten Ausführungsform zeigt,
Fig. 17 eine Schnittansicht, die einen Zustand zeigt, bei dem eine Gateelektrode in einem mittleren Schritt freigelegt wird,
Fig. 18 eine Schnittansicht, die Effekte der ersten Ausführungsform darstellt,
Fig. 19 u. 20 sind Schnittansichten, die ein erstes Beispiel eines Verfahrens zum Bilden eines zweiten und eines dritten Source-/Drainbereichs zeigen,
Fig. 21 u. 22 Schnittansichten, die ein zweites Beispiel ei­ nes Verfahrens zum Bilden eines zweiten und dritten Source-/Drainbereichs zeigen,
Fig. 23 ist eine Schnittansicht, die einen Speicher­ zellenbereich zeigt, bei dem der Source- /Drainbereich asymmetrisch ist,
Fig. 24 ist eine Draufsicht, die einen Layoutaufbau des Speicherzellenbereiches gemäß der ersten Ausführungsform zeigt;
Fig. 25 eine Darstellung, die eine Konzentrationsände­ rung in dem Source-/Drainbereich der Speicher­ knotenseite zeigt,
Fig. 26 ist eine Schnittansicht, die einen Speicher­ zellenbereich MA eines DRAM zeigt, der durch ein Herstellungsverfahren eines DRAM gemäß ei­ ner zweiten Ausführungsform der vorliegenden Erfindung hergestellt ist,
Fig. 27 bis 30 Schnittansichten, die das Herstellungsverfah­ ren eines DRAM gemäß der zweiten Ausführungs­ form der vorliegenden Erfindung zeigen,
Fig. 31 eine Schnittansicht, die die Variablen der Ta­ belle 1 illustriert,
Fig. 32 eine Draufsicht, die eine Layoutstruktur eines Speicherzellenbereiches gemäß der zweiten Aus­ führungsform zeigt;
Fig. 33 eine Draufsicht, die eine andere Layoutstruk­ tur des Speicherzellenbereiches gemäß der zweiten Ausführungsform zeigt,
Fig. 34 ein Schaltbild, das eine Ersatzschaltung einer Speicherzelle eines DRAMs zeigt, und
Fig. 35 eine Schnittansicht, die einen Aufbau einer Speicherzelle gemäß einem der Anmelderin be­ kannten Stand der Technik zeigt.
Erste Ausführungsform Prinzip
Beispiele eines Verfahrens des Verlängerns einer Pausenauf­ frischzeit eines DRAM enthalten eine Verringerung eines in einem Source-/Drainbereich eines MOS-Transistors erzeugten Leckstroms, der mit einem Speicherzellenkondensator über einen Speicherkno­ ten verbunden ist, zusätzlich zu einer Erhöhung der Kapazität des Speicherzellenkondensators.
Der Leckstrom enthält hauptsächlich zwei Arten von Leckströmen, d. h. (1) einen erzeugten Strom in einem SRH-Vorgang (Shockley- Read-Hall-Vorgang) durch kleine Fehler bzw. Defekte in einem Halbleitersubstrat und (2) einen Leckstrom, der durch ein Tun­ nelphänomen (TAT), das durch Haft-, Stör- bzw. Fangstellen un­ terstützt ist, und ein Band-zu-Band Tunnelphänomen (BTBT) er­ zeugt ist. Das erste Phänomen (1) erhöht sich, wenn sich eine Verarmungsschichtbreite erhöht, und das zweite Phänomen (2) er­ höht sich, wenn eine elektrische Feldstärke in einer Verarmungs­ schicht erhöht wird. Wenn die Verarmungsschichtbreite mehr ver­ ringert wird und die elektrische Feldstärke in der Verarmungs­ schicht mehr erhöht wird, wird folglich der durch das TAT er­ zeugte Leckstrom mehr erhöht.
Zum Beispiel wurde das BTBT in "E. O. Kane, "Zener Tunneling in Semiconductor", J. Phys. Chem. Solids, Vol. 12, S. 181-188, (1959)" beschrieben, das TAT wurde in "G. A. M. Hurkx, D. B. M. Klaassen, und M. P. G. Knuver, "A new recombination model for device simulation including tunneling", IEEE on Electron Devi­ ces, Vol. 39, Nr. 2, S. 331-338, (1992)" beschrieben und SRH wurde in "R. N. Hall, "Electron-Hole Recombination in Germani­ um", Phys. Rev. Vol. 87, S. 387 (1952)" und "W. Shockley und W. T. Read, "Statistics of the Recombination Holes and Electrons", Phys. Rev. Vol. 87, S. 835 (1952)" beschrieben.
Da die Feinheit verbessert wird, wird die elektrische Feldstärke zwischen einem Source-/Drainbereich und einem Kanalbereich eines Speicherzellentransistors mehr erhöht. Der Grund liegt darin, daß eine Verringerung der Sourcespannung geringer ist verglichen mit einer Verkleinerung einer physikalischen Größe eines Spei­ cherzellentransistors. Als Erklärung dafür ist anzugeben, daß es eine Schwierigkeit darin gibt, daß ein kleines Signal zum Be­ stimmen des Vorhandenseins von elektrischen Ladungen in einem Speicherzellenkondensator mittels eines Leseverstärkers in einem Rauschen enthalten ist, was in einer Verringerung des Signal- Rauschverhältnisses (S/N) resultiert, wenn die Sourcespannung unnötigerweise abfällt.
Wenn die elektrische Feldstärke in dem Speicherzellentransistor erhöht ist, wird ein Leckstrom, der durch das TAT erzeugt wird, dominant. Folglich ist es notwendig, eine interne elektrische Feldstärke des Speicherzellentransistors während einer Pause (einer Pausenauffrischzeit) zu verringern, um die Pausenauf­ frischzeit zu verlängern.
Beispiele eines Verfahrens zur Verringerung der internen elek­ trischen Feldstärke des Speicherzellentransistors enthalten ein Verfahren zur Erhöhung einer Seitenwandbreite des Speicherzel­ lentransistors. Der Grund ist wie folgt. Eine elektrische Feld­ stärke in einem Gateanschlußbereich, der in der Nähe eines Über­ gangs des Source-/Drainbereichs und des Kanalbereichs an der Speicherknotenseite vorgesehen ist, weist während der Pause ei­ nen Werte auf, der als grobe Näherung durch Teilen einer Diffe­ renz zwischen einer Spannung eines Kondensators und einer Gate­ spannung durch die Seitenwandbreite erhalten wird, da ein Kon­ takt im allgemeinen benachbart zu einer Seitenwand über dem Source-/Drainbereich gebildet ist. Wenn zum Beispiel die Span­ nung des Kondensators während der Pause auf 2 V eingestellt ist, die Gatespannung auf 0 V eingestellt ist und die Seitenwandbreite auf 40 nm eingestellt ist, ist eine elektrische Feldstärke, die in der Nähe des Übergangs erhalten wird, ungefähr 5 × 105 V/cm. Wenn die Seitenwandbreite auf 100 nm eingestellt werden kann, ist die elektrische Feldstärke, die in der Nähe des Übergangs erhal­ ten wird, ungefähr auf 2 × 105 V/cm verringert. Wenn die jedoch die Seitenwandbreite erhöht wird, wird die Fläche der Speicher­ zelle erhöht, wird eine Chipfläche erhöht und wird eine theore­ tische Chipanzahl, die von einem Wafer stammt, verringert. Daher gibt es eine Schwierigkeit darin, daß der Herstellungseinheits­ preis pro Chip erhöht wird.
Unter Berücksichtigung der oben erwähnten Schwierigkeit weist ein MOS-Transistor, der durch ein Herstellungsverfahren eines DRAM gemäß einer ersten Ausführungsform der vorliegenden Erfin­ dung hergestellt ist, das im folgenden beschrieben wird, einen solchen Aufbau auf, daß eine Seitenwandbreite eines NMOS in ei­ nem DRAM-Speicherzellenbereich MA (DRAM = dynamischer Direktzu­ griffsspeicher) größer ist als die des NMOS in einem peripheren Bereich.
Wie oben beschrieben wurde, ist ein Wert, der durch Teilen einer elektrischen Potentialdifferenz zwischen dem Speicherknoten und der Gateelektrode des Zeilentransistors während des Pausenauf­ frischens durch die Seitenwandbreite erhalten wird, eine Nähe­ rung einer elektrischen Feldstärke in dem Gateanschlußbereich. Folglich wird, wenn die Seitenwandbreite stärker erhöht wird, die elektrische Feldstärke in dem Gateanschlußbereich stärker verringert. Wenn die elektrische Feldstärke in dem Gateanschluß­ bereich verringert wird, wird der Leckstrom, der durch TAT (durch Haftstellen unterstütztes Tunneln) erzeugt ist, verrin­ gert. Folglich wird die Pausenauffrischzeit verlängert. Als Er­ gebnis ist es möglich, einen DRAM mit einer langen Pausenauf­ frischzeit durch das Herstellungsverfahren eines DRAM gemäß der ersten Ausführungsform der vorliegenden Erfindung zu erhalten.
Eine Beschreibung wird speziell für den Fall angegeben, bei dem der MOS-Transistor gemäß der folgenden ersten Ausführungsform der vorliegenden Erfindung große Effekte der Erfindung erzeugt, d. h. der Fall, bei dem der MOS-Transistor auf einem Silizium­ substrat gebildet ist.
Aufbau
Fig. 1 ist eine Schnittansicht, die einen Aufbau einer Speicher­ zelle in einem Speicherzellenbereich eines DRAM zeigt, der durch ein Herstellungsverfahren eines DRAM gemäß einer ersten Ausfüh­ rungsform der vorliegenden Erfindung hergestellt ist. Fig. 2 ist eine Schnittansicht, die einen Aufbau eines Transistors in einem peripheren Schaltungsbereich des DRAM zeigt, der durch das Her­ stellungsverfahren eines DRAM gemäß der ersten Ausführungsform hergestellt ist.
Zuerst wird der in Fig. 1 gezeigte Speicherzellenbereich MA im folgenden beschrieben. Wie in Fig. 1 gezeigt ist, ist eine p- Kanal-Stoppschicht 3 in einem Zwischenschichtabschnitt eines p- Halbleitersubstrates 1 gebildet, und eine STI (schmale Graben­ trennung) 2 ist selektiv in einem oberen Schichtabschnitt des Halbleitersubstrates 1 gebildet und weist einen unteren Schichtabschnitt auf, der in Kontakt steht mit einem oberen Schichtabschnitt der Kanalstoppschicht 8. Ein NMOS-Transistor, der als Speicherzellentransistor dient, ist in dem oberen Schichtabschnitt des Halbleitersubstrates 1, der durch die STI 2 getrennt ist, gebildet. Ein Speicherzellenkondensator 51 ist in einem oberen Schichtabschnitt des NMOS-Transistors gebildet. Ei­ ne Speicherzelle ist durch den NMOS-Transistor und den Speicher­ zellenkondensator 51 gebildet.
Der NMOS-Transistor enthält einen Gateisolierfilm 4, dotiertes Polysilizium 5, eine WSix-Schicht 6, einen n-Source- /Drainbereich 7, eine Kanaldotierungsschicht 8, einen Isolier­ film 9 und Seitenwände 10 und 34. Eine Gateelektrode ist durch das dotierte Polysilizium 5 und die WSix-Schicht 6 gebildet.
Die Source-/Drainbereiche 7a und 7b sind in einer Oberfläche des Halbleitersubstrates 1 mit den dazwischen vorgesehenen Gateelek­ troden 5 und 6 gebildet, und die Oberfläche des Halbleiter­ substrates 1, das zwischen den Source-/Drainbereichen 7a und 7b vorgesehen ist, dient als die Kanaldotierungsschicht 8. Der Iso­ lierfilm 9 mit dem Siliziumoxidfilm oder einem Siliziumnitri­ doxidfilm als Bildungskomponente ist derart gebildet, daß der Gateisolierfilm 4 und die Gateelektroden 5 und 6 bedeckt sind, und die Seitenwand 10, die als erste Seitenwand, die aus einem Siliziumnitridfilm gebildet ist, dient, ist derart gebildet, daß der Isolierfilm 9 bedeckt ist.
Ferner ist die Seitenwand 34, die als zweite Seitenwand, die aus einem Siliziumnitridfilm gebildet ist, dient, benachbart zu der Außenseite der Seitenwand 10 gebildet. Folglich ist eine Seiten­ wandbreite 27a der Seitenwände 10 und 34 des Transistors in dem Speicherzellenbereich MA um eine Dicke t der Seitenwand 34 er­ höht in Bezug zu der Seitenwandbreite 27b der Seitenwand 10 selbst.
Ein Polysiliziumanschluß 13a weist eine Bodenseite, die mit dem Source-/Drainbereich 7 verbunden ist, und eine Oberseite, die mit einem Speicherknoten 16, der im folgenden beschrieben wird, verbunden ist, auf. Andererseits weist ein Polysiliziumanschluß 13b eine Bodenseite, die mit dem Source-/Drainbereich 7 verbun­ den ist, und eine Oberseite, die mit einer Bitleitung 21 über Wolframschichten (Wolframstöpsel) 23 und 24 verbunden ist, auf.
Dielektrische Zwischenschichtfilme 11 und 14 (14a und 14b) mit TEOS als eine Bildungskomponente sind über der gesamten Oberflä­ che des Halbleitersubstrates 1 einschließlich des MOS- Transistors und der Polysiliziumanschlüsse 13a und 13b gebildet, und ein Siliziumnitridfilm 12a ist zwischen den dielektrischen Zwischenschichtfilmen 11 und 14a gebildet, ein Siliziumnitrid­ film 12b ist zwischen den dielektrischen Zwischenschichtfilmen 14a und 14b gebildet, und ein Siliziumnitridfilm 15 ist auf dem dielektrischen Zwischenschichtfilm 14b gebildet. Die Polysilizi­ umanschlüsse 13a und 13b und die Seitenwand 34 sind durch den dielektrischen Zwischenschichtfilm 11 gebildet.
Dann ist ein Speicherzellenkondensator 51 in einem Bereich auf dem Siliziumnitridfilm 15 gebildet. Der Speicherzellenkondensa­ tor 51 enthält eine untere Elektrode 17, einen dielektrischen Kondensatorfilm 18 und eine Zellplatte 19. Die untere Elektrode ist aus einem Material, wie zum Beispiel amorphes Silizium, das mit Phosphor dotiert ist, oder dotiertem Polysilizium, gebildet. Der dielektrische Kondensatorfilm 18 ist aus einem Siliziumoxid­ film, einem Siliziumnitridfilm, Al2O3, Ta2O5 oder ähnlichem ge­ bildet. Die Zellplatte 19 ist aus Polysilizium gebildet, das n- Dotierungen enthält. Die untere Elektrode 17 des Speicherzellenkondensators 51 ist elektrisch mit dem Polysiliziumanschluß 13a über den Speicherknoten 16 verbunden, der durch die dielektri­ schen Zwischenschichtfilme 14a und 14b hindurchgeht.
Ein dielektrischer Zwischenschichtfilm 20 mit TEOS (Tetraethylorthosilikat) als Bildungskomponente ist über der ge­ samten Oberfläche des Siliziumnitridfilmes 15 einschließlich des Speicherzellenkondensators 51 gebildet, eine Bitleitung 21, die aus Wolfram oder Kupfer gebildet ist, ist auf dem dielektrischen Zwischenschichtfilm 20 gebildet, und ein dielektrischer Zwi­ schenschichtfilm 22 mit TEOS als Bildungskomponente ist auf der Bitleitung 21 gebildet. Die Bitleitung 21 und die Wolframschicht 23 sind elektrisch verbunden über die Wolframschicht 24, die durch den dielektrischen Zwischenschichtfilm 20, den Siliziumni­ tridfilm 15 und den dielektrischen Zwischenschichtfilm 14b hin­ durch gebildet ist.
Als nächstes wird eine Beschreibung des peripheren Schaltungsbe­ reiches PA, der in Fig. 2 gezeigt ist, angegeben. Ein NMOS- Transistor ist aus dem Gateisolierfilm 4, dem dotierten Polysi­ lizium 5, der WSix-Schicht 6, einem n-Source-/Drainbereich 7P, der Kanaldotierungsschicht 8, dem Isolierfilm 9 und der Seiten­ wand 10, die aus einem Siliziumnitridfilm gebildet ist, gebil­ det, und eine Gateelektrode ist aus dem dotiertem Polysilizium­ film 5 und der WSix-Schicht 6 gebildet.
Da eine Seitenwandbreite 28 der Seitenwand 10 eines Transistors in dem peripheren Schaltungsbereich PA gleich zu der Seitenwand­ breite 27b ist, ist sie um eine Dicke t der Seitenwand 34 schmä­ ler als die Seitenwandbreite 27a in dem Speicherzellenbereich MA.
Ein zweiter Source-/Drainbereich 60 ist benachbart zu dem Sour­ ce-/Drainbereich 7P gebildet. Die dielektrischen Zwischen­ schichtfilme 11 und 14a sind über der gesamten Oberfläche des Halbleitersubstrats 1 einschließlich eines MOS-Transistors gebildet, ein Siliziumnitridfilm 12a ist zwischen den dielektri­ schen Zwischenschichtfilmen 11 und 14a gebildet, und ein Silizi­ umnitridfilm 12b ist auf dem dielektrischen Zwischenschichtfilm 14a gebildet.
Eine Metallverdrahtung 26, die aus Wolfram oder Kupfer gebildet ist, ist auf einem Teil des Siliziumnitridfilms 12b gebildet, ein dielektrischer Zwischenschichtisolierfilm 14b ist über der gesamten Oberfläche des Siliziumnitridfilms 12b einschließlich der Metallverdrahtung 26 gebildet, ein Siliziumnitridfilm 15 ist auf dem dielektrischen Zwischenschichtfilm 14b gebildet, und ein dielektrischer Zwischenschichtfilm 20 ist auf dem Siliziumni­ tridfilm 15 gebildet.
Die Metallverdrahtung 26 ist elektrisch mit einer Elektrodensei­ te (die rechte Seite in Fig. 2) des zweiten Source- /Drainbereiches 60 über eine Wolframschicht 25 verbunden, die durch die Siliziumnitridfilme 12a und 12b, den dielektrischen Zwischenschichtfilm 11 und den dielektrischen Zwischenschicht­ film 14a gebildet ist.
Die Bitleitung 21 ist auf dem dielektrischen Zwischenschichtfilm 20 gebildet, und der dielektrische Zwischenschichtfilm 22 ist auf der Bitleitung 21 gebildet. Die Bitleitung 21 und die Wolf­ ramschicht 23 auf der anderen Elektrodenseite (die linke Seite in Fig. 2) des zweiten Source-/Drainbereiches 60 sind elektrisch über die Wolframschicht 24, die durch die dielektrischen Zwi­ schenschichtfilme 20 und 14b und den Siliziumnitridfilm 15 ge­ bildet ist, und über die Wolframschicht 23, die durch die die­ lektrischen Zwischenschichtfilme 11 und 14a und die Siliziumni­ tridfilme 12a und 12b gebildet ist, verbunden.
Merkmale
Bei einem solchen Aufbau werden Elektronen von der unteren Elek­ trode 17 des Speicherzellenkondensators 51 während dem Schreiben abgezogen. Zu dieser Zeit ist ein elektrisches Potential VSC der unteren Elektrode 17 eine Stromversorgungsspannung Vdd. Während dem Pausenauffrischen wird beispielsweise VGS = 0V an die Ga­ teelektrode angelegt, -1 V an das Substrat angelegt und Vdd/2 an die Bitleitung angelegt. Wenn Vdd = 2 V eingestellt ist, kann eine elektrische Feldstärke Egate eines Gateelektrodenanschlusses an der Oberfläche des Halbleitersubstrates 1 durch die folgende Gleichung (I) während des Pausenauffrischens angenähert werden.
Egate = (VSC - VGS)/LSW (I),
wobei LSW die Seitenwandbreite 27 des MOS-Transistors der Spei­ cherzelle darstellt. In der Gleichung (I) ist, wenn zum Beispiel LSW = 40 nm eingestellt ist, die elektrische Feldstärke Gate unge­ fähr 5 × 105 V/cm in der Nähe des Gateanschlußbereichs. Mit dieser elektrischen Feldstärke ist der Leckstrom, der durch das TAT er­ zeugt ist, nicht mehr dominant als der in dem SRH-Vorgang (Shockley-Read-Hall-Vorgang) erzeugte Strom.
Andererseits beträgt die elektrische Feldstärke ungefähr 2,5 × 105 V/cm in der Nähe des Gateanschlußbereiches, wenn LSW = 80 nm einge­ stellt ist. Das TAT weist eine hohe Empfindlichkeit bezüglich der elektrischen Feldstärke auf. Wenn die elektrische Feldstärke um die Hälfte verringert wird, wird daher der Leckstrom um unge­ fähr eine oder zwei Größenordnungen verringert.
Für die Pausenauffrischzeit tritt ein elektrischer Leckstrom in die untere Elektrode 17 ein und ein elektrisches Potential der unteren Elektrode 17 wird auf VDD/2 verringert. Daher ist es wünschenswert, daß der Leckstrom klein ist. Um den Herstellungs­ kosten zu entsprechen, muß jedoch die physikalische Größe der Speicherzelle verringert werden, um zu einer kleineren Chipgröße zu gelangen und dadurch eine theoretische entnommene Chipanzahl pro Wafer zu erhöhen. Daher wurde die physikalische Größe der Speicherzelle verringert, aber es gab keine Verringerung in der Sourcespannung Vdd, die der Verringerung der physikalischen Größe entspricht, um das S/N (Signalrauschverhältnis) der Bitlei­ tung zu erhöhen.
Um das Vorhandensein der elektrischen Ladungen, die in einem vorbestimmten Kondensator gespeichert sind, zu untersuchen, wird ein elektrisches Potential des vorbestimmten Kondensators mit dem eines Referenzkondensators mittels eines Leseverstärkers verglichen. Wenn die Stromversorgungsspannung Vdd abfällt bzw. verringert wird, wird das Signalrauschverhältnis eines Signals zum Bestimmen des Vorhandenseins von elektrischen Ladungen ver­ ringert. Aus diesem Grund kann die Sourcespannung nicht unnöti­ gerweise verringert werden. Daher erhöhen sich die elektrischen Feldstärken in der Speicherzelle und dem Transistor. Als Ergeb­ nis gibt es eine Schwierigkeit dahingehend, daß der durch TAT erzeugte Leckstrom erhöht wird und die Pausenauffrischzeit ver­ kürzt wird, wie oben beschrieben wurde.
Gemäß dem Aufbau der Halbleitereinrichtung, die durch das Her­ stellungsverfahren eines DRAM gemäß der ersten Ausführungsform hergestellt und in Fig. 1 und 2 gezeigt ist, ist die Seitenwand­ breite 27a des Transistors, der in dem Speicherzellenbereich MA gebildet ist, größer als die Seitenwandbreite 28 des Transi­ stors, der in dem peripheren Schaltungsbereich PA gebildet ist. Daher kann ein internes elektrischen Feld des Transistors (ein elektrisches Feld in dem Gateanschlußbereich) entspannt bzw. verringert werden. Somit kann ein DRAM mit einer langen Pausen­ auffrischzeit verwirklicht werden.
Herstellungsverfahren
Fig. 3 bis 16 sind Schnittansichten, die das Herstellungsverfah­ ren eines DRAM gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigen. Fig. 3, 5, 7, 11, 13 und 15 sind Schnittan­ sichten, die den Aufbau der Speicherzelle in dem Speicherzellen­ bereich MA des DRAM zeigen. Fig. 4, 6, 8, 10, 12, 14 und 16 sind Schnittansichten des Aufbaus des Transistors in dem peripheren Bereich des DRAM.
Das Herstellungsverfahren eines DRAM gemäß der ersten Ausfüh­ rungsform der vorliegenden Erfindung wird im folgenden unter Be­ zugnahme auf Fig. 3 bis 16 beschrieben.
Zuerst werden die in Fig. 3 und 4 gezeigten Schritte im folgen­ den beschrieben. Sowohl in dem Speicherzellenbereich MA als auch in dem peripheren Schaltungsbereich PA wird eine STI 2 selektiv in einem oberen Schichtabschnitt eines n-Halbleitersubstrates 1 gebildet, dann wird ein unterliegender Oxidfilm (nicht gezeigt) auf einer Oberfläche des Halbleitersubstrats 1 gebildet. Es wer­ den eine Wannenschicht (nicht gezeigt), eine Kanalstoppschicht 3 und eine Kanaldotierungsschicht 8 sequentiell oberhalb des un­ terliegenden Oxidfilmes durch dreimaliges Implantieren von p- Dotierungsionen gebildet, und der unterliegende Oxidfilm wird dann durch Ätzen entfernt.
Danach wird ein Gateisolierfilm 4 mit einer Dicke von ungefähr 4 nm zum Beispiel auf der Oberfläche des Halbleitersubstrats 1 in einer Oxidationsatmosphäre gebildet. Dann wird ein Siliziumni­ tridfilm über die gesamte Oberfläche abgeschieden und wird unter Verwendung einer Resistmaske, die nur einen Siliziumnitridfilm 29 in dem peripheren Schaltungsbereich PA bedeckt, einem Bemu­ stern ausgesetzt.
Andererseits wird der Siliziumnitridfilm 29 durch Ätzen derart entfernt, daß der Gateisolierfilm 4 in dem Speicherzellenbereich MA freigelegt wird. Nachdem der Resist durch Ätzen entfernt ist, wird als nächstes eine thermische Oxidation wieder ausgeführt. Zu dieser Zeit ist der Gateisolierfilm 4 in dem Speicherzellen­ bereich MA freigelegt. Daher schreitet die Oxidation voran. Wie in Fig. 3 gezeigt ist, ist eine Dicke des Gateisolierfilmes 4 in dem Speicherzellenbereich MA schließlich auf ungefähr 7 nm er­ höht. Andererseits ist der periphere Schaltungsbereich PA mit dem Siliziumnitridfilm 29 bedeckt. Daher wird eine Dicke des Ga­ teoxidfilmes bei ungefähr 4 nm ohne Oxidation gehalten.
Um einen Strom während des Schreibens zu erhöhen und eine Span­ nung um eine Schwellenspannung während der Übertragung eines elektrischen Potentials von einer Bitleitung zu einem Kondensa­ torelement (ein Speicherzellenkondensator) zu verringern und den Abfall in der Spannung zu ergänzen bzw. kompensieren, wird eine Gatespannung des MOS-Transistors auf ein höheres elektrisches Potential als die Sourcespannung während des Schreibens erhöht. Aus dem folgenden Grund wird die Dicke des Gateisolierfilmes 4 in den Speicherzellenbereich MA größer gemacht als die des Ga­ teisolierfilmes 4, der in dem peripheren Schaltungsbereich PA gebildet ist. Da der Gateisolierfilm des Speicherzellentransi­ stors eine große Beanspruchung aufweist, sollte die Dicke des Filmes entsprechend erhöht werden, um die Zuverlässigkeit des Gateisolierfilmes des Speicherzellentransistors beizubehalten. Ein Anstieg der Dicke des Gateisolierfilmes 4 in dem Speicher­ zellenbereich MA betrifft weniger die vorliegende Erfindung. Da­ her weisen die Gateisolierfilme 4 in dem Speicherzellenbereich MA und dem peripheren Schaltungsbereich PA fast die gleiche Dic­ ke in Fig. 5 und den nachfolgenden Zeichnungen auf.
Als nächstes werden die in Fig. 5 und 6 gezeigten Schritte be­ schrieben. Nachdem der Siliziumnitridfilm 29, der in dem peri­ pheren Schaltungsbereich PA gebildet ist, entfernt ist, wird nicht dotiertes amorphes Silizium (nicht gezeigt) über der ge­ samten Oberfläche abgeschieden. Dann werden ein N-Kanal- Transistorbildungsbereich und ein P-Kanal- Transistorbildungsbereich (nicht gezeigt) abwechselnd mit einer Resistmaske (nicht gezeigt) bedeckt, und Phosphorionen werden in das amorphe Silizium des N-Kanal-Tranistorbildungsbereiches im­ plantiert und Borionen werden in das amorphe Silizium des P- Transistorbildungsbereiches implantiert. Danach wird eine Rekri­ stallisation durch eine Wärmebehandlung durchgeführt. Somit kann dotiertes Polysilizium erhalten werden.
Danach wird eine WSix-Schicht 6 (x = 2 bis 3) über der gesamten Oberfläche abgeschieden. Ein Isolierfilm 30 wird abgeschieden und eine Resistmaske wird dann bemustert. Somit wird eine Ga­ teelektrode, die das dotierte Polysilizium 5 und die WSix- Schicht 6 enthält, durch dotiertes Polysilizium und reaktives Ionenätzen gebildet.
Danach werden der N-Kanal-Transistorbildungsbereich und der P- Kanal-Transistorbildungsbereich abwechselnd mit einer Resistmas­ ke bedeckt und zumindest einer der Dotierungsstoffe, wie zum Beispiel Bor, Phosphor, Arsen und ähnliches, wird in einer selbstjustierenden Weise unter Verwendung der Gateelektrode als Maske implantiert, wodurch ein Source-/Drainbereich 7 gebildet wird.
Als nächstes werden die in Fig. 7 und 8 gezeigten Schritte be­ schrieben. Die Oberfläche der Gateelektrode wird nitriert und oxidiert in einer nitrierenden und oxidierenden Atmosphäre. In dem Nitrierungs- und Oxidierungsschritt kann die thermische Oxi­ dation beispielsweise in einer N2O/O2-Atmosphäre ausgeführt wer­ den oder kann in einer trockenen O2-Atmosphäre nach einer in ei­ ner N2-Atmosphäre durchgeführten Wärmebehandlung ausgeführt wer­ den.
Beispielsweise wird ein Siliziumnitridfilm, nachdem er mit einer Dicke von 50 nm abgeschieden ist, einem reaktiven Ionenätzen aus­ gesetzt, wodurch gleichzeitig ein Isolierfilm 9 (der den Iso­ lierfilm 30 und den Nitridoxidfilm, der in dem Nitrierungs- und Oxidierungsschritt gebildet ist, enthält) und eine Seitenwand 10 gebildet werden. Zu dieser Zeit weisen sowohl der Transistor in dem Speicherzellenbereich MA als auch der Transistor in dem pe­ ripheren Schaltungsbereich PA eine Seitenwandbreite von ungefähr 40 nm auf. Nur in dem peripheren Schaltungsbereich PA wird ein zweiter Source-/Drainbereich 60, der den Source-/Drainbereich 7 überlappt, durch Ionenimplantation oder ähnliches unter Verwen­ dung der Seitenwand 10 als Maske gebildet.
Als nächstes werden die in Fig. 9 und 10 gezeigten Schritte be­ schrieben. Ein dielektrischer Zwischenschichtfilm (ein Siliziu­ moxidfilm oder TEOS) 11 wird über der gesamten Oberfläche abge­ schieden, und ein Siliziumnitridfilm 12a wird dann auf dem die­ lektrischen Zwischenschichtfilm 11 abgeschieden.
Nachdem ein Maskenbemustern ausgeführt ist, werden Gräben 31 und 32 durch die Seitenwand 10 und den Siliziumnitridfilm 12a durch reaktives Ionenätzen derart gebildet, daß eine Seitenfläche der Seitenwand 10 nur in dem Speicherzellenbereich MA freigelegt wird. Das reaktive Ionenätzen weist ein großes Ätzselektivitäts­ verhältnis der Seitenwand 10 zu dem dielektrischen Zwischen­ schichtfilm 11 auf. Daher wird die Seitenwand 10 kaum entfernt. Die Oberfläche des Halbleitersubstrats 1 wird an den Bodenseiten der Gräben 31 und 32 freigelegt. Zu dieser Zeit können zum Bei­ spiel Phosphor- oder Arsenionen mit einer Implantationsenergie von 10 keV bis 100 keV implantiert werden, wodurch ein zweiter Source-/Drainbereich (nicht gezeigt) benachbart zu dem Source- /Drainbereich 7 in dem Speicherzellenfeld MA gebildet wird.
Als nächstes werden die in Fig. 11 und 12 gezeigten Schritte be­ schrieben. Nachdem ein Resist zum Bilden der Gräben 31 und 32 entfernt ist, wird ein Siliziumnitridfilm 33 über der gesamten Oberfläche gebildet. In diesem Fall wird der Siliziumnitridfilm entlang den internen Wänden der Gräben 31 und 32 gebildet.
Andere Gründe zum Abscheiden des Siliziumnitridfilmes 33 werden im folgenden beschrieben.
Wie in Fig. 17 gezeigt ist, wird ein Teil der Seitenwand 10, die als erste Seitenwand dient, durch Ätzen aus einem gewissen Grund entfernt, wenn die Gräben 31 und 32 zu bilden sind, und ein freigelegter Abschnitt 40 der Gateelektrode wird daher in einigen Fällen erzeugt. Wenn das amorphe Silizium in diesen Zustand dotiert wird, werden die Gateelektrode und das amorphe Silizium derart kurzgeschlossen, daß die Speicherzelle nicht normal ar­ beitet. Um diesen Nachteil zu beseitigen, wird der Siliziumni­ tridfilm 33 auf den Innenwänden der Gräben 31 und 32, wie in Fig. 1 gezeigt ist, abgeschieden, und eine zweite Seitenwand wird dann durch das reaktive Ionenätzen gebildet und das dotier­ te amorphe Silizium für einen Polysiliziumanschluß 13 wird abge­ schieden. Sogar wenn der freigelegte Abschnitt 40 der Gateelek­ trode gebildet wird, kann ein Kurzschluß des amorphen Siliziums und der Gateelektrode verhindert werden, da der Siliziumnitrid­ film 33 für eine zweite Seitenwand ein Isolierfilm ist.
Als nächstes werden die in Fig. 13 und 14 gezeigten Schritte be­ schrieben. Wenn der Siliziumnitridfilm 33 einem reaktiven Io­ nenätzen ausgesetzt wird, werden der Siliziumnitridfilm 33, der auf dem Siliziumnitridfilm 12a vorgesehen ist, und der Silizium­ nitridfilm 33, der auf den Bodenseiten der Gräben 31 und 32 vor­ gesehen ist, durch das Ätzen hauptsächlich entfernt. Zu dieser Zeit wird ein Teil des Siliziumnitridfilms, der entlang den In­ nenwänden der Gräben 31 und 32 gebildet ist, ebenfalls entfernt, so daß ein Seitenwand 34, die als zweite Seitenwand dient, in dem Speicherzellenbereich MA gebildet wird. Zu dieser Zeit kön­ nen zum Beispiel Phosphor- oder Arsenionen mit einer Implantati­ onsenergie von 10 keV bis 100 keV implantiert werden, wodurch ein dritter Source-/Drainbereich (nicht gezeigt) benachbart zu dem zweiten Source-/Drainbereich in dem Speicherzellenbereich MA ge­ bildet wird. Die zweite Seitenwand kann aus einem TEOS-Film, ei­ nem Siliziumnitridoxidfilm oder einem Siliziumoxidfilm anstatt des Siliziumnitridfilmes gebildet werden.
Als nächstes werden die in Fig. 15 und 16 gezeigten Schritte be­ schrieben. Amorphes Silizium, das mit Phosphor dotiert ist, wird derart abgeschieden, daß ein Kontaktloch gefüllt wird, und eine obere Seite des amorphen Siliziums wird dann durch CMP (Chemisches/Mechanisches Polieren) unter Verwendung des Siliziumnitridfilms 12a als Stopper planarisiert, wodurch eine amorphe Siliziumschicht 72 gebildet wird.
Dann wird ein dielektrischer Zwischenschichtfilm 14a von der ge­ samten Oberfläche abgeschieden, und der Siliziumnitridfilm 12b wird auf dem dielektrischen Zwischenschichtfilm 14a abgeschie­ den. Danach wird eine Maskenbemusterung derart durchgeführt, daß ein Kontaktloch gebildet wird. Nachdem TiN auf einer internen Wand bzw. Innenwand und einem Boden des Kontaktlochs abgeschie­ den ist, wird das Kontaktloch mit W gefüllt. Das TiN dient als Barrierenmetall. Als nächstes wird eine Planarisierung mit CMP unter Verwendung des Siliziumnitridfilms 12b als Stopp durchge­ führt, wodurch eine Wolframschicht 23 gebildet wird.
Danach wird ein dielektrischer Zwischenschichtfilm 14b auf der gesamten Oberfläche abgeschieden, und ein Siliziumnitridfilm 15 wird auf dem dielektrischen Zwischenschichtfilm 14b abgeschie­ den. Dann wird, nachdem ein Kontaktloch gebildet ist, amorphes Silizium, das mit Phosphor dotiert ist, derart abgeschieden, daß das Kontaktloch gefüllt wird, und wird dann durch CMP unter Ver­ wendung des Siliziumnitridfilms 15 als Stopp planarisiert. Folg­ lich wird ein Speicherknoten 16 gebildet. Das amorphe Silizium 72 und der Speicherknoten 16 werden durch eine Wärmebehandlung rekristallisiert und werden dann Polysilizium oder ein Silizi­ umeinkristall. Es wird angenommen, daß das amorphe Silizium 73 derart rekristallisiert wird, daß die Polysiliziumanschlüsse 13a und 13b gebildet werden. Darüber hinaus wird ein in dem Polysi­ liziumanschluß 13 (das amorphe Silizium 72) dotiertes Dotiermit­ tel und der Speicherknoten 16 auch elektrisch aktiviert.
Andererseits wird die Wolframschicht 23 auf dem zweiten Source- /Drainbereich 60 auf einer Elektrodenseite durch ein vorhandenes Verfahren ebenfalls in dem peripheren Schaltungsbereich PA ge­ bildet, und eine Wolframschicht 25 wird in einem zweiten Source- /Drainbereich 60 auf der anderen Elektrodenseite gebildet. Dann wird eine Wolframschicht 24, die elektrisch mit der Wolfram­ schicht 25 verbunden ist, gebildet.
Danach werden ein Speicherzellenkondensator 51, der eine untere Elektrode 17 enthält, die in Kontakt steht mit dem Speicherkno­ ten 16, ein dielektrischer Zwischenschichtfilm 20, eine Bitlei­ tung 21 und ein dielektrischer Zwischenschichtfilm 22 durch ein vorhandenes Verfahren gebildet. Folglich werden die in Fig. 1 und 2 gezeigten Strukturen fertiggestellt.
Bei der Struktur bzw. dem Aufbau des Speicherzellentransistors, der durch das Herstellungsverfahren eines DRAM gemäß der ersten Ausführungsform hergestellt ist, ist die Seitenwandbreite 27a des Transistors in dem Speicherzellenbereich MA größer als die Seitenwandbreite 27b des Speicherzellentransistors mit dem der Anmelderin bekannten Aufbau, wodurch die elektrische Feldstärke in dem Gateanschlußbereich in der Nähe eines Endes der Gateelek­ trode, wo eine pn-Übergangsschnittstelle des Source- /Drainbereichs und des Kanalbereichs vorhanden ist, verringert wird. Daher wird ein Leckstrom während der Pause verringert. Folglich ist es möglich, einen DRAM zu verwirklichen, der eine lange Pausenauffrischzeit aufweist.
Gemäß dem Herstellungsverfahren eines DRAM gemäß der ersten Aus­ führungsform der vorliegenden Erfindung wird ein Isolierfilm für eine zweite Seitenwand auf einer Seitenfläche einer ersten Sei­ tenwand, die freigelegt ist, gebildet und wird dann teilweise entfernt, wodurch die zweite Seitenwand selbstjustierend nur in dem Speicherzellenbereich MA gebildet wird. Somit wird die Sei­ tenwandbreite des Speicherzellentransistors größer gemacht als die des Transistors in dem peripheren Schaltungsbereich PA.
Folglich wird die Seitenwandbreite des Transistors, der in dem Speicherzellenbereich MA gebildet ist, gleichmäßig selbstjustie­ rend gebildet. Daher gibt es keine Musterabhängigkeit (die Seitenwandbreite wird nicht durch eine Positionsbeziehung mit einer peripheren Komponente beeinflußt).
In einem Fall, bei dem ein Isolierfilm zum Bilden einer Seiten­ wand auf der Gateelektrode abgeschieden wird, hängt zum Beispiel ein Dicke des Isolierfilmes, der auf der Gateelektrode abge­ schieden ist, von einer Höhe und einer Position der umgebenden Gateelektrode ab. Genauer, da die Dicke des Isolierfilmes, der abzuscheiden ist, in Abhängigkeit von der Position der umgeben­ den Gateelektrode verändert wird, erscheint die Musterabhängig­ keit in der Seitenwandbreite. Ein Verfahren zur Bildung einer zweiten Seitenwand des Herstellungsverfahrens eines DRAM gemäß der ersten Ausführungsform weist keine Musterabhängigkeit auf.
Bildung des zweiten und dritten Source-/Drainbereiches
Wenn der zweite und dritte Source-/Drainbereich benachbart zu dem Source-/Drainbereich 7 gebildet werden, der als erster Sour­ ce-/Drainbereich dient, wird eine Verteilung eines Dotierstoffs des Source-/Drainbereichs in einer Querrichtung graduell von dem Polysiliziumanschluß 13, der in Kontakt steht mit dem Source- /Drainbereich, zu der Gateelektrode hin geändert. Daher ist es möglich, den Effekt des Verringerns des elektrischen Felds in dem Gateanschlußbereich derart zu erhalten, daß ein Leckstrom verringert wird. Darüber hinaus wird ein Kontaktwiderstand zwi­ schen dem Polysiliziumanschluß 13 und dem Halbleitersubstrat 1 verringert und eine Konzentration des Source-/Drainbereichs wird derart erhöht, daß ein Widerstandswert davon verringert wird. Folglich ist es auch möglich, einen Effekt des Erhöhens der Stromtreiberkraft des Speicherzellentransistors zu erhalten.
Fig. 19 und 20 sind Schnittansichten, die ein erstes Beispiel eines Verfahrens zur Bildung des zweiten und dritten Source- /Drainbereichs zeigen. Wie in Fig. 19 gezeigt ist, werden die Gräben 31 und 32 in dem Speicherzellenbereich MA derart gebildet (in dem Schritt, der in Fig. 9 gezeigt ist), daß eine Seitenfläche der Seitenwand 10, die als erste Seitenwand dient, freige­ legt wird. Dann werden Phosphorionen in einer selbstjustierenden Weise derart implantiert, daß ein zweiter Source-/Drainbereich 35 gebildet wird, der flacher ist als der Source-/Drainbereich 7. Die Ionen werden nicht in den Source-/Drainbereich 7 implan­ tiert, der unterhalb der Seitenwand 10 angeordnet ist. Daher wird der zweite Source-/Drainbereich 35 in dem Source- /Drainbereich 7 gebildet, der als der erste Source-/Drainbereich dient.
Wie in Fig. 20 gezeigt ist, wird als nächstes eine Seitenwand 34, die als zweite Seitenwand dient, gebildet, und dann werden Phosphorionen in einer selbstjustierenden Weise derart implan­ tiert, daß ein dritter Source-/Drainbereich 36 benachbart zu dem zweiten Source-/Drainbereich 35 gebildet wird. In diesem Fall wird der dritte Source-/Drainbereich 36 derart gebildet, daß er eine Kanalstoppschicht 3 erreicht, die tiefer ist als der Sour­ ce-/Drainbereich 7.
Bezugnehmend auf eine Konzentrationsverteilung von dem Source- /Drainbereich in der Nachbarschaft der Oberfläche des Halblei­ tersubstrats 1 zu einem Kanal wird eine Konzentration sanft ver­ ringert in der Reihenfolge des dritten, zweiten und ersten Sour­ ce-/Drainbereiches 36, 35 und 7. Daher wird eine elektrische Feldstärke in dem Gateanschlußbereich verringert bzw. abge­ schwächt. Darüber hinaus ist der dritte Source-/Drainbereich 36 tiefer in dem Halbleitersubstrat 1 gebildet. Daher verteilt sich eine Verarmungsschicht leicht um die PN-Übergangsfläche des dritten, zweiten und ersten Source-/Drainbereiches 36, 35 und 7. Somit kann das elektrische Feld weiter verringert werden.
Fig. 21 und 22 sind Schnittansichten, die ein zweites Beispiel des Verfahrens zur Bildung des zweiten und dritten Source- /Drainbereiches zeigen. Wie in Fig. 21 gezeigt ist, werden Grä­ ben 31 und 32 in einer solchen Weise gebildet (in dem in Fig. 9 gezeigten Schritt), daß eine Seitenfläche der Seitenwand 10, die als die erste Seitenwand dient, freigelegt wird, und Phosphorio­ nen werden dann in einer selbstjustierenden Weise derart implan­ tiert, daß ein zweiter Source-/Drainbereich 37 tiefer als der Source-/Drainbereich 7 gebildet wird. Genauer, der Aufbau des zweiten Beispiels unterscheidet sich von dem des ersten Bei­ spiels, das in Fig. 19 gezeigt ist, darin, daß der zweite Sour­ ce-/Drainbereich 37 tiefer gebildet wird als der Source- /Drainbereich 7, der als der erste Source-/Drainbereich dient.
Wie in Fig. 22 gezeigt ist, wird als nächstes eine Seitenwand 34, die als zweite Seitenwand dient, gebildet, und dann werden Phosphorionen in einer selbstjustierenden Weise derart implemen­ tiert, daß ein dritter Source-/Drainbereich 38 gebildet wird. Eine dritte Source-/Drainschicht wird derart gebildet, daß sie Kanalstoppschicht 3 erreicht, die tiefer liegt als die zweite Source-/Drainschicht.
Bezugnehmend auf die Konzentrationsverteilung von dem Source- /Drainbereich in der Nähe der Oberfläche des Halbleitersubstra­ tes 1 zu einem Kanal hin verringert sich eine Konzentration gra­ duell in der Reihenfolge des dritten, zweiten und ersten Source- /Drainbereiches 38, 37 und 7. Daher wird ein elektrisches Feld in dem Gateanschlußbereich entspannt bzw. verringert. Darüber hinaus werden der zweite und der dritte Source-/Drainbereich 37 und 38 tief in das Halbleitersubstrat 1 gebildet. Bei dem in Fig. 22 gezeigten Aufbau verteilt sich daher eine Verarmungs­ schicht leichter von der pn-Übergangsschnittstelle des Source- /Drainbereiches als bei der in Fig. 20 gezeigten Struktur bzw. dem Aufbau. Folglich kann ein Entspannen des elektrischen Feldes gefördert werden. Im Gegensatz ist der zweite Source- /Drainbereich 37, der in Fig. 22 gezeigt ist, tief von der Ober­ fläche des Halbleitersubstrates 1 gebildet. Daher gibt es einen Nachteil, daß ein Substrat-Punch-Through bzw. ein Substratdurch­ greifen leichter verursacht wird als bei dem in Fig. 20 gezeig­ ten Aufbau.
Der Source-/Drainaufbau eines der Anmelderin bekannten Speicher­ zellentransistors weist zum Beispiel eine asymmetrische Vertei­ lung auf, wie in Fig. 23 gezeigt ist, damit das Substratdurch­ greifen erschwert wird. Der zweite Source-/Drainbereich 39 wird nur an der Seite, die mit dem Speicherknoten zu verbinden ist, gebildet (ein Nachbarschaftsbereich, der unterhalb des Grabens 31 vorgesehen ist). Mit diesem Aufbau ist ein Widerstand des Source-/Drainbereiches an der Seite (einen Nachbarschaftsbe­ reich, der unterhalb des Grabens 32 vorgesehen ist), die mit ei­ ner Bitleitung zu verbinden ist, hoch. Aus diesem Grund gibt es eine Schwierigkeit dahingehend, daß ein Stromwert während des Schreibens verringert ist.
Darüber hinaus wird der zweite Source-/Drainbereich 39 nur auf der Speicherknotenseite gebildet. Daher werden die Strukturen auf der Bitleitungsseite und der Speicherknotenseite separat durch Maskenbemusterung gebildet. Folglich gibt es eine Schwie­ rigkeit dahingehend, daß die Anzahl der Masken- und Übertra­ gungsschritte erhöht werden.
Andererseits sind bei den in Fig. 20 und 22 gezeigten Struktu­ ren, die durch das Verfahren zur Bildung des zweiten und dritten Source-/Drainbereiches gemäß der ersten Ausführungsform der vor­ liegenden Erfindung erhalten werden, der zweite und dritte Sour­ ce- und Drainbereich auch tief in dem Substratbereich über dem Source-/Drainbereich auf der Bitleitungsseite gebildet. Daher gibt es einen Vorteil dahingehend, daß ein Widerstand des gesam­ ten Source-/Drainbereichs verringert ist und eine Größe eines Schreibstroms erhöht ist.
Da die Strukturen auf der Bitleitungsseite und der Speicherkno­ tenseite zueinander symmetrisch sind, können sie darüber hinaus zur gleichen Zeit gebildet werden. Ferner gibt es einen Vorteil dahingehend, daß ein Masken- und Übertragungsschritt, der zum Bilden der Struktur von Fig. 23 notwendig ist, ausgelassen wer­ den kann.
Fig. 25 ist eine Darstellung, wie ein Konzentrationsänderung in einer Querrichtung des Source-/Drainbereiches auf der Speicher­ knotenseite zeigt. Fig. 25 zeigt eine Änderung in einer Phos­ phorkonzentration C (logarithmischer Wert) von jedem der Source- /Drainbereiche 7 und 37 auf der Linie X-X. Wie in Fig. 25 ge­ zeigt ist, weist der in Fig. 22 gezeigte Aufbau einen Vorteil des noch besseren Verringerns des elektrischen Feldes des Gate­ anschlußbereiches auf, da eine Änderung 59 in der Konzentration des Source-/Drainbereiches auf der Speicherknotenseite zu der Kanalseite hin gradueller variiert wird als eine Änderung 58 der Konzentration des in Fig. 23 gezeigten Aufbaus.
Es ist offensichtlich, daß das elektrische Feld mehr verringert werden kann durch eine Bildungsbreite der Seitenwand 34, die als die zweite Seitenwand dient, als in dem der Anmelderin bekannten Aufbau.
Darüber hinaus können der zweite und dritte Source-/Drainbereich unter Verwendung von Plasmadotieren und Clusterionenstrahlen zu­ sätzlich zu der Ionenimplantation gebildet werden.
Layoutaufbau
Als nächstes wird ein Layoutaufbau eines DRAM, der durch das Herstellungsverfahren eines DRAM gemäß der ersten Ausführungs­ form hergestellt ist, beschrieben. Fig. 24 ist eine Draufsicht eines Layoutaufbaus bzw. einer Layoutstruktur eines Speicherzel­ lenbereiches MA gemäß der ersten Ausführungsform. Die Layouts einer Bitleitung, eines Kondensatorelementes und ähnliches sind weggelassen.
In Fig. 24 ist ein aktiver Bereich 53 selektiv in einem Bereich gebildet, der durch einen Elementtrennbereich STI 52 getrennt ist. Ein Teil des aktiven Bereiches 53 dient als Source- /Drainbereich 54 auf der Kondensatorelementseite, und der andere Teil dient als Source-/Drainbereich 55 auf der Bitleitungsseite. Eine Wortleitung (eine Gateelektrode) 56 ist durch senkrechtes Teilen der Source-/Drainbereiche 54 und 55 vorgesehen, und eine Seitenwand 57 ist auf beiden Seiten der Wortleitung 56 vorgese­ hen.
Die Schnittansichten des Speicherzellenbereiches MA, die typi­ scherweise in Fig. 1, 3, 5, 7, 11, 13 und 15 gezeigt sind, ent­ sprechen einem A-A-Schnitt von Fig. 24. Zum Beispiel unter Be­ zugnahme auf eine Beziehung zwischen Fig. 24 und 1 sind die STI 2, die Source-/Drainbereiche 54 und 55, die Wortleitung 56 und die Seitenwand 27 äquivalent zu der STI 2, dem Source- /Drainbereich 7, den Gateelektroden 5 und 6 bzw. der Seitenwand 10.
Bezugnehmend auf einen Speichertransistor A (MOS-Transistor) der Speicherzelle, die in Fig. 24 gezeigt ist, sind die Seitenwand­ breiten w21 und w22 auf beiden Seiten eines Speicherzellentran­ sistors zueinander gleich (sowohl w21 als auch w22 entspricht der Seitenwandbreite 27a in Fig. 1). Darüber hinaus ist eine Seitenwandbreite w23 der benachbarten Wortleitung 56 (die als Gateelektrode in einem anderen Bereich dient) auch gleich zu den Seitenwandbreiten w21 und w22. Eine Linie und ein Raum einer Wortleitung weist ein wiederholendes Muster von L und S in Fig. 24 auf.
Zweite Ausführungsform Prinzip
Ein MOS-Transistor, der durch ein Herstellungsverfahren eines DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfin­ dung hergestellt ist und der im folgenden beschrieben wird, ist dadurch gekennzeichnet, daß eine Seitenwandbreite einer DRAM- NMOS-Speicherzelle größer ist auf einer Kondensatorelementseite als auf einer Bitleitungsseite.
Wie oben beschrieben wurde, ist ein Wert, der durch Teilen einer elektrischen Potentialdifferenz zwischen einem Kondensatorele­ ment und einer Gateelektrode eines Zellentransistors während des Pausenauffrischens durch eine Seitenwandbreite erhalten wird, eine Näherung einer elektrischen Feldstärke am Rand des Ga­ teelektrodenanschlusses. Folglich wird eine elektrische Feld­ stärke in einem Gateanschlußbereich stärker verringert, wenn die Seitenwandbreite mehr erhöht wird. Wenn die elektrische Feld­ stärke in diesem Bereich verringert wird, wird ein Leckstrom, der durch TAT (fangstellenunterstütztes Tunneln) erzeugt ist, verringert. Folglich wird eine Pausenauffrischzeit verlängert. Der DRAM, der gemäß der zweiten Ausführungsform der vorliegenden Erfindung hergestellt ist, kann eine lange Pausenauffrischzeit realisieren.
Darüber hinaus ist die Seitenwand des Speicherzellentransistors, der durch das Herstellungsverfahren eines DRAM gemäß der ersten Ausführungsform hergestellt ist, lateral symmetrisch und weist eine große Seitenwandbreite auf. Daher gibt es eine Schwierig­ keit dahingehend, daß ein Zellenbereich erhöht ist, um einen Kontaktdurchmesser zum Verbinden eines Source-/Drainbereiches des Transistors mit einer Bitleitung oder eines Kondensatorele­ mentes beizubehalten. Andererseits ist es bei dem Herstellungs­ verfahren eines DRAM gemäß der zweiten Ausführungsform, die im folgenden beschrieben wird, möglich, einen DRAM zu verwirkli­ chen, bei dem die Seitenwandbreiten lateral asymmetrisch sind und die Pausenauffrischzeit verlängert ist, ohne die Zellfläche zu erhöhen.
Aufbau
Fig. 26 ist eine Schnittansicht eines Speicherzellenbereiches MA eines DRAM, der durch das Herstellungsverfahren eines DRAM gemäß der zweiten Ausführungsform der vorliegenden Erfindung herge­ stellt ist. Die gleichen Abschnitte wie die in Fig. 1 sind mit den gleichen Bezugszeichen bezeichnet und ihre Beschreibung wird geeignet ausgelassen.
Der in Fig. 26 gezeigte Aufbau ist dadurch gekennzeichnet, daß eine Seitenwand eines Transistors durch eine Seitenwand 10a, die auf einer Seitenfläche gebildet ist, und eine Seitenwand 10b, die auf der anderen Seitenfläche gebildet ist, asymmetrisch ist. Eine Seitenwandbreite 41a der Seitenwand 10a auf der Speicher­ knotenseite ist größer als eine Seitenwandbreite 42 der Seiten­ wand 10b auf der Bitleitungsseite. Darüber hinaus ist der Aufbau dadurch gekennzeichnet, daß eine Seitenwandbreite 41b einer Sei­ tenwand 10c einer benachbarten Wortleitung 43 auch größer ist als eine Seitenwandbreite 42 und fast gleich zu der Seitenwand­ breite 41a.
Es wird als Beispiel angenommen, daß 2 V, 0 V, -1 V und 1 V an das Kondensatorelement, an die Gateelektrode 6 und die Wortleitung 43, an ein Halbleitersubstrat und an eine Bitleitung 21 entspre­ chend während einer Pause angelegt sind. Eine Seitenwand eines Transistors einer der Anmelderin bekannten Speicherzelle ist la­ teral symmetrisch und weist eine Breite von 50 nm auf. In diesem Fall beträgt die elektrische Feldstärke des Gateanschlußberei­ ches 4 × 105 V/cm gemäß der oben erwähnten Gleichung (I).
Wenn die Seitenwandbreite 41a auf der Kondensatorelementseite 80 nm beträgt und die Seitenwandbreite 42 auf der Bitleitungssei­ te 20 nm in dem Transistor der Speicherzelle gemäß der zweiten Ausführungsform beträgt, ist andererseits die elektrische Feld­ stärke des Gateanschlusses auf 2,5 × 105 V/cm gemäß der Gleichung (I) eingestellt.
Die Summe der rechten und linken Seitenwandbreite beträgt 50 nm + 50 nm = 100 nm in der der Anmelderin bekannten Speicherzelle, und die Summe beträgt 80 nm + 20 nm = 100 nm in der Speicherzelle des DRAM gemäß der zweiten Ausführungsform. In der Speicherzelle ge­ mäß der zweiten Ausführungsform kann daher die gleiche Zellenfläche wie die Fläche der der Anmelderin bekannten Speicherzelle beibehalten werden und die elektrische Feldstärke des Gatean­ schlußbereiches 44 kann verringert werden. Folglich kann ein Leckstrom, der durch TAT und BTBT erzeugt ist, derart verringert werden, daß eine Pausenauffrischzeit verlängert werden kann.
Weiterhin beträgt eine elektrische Potentialdifferenz zwischen der benachbarten Wortleitung 43 und einem Kondensatorelement 51, die während einer Pause erhalten wird, 2 V. Wenn die Seitenwand­ breite 41b der Seitenwand 10c mehr erhöht wird, wird folglich gemäß der Gleichung (I) die elektrische Feldstärke eines Grabe­ nendbereiches 45 mehr reduziert. Ein durch TAT erzeugter Leck­ strom in dem Grabenendbereich 45 bedingt auch eine Verschlechte­ rung des Pausenauffrischens. Daher ist es auch notwendig, eine elektrische Feldstärke in dem Grabenendbereich 45 zu verringern. Gemäß der Speicherzelle gemäß der zweiten Ausführungsform ist daher die elektrische Feldstärke in dem Grabenendbereich 45 mehr verringert und eine Pausenauffrischzeit ist länger gemacht als in einer der Anmelderin bekannten Speicherzelle.
Herstellungsverfahren
Fig. 27 bis 30 sind Schnittansichten, die das Herstellungsver­ fahren eines DRAM gemäß der zweiten Ausführungsform der vorlie­ genden Erfindung zeigen. Verschieden von dem Herstellungsverfah­ ren gemäß der ersten Ausführungsform ist das Herstellungsverfah­ ren gemäß der zweiten Ausführungsform durch einen Schritt eines Bildens einer Seitenwand eines Speicherzellentransistors gekenn­ zeichnet. Daher wird nur der Schritt des Bildens einer Seiten­ wand eines Speicherzellentransistors im folgenden beschrieben. Da die anderen Schritte gleich sind wie bei dem der Anmelderin bekannten Verfahren, wird ihre Beschreibung ausgelassen.
Zuerst werden beispielsweise die in Fig. 3 bis 6 gemäß der er­ sten Ausführungsform gezeigten Schritte derart ausgeführt, daß die in Fig. 5 und 6 gezeigten Strukturen erhalten werden (um eine Gateelektrode zu bilden). Dann wird ein Isolierfilm 9 über der gesamten Oberfläche gebildet, wie in Fig. 27 gezeigt ist. Danach wird ein Siliziumnitridfilm 46 mit einer Dicke von zum Beispiel 80 nm abgeschieden.
Wie in Fig. 28 gezeigt ist, wird als nächstes ein Resist 47 auf­ gebracht, und eine Öffnung 61 wird in einem Bereich, der mit ei­ ner Bitleitung zu verbinden ist, bereitgestellt. Dann wird ein Maskenbemustern derart ausgeführt, daß der Siliziumnitridfilm 46 selektiv freigelegt wird.
Wie in Fig. 29 gezeigt ist, wird danach der Siliziumnitridfilm 46 einem isotropen Ätzen zum Entfernen einer Dicke von 60 nm un­ ter Verwendung des Resists 47 als Maske ausgesetzt. Als ein Ver­ fahren zum Ätzen kann reaktives Ionenätzen oder Naßätzen verwen­ det werden. Gemäß dem Ätzen in diesem Schritt wird die Bildungs­ breite des Siliziumnitridfilms 46 der Seitenflächen der Ga­ teelektroden 5 und 6 auf der Bitleitungsseite (unterhalb der Öffnung 61) des Speicherzellentransistors kleiner werden als die eines anderen Siliziumnitridfilmes 46 der Seitenflächen der Ga­ teelektroden 5 und 6 auf der Kondensatorelementseite. In diesem Fall verbleibt ein Teil des Siliziumnitridfilmes 46 über der ge­ samten Oberfläche. Daher wird der Isolierfilm 9 des Halbleiter­ substrates 1 nicht freigelegt.
Wie in Fig. 30 gezeigt ist, wird als nächstes der Resist 47 ent­ fernt, und der Siliziumnitridfilm 46 wird dann einem reaktiven Ionenätzen ausgesetzt, um eine Seitenwand zu bilden. Folglich beträgt eine Seitenwandbreite 41a einer Seitenwand 10a auf der Kondensatorelementseite 80 nm, und eine Seitenwandbreite 42 einer Seitenwand 10b auf der Bitleitungsseite beträgt ungefähr 20 nm. Darüber hinaus beträgt eine Seitenwandbreite 41b einer Seiten­ wand 10c in einem Abschnitt, der eine Wortleitung 43 sein soll, 80 nm, was gleich zu der Seitenwandbreite 41a ist.
Vergleichsbeispiele einer Zelle gemäß der der Anmelderin bekann­ ten Technik und einer Zelle gemäß der zweiten Ausführungsform sind in der Tabelle 1 zusammengestellt. Es ist von der Tabelle 1 offensichtlich, daß die Zelle gemäß der zweiten Ausführungsform die gleiche Größe und den gleichen Kontaktdurchmesser wie bei der der Anmelderin bekannten Speicherzelle aufweist. Fig. 31 ist eine Schnittansicht, die jeden Index bzw. Parameter der Tabelle 1 illustriert.
Tabelle 1
In der Tabelle 1 stellt Lg eine Gatelänge des Speicherzellen­ transistors dar, stellt w1 die Seitenwandbreite 41a der Seiten­ wand 10a dar, stellt w2 die Seitenwandbreite 42 der Seitenwand 10b dar, stellt c1 einen Kontaktlochdurchmesser 48 auf der Kon­ densatorelementseite dar, stellt c2 einen Kontaktlochdurchmesser 49 auf der Bitleitungsseite dar, und die Speicherzelle weist in Fig. 31 eine Länge von 50 (= 2 . c1 + c2 + 2 . w1 + 2 . w2 + 2 . Lg) auf.
Wenn angenommen wird, daß die Speicherzelle den gleichen Kon­ taktdurchmesser wie in der ersten Ausführungsform und die glei­ che Seitenwandbreite wie in der zweiten Ausführungsform auf­ weist, weist andererseits die Speicherzelle eine große Länge auf, was in einem Anstieg der Größe der Speicherzelle resul­ tiert. Diesbezüglich ist die zweite Ausführungsform vorteilhaf­ ter als die erste Ausführungsform.
Bei dem Herstellungsverfahren eines DRAM gemäß der zweiten Aus­ führungsform der vorliegenden Erfindung wird ein anisotropes Ät­ zen zum Freilegen einer Oberfläche des Halbleitersubstrats nur einmal ausgeführt (der in Fig. 30 gezeigte reaktive Ionätz­ schritt). Bei dem Herstellungsverfahren gemäß der zweiten Aus­ führungsform ist daher die Fangstellendichte, die in das Halb­ leitersubstrat während des anisotropen Ätzens eingebracht wird, kleiner als bei dem Herstellungsverfahren, bei dem das anisotro­ pe Ätzen zweimal oder mehrmals ausgeführt wird. Folglich wird ein Leckstrom besser verringert.
Layoutaufbau
Als nächstes wird ein Layoutaufbau eines durch das Herstellungs­ verfahren eines DRAM gemäß der zweiten Ausführungsform herge­ stellten DRAMs beschrieben. Fig. 32 ist eine Draufsicht, die ei­ nen Layoutaufbau eines Speicherzellenbereiches MA gemäß der zweiten Ausführungsform zeigt. Die gleichen Abschnitte wie die in Fig. 24 weisen die gleichen Bezugszeichen auf und ihre Be­ schreibung wird geeignet ausgelassen. Bezüglich einer Bildungs­ breite einer Seitenwand sind Seitenwände 57a und 57c mit großen Bildungsbreiten und einer Seitenwand 57b mit einer kleinen Bil­ dungsbreite gemischt.
Die Schnittansichten des Speicherzellenbereiches MA, die typi­ scherweise in Fig. 26 bis 30 gezeigt sind, entsprechen einem B- B-Schnitt in Fig. 32. Bezugnehmend auf eine Beziehung zwischen Fig. 32 und Fig. 26 als Beispiel entsprechen die STI 52, Source- /Drainbereiche 54 und 55, eine Wortleitung 56 und die Seitenwän­ de 57a, 57b und 57c der STI 2, dem Source-/Drainbereich 7, den Gateelektroden 5 und 6 bzw. den Seitenwänden 10a, 10b, 10c. Wäh­ rend die Seitenwand 57b als gerade Linie mit einer Bildungsbrei­ te w2 in Fig. 32 gezeigt ist, kann nur ein Bereich benachbart zu dem aktiven Bereich 53 die Bildungsbreite w2 aufweisen und die anderen Bereiche können die Bildungsbreite w2 (= w3) aufweisen.
Bezugnehmend auf einen Speichertransistor B der Speicherzelle weist eine Seitenwandbreite w1 der Seitenwand 57a auf der Kon­ densatorelementseite und eine Seitenwandbreite w2 der Seitenwand 57b auf der Bitleitungsseite eine Beziehung von w1 < w2 auf. Dar­ über hinaus ist eine Seitenwandbreite w3 der Seitenwand 57c der benachbarten Wortleitung gleich zu der Seitenwandbreite w1. Eine Linie und ein Raum der Wortleitung 56 weisen ein Wiederholungs­ muster von L, S1, L und S2 in der Zeichnung auf.
Fig. 33 ist eine Draufsicht, die einen anderen Layoutaufbau des Speicherzellenbereichs MA gemäß der zweiten Ausführungsform zeigt. Die gleichen Abschnitte wie die in Fig. 24 weisen die gleichen Bezugszeichen auf und ihre Beschreibung wird geeignet ausgelassen.
Dieses Layout ist dadurch gekennzeichnet, daß eine Breite der STI 52 geändert ist oder daß eine Verdrahtung zum Biegen der STI 52, der Wortleitung 56 und der Seitenwand 57, d. h. eine soge­ nannte Zickzackverdrahtung, derart vorgesehen ist, daß ein Ab­ stand w4 von der benachbarten Wortleitung 57 zu dem Source- /Drainbereich 53 auf der Kondensatorelementseite gebildet ist, der größer als w3 ist. Obwohl die Seitenwand 57b eine gleichmä­ ßige Form mit der Bildungsbreite w2 in Fig. 33 aufweist, ist nur ein Bereich benachbart zu dem aktiven Bereich 53 tatsächlich mit der Bildungsbreite w2 gebildet und die anderen Bereiche sind mit der Bildungsbreite w2 (= w3) gebildet.
Folglich kann die Verteilung einer elektrischen Feldstärke an einem Graben entspannt werden. Wenn es notwendig ist, kann der aktive Bereich 53 auch derart vergrößert werden, daß w4 gleich zu w3 ist.
Anderes
Die oben beschriebenen Herstellungsverfahren der ersten und zweiten Ausführungsform können auch auf eine Speicherzelle ange­ wendet werden, wie zum Beispiel ein SRAM, ein Flash-EEPROM oder ähnliches, sowie auf die Speicherzelle eines DRAM, und können verschiedene Ströme, die durch die elektrische Feldstärke be­ dingt sind, durch Regulieren bzw. Steuern der Seitenwandbreite des MOS-Transistors steuern. Ferner kann eine Fläche der Spei­ cherzelle auch verringert werden.
Sogar wenn die oben beschriebene erste und zweite Ausführungs­ form nur auf Hilfsabschnitte angewendet wird, wie zum Beispiel eine Rettungsschaltung eines Chips, eine Rettungsspeicherzelle und ähnliches, kann ein Chip sicher gerettet werden, ohne groß die Chipgröße zu ändern.

Claims (10)

1. Herstellungsverfahren einer Halbleitereinrichtung, bei der ein erster und ein zweiter MOS-Transistor eines zweiten Leitung­ styps in einem ersten und zweiten Bereich (MA, PA), die in einem oberen Schichtabschnitt eines Halbleitersubstrats (1) eines er­ sten Leitungstyps vorgesehen sind, entsprechend gebildet sind, mit den Schritten:
  • a) Bilden eines ersten Source-/Drainbereichspaares (7) des zweiten Leitungstyps, eines Kanalbereiches (8) des ersten Lei­ tungstyps, der in dem ersten Source-/Drainbereichspaar (7) ange­ ordnet ist, und eines Gateelektrodenbereiches (4-6), der auf dem Kanalbereich (8) positioniert ist, in dem ersten und zweiten Be­ reich (MA, PA),
  • b) Bilden einer ersten Seitenwand (10) auf Seitenflächen des Gateelektrodenbereiches (4-6) von jedem von dem ersten und zwei­ ten Bereich (MA, PA),
  • c) Bilden eines dielektrischen Zwischenschichtfilmes (11) über einer gesamten Oberfläche und Bilden eines Grabens (31, 33) nur in dem ersten Bereich (MA) durch den dielektrischen Zwischen­ schichtfilm (11) derart, daß eine Seitenfläche der ersten Sei­ tenwand (10) freigelegt wird, und
  • d) Bilden eines Isolierfilmes (33) zum Bilden einer zweiten Seitenwand auf der gesamten Oberfläche einschließlich der Sei­ tenfläche der ersten Seitenwand (10) in dem Graben (31, 33) und dann Entfernen des Isolierfilmes (33) zum Bilden der zweiten Seitenwand in anderen Abschnitten als innerhalb des Grabens (31, 33), wodurch die zweite Seitenwand auf der Seitenfläche der er­ sten Seitenwand (10) gebildet wird,
wobei der erste MOS-Transistor durch die erste und zweite Sei­ tenwand (10), das erste Source-/Drainbereichspaar (7), den Ka­ nalbereich (8) und den Gateelektrodenbereich (4-6) in dem ersten Bereich (MA) gebildet ist, und wobei der zweite MOS-Transistor durch die erste Seitenwand (10), das erste Source- /Drainbereichspaar (7), den Kanalbereich (8) und den Gateelek­ trodenbereich (4-6) in dem zweiten Bereich (PA) gebildet ist.
2. Verfahren nach Anspruch 1, weiter mit dem Schritt (e) Einbringen einer Dotierung des zweiten Leitungstyps von dem Graben, wodurch ein zweites Source-/Drainbereichspaar (35, 37) des zweiten Leitungstyps benachbart zu dem ersten Source- /Drainbereichspaar (7) entsprechend nach dem Schritt (c) und vor dem Schritt (d) gebildet wird.
3. Verfahren nach Anspruch 2, weiter mit dem Schritt (f) Einbringen der Dotierung des zweiten Leitungstyps von dem Graben unter Verwendung der zweiten Seitenwand als Maske, wo­ durch ein drittes Source-/Drainbereichspaar (36, 38) benachbart zu dem zweiten Source-/Drainbereichspaar (35, 37) entsprechend nach dem Schritt (d) gebildet wird.
4. Verfahren nach Anspruch 3, bei dem zumindest eines von dem zweiten und dritten Source-/Drainbereichspaar (35, 37; 36, 38) tiefer gebildet wird als das erste Source-/Drainbereichspaar (7).
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der erste Bereich (MA) einen Speicherzellenbildungsbereich einer Halbleiterspeichereinrichtung enthält und der zweite Bereich (PA) einen peripheren Schaltungsbildungsbereich der Halbleiter­ speichereinrichtung enthält.
6. Verfahren nach Anspruch 5, bei dem die Halbleiterspei­ chereinrichtung einen DRAM enthält.
7. Herstellungsverfahren einer Halbleitereinrichtung, bei der ein MOS-Transistor eines zweiten Leitungstyps auf einem Halblei­ tersubstrat (1) eines ersten Leitungstyps gebildet ist, mit den Schritten:
  • a) Bilden eines Source-/Drainbereichspaares (7) des zweiten Leitungstyps, eines Kanalbereiches (8) des ersten Leitungstyps, der in dem Source-/Drainbereichspaar (7) angeordnet ist, und eines Gateelektrodenbereiches (4-6), der auf dem Kanalbereich (8) über einer Oberfläche des Halbleitersubstrats (1) angeordnet ist,
  • b) Bilden eines Isolierfilmes (46) für eine Seitenwand auf ei­ ner gesamten Oberfläche,
  • c) teilweises Entfernen des Isolierfilmes (46) für die Seiten­ wand auf der Seitenflächenseite des Gateelektrodenbereiches (4- 6) ohne Freilegen des Halbleitersubstrates (1) und
  • d) Durchführen einer Ätzbehandlung auf dem Isolierfilm (46) für die Seitenwand derart, daß der Isolierfilm (46) für die Seiten­ wand in anderen Abschnitten als eine Seitenfläche des Gateelek­ trodenbereiches entfernt wird, wodurch die Seitenwand (10, 10a, 10b) auf der Seitenfläche des Gateelektrodenbereiches durch den verbleibenden Isolierfilm (46) für die Seitenwand gebildet wird, wobei
    die Seitenwand in dem ersten Bereich eine Bildungsbreite (41a) der anderen Seitenflächenseite aufweist, die größer ist als eine Bildungsbreite (42) der einen Seitenflächenseite,
    wobei der MOS-Transistor durch die Seitenwand (10, 10a, 10b), das Source-/Drainbereichspaar (7), den Kanalbereich (8) und den Gateelektrodenbereich (4-6) gebildet wird.
8. Verfahren nach Anspruch 7, weiter mit dem Schritt: (e) Bilden eines Speicherzellenkondensators auf dem Halbleiter­ substrat (1) nach dem Schritt (d), wobei eine Elektrode des Speicherzellenkondensators (51) elektrisch mit dem Source- /Drainbereich (7) auf der einen Seitenflächenseite des Source- /Drainbereichspaares (7) des MOS-Transistors verbunden wird.
9. Verfahren nach Anspruch 7 oder 8, bei dem die Halblei­ tereinrichtung einen DRAM enthält.
10. Halbleitereinrichtung mit
einem Halbleitersubstrat (1) eines ersten Leitungstyps mit einem Speicherzellenbildungsbereich (MA) und einem peripheren Schal­ tungsbildungsbereich (PA),
einem ersten MOS-Transistor eines zweiten Leitungstyps, der in dem Speicherzellenbildungsbereich (MA) gebildet ist, einem zwei­ ten MOS-Transistor des zweiten Leitungstyps, der in dem periphe­ ren Schaltungsbildungsbereich (PA) gebildet ist, und
einem Speicherzellenkondensator (51), der in dem Speicherzellen­ bildungsbereich (MA) gebildet ist und eine Elektrode (17) auf­ weist, die elektrisch mit einem Elektrodenbereich des ersten MOS-Transistors verbunden ist,
bei der eine Bildungsbreite (27a) einer Seitenwand, die auf ei­ ner Seitenfläche eines Gateelektrodenbereiches (4-6) des ersten MOS-Transistors vorgesehen ist, derart eingestellt ist, daß sie größer ist als eine Bildungsbreite (28) einer Seitenwand, die auf einer Seitenfläche eines Gateelektrodenbereiches (4-6) des zweiten MOS-Transistors vorgesehen ist.
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