DE19620625C1 - DRAM-Zellenanordnung und Verfahren zu deren Herstellung - Google Patents

Description

In DRAM-Zellenanordnungen, das heißt Speicherzellenanordnun­ gen mit dynamischem, wahlfreiem Zugriff, werden fast aus­ schließlich sogenannte Eintransistor-Speicherzellen einge­ setzt. Eine Eintransistor-Speicherzelle umfaßt einen Auslese­ transistor und einen Speicherkondensator. In dem Speicherkon­ densator ist die Information in Form einer elektrischen La­ dung gespeichert, die eine logische Größe, Null oder Eins darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung aus­ gelesen werden.

Da von Speichergeneration zu Speichergeneration die Speicher­ dichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Da der Reduktion der Strukturgrößen durch die minimale in der jeweiligen Technologie herstellbare Strukturgröße F Grenzen gesetzt sind, ist dies auch mit einer Veränderung der Ein­ transistor-Speicherzelle verbunden.

So wurden bis zur 1MBit-Generation sowohl der Auslesetransi­ stor als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4MBit-Speichergeneration mußte eine weite­ re Flächenreduzierung durch eine dreidimensionale Anordnung von Auslesetransistor und Speicherkondensator erfolgen.

Eine Möglichkeit besteht darin, den Speicherkondensator in einem Graben zu realisieren (siehe zum Beispiel K. Yamada et al, A deep trenched capacitor technology for 4Mbit DRAMs, Proc. Intern. Electr. Dev. and Mat. IEDM′85, Seite 702). In dieser Form der Speicherzelle beträgt der Flächenbedarf pro Speicherzelle 6F² im Fall einer Open Bitline Architektur bzw. 8F² im Fall einer Folded Bitline Architektur. In einer Open Bitline Architektur verlaufen im Bereich der Speicherzelle eine zugehörige Bitleitung und eine Wortleitung, über die der Auslesetransistor angesteuert wird. In einer Folded Bitline Architektur verlaufen über den Bereich der Speicherzelle ne­ ben der Bitleitung und der Wortleitung, über die der Auslese­ transistor angesteuert wird, zusätzlich eine passive Wortlei­ tung, die zur Ansteuerung eines benachbarten Auslesetransi­ stors verwendet wird. Die Folded Bitline Architektur wird im Hinblick auf eine verbesserte Störsicherheit eingesetzt.

Eine weitere Reduzierung des Flächenbedarfs pro Speicherzelle wird durch eine dreidimensionale Eintransistorzellenanordnung erzielt, die in EP 0 317 934 B1 vorgeschlagen wurde. Jede Speicherzelle umfaßt dabei einen in einem Graben realisierten Speicherkondensator und einen planaren Auslesetransistor, der oberhalb des Speicherkondensators in einer rekristallisierten Siliziumschicht so angeordnet ist, daß das Sourcegebiet des Auswahltransistors einen elektrisch leitenden Kontakt über­ lappt, der in einer asymmetrischen Erweiterung des Grabens angeordnet ist.

Ferner ist in Zusammenhang mit der 4MBit-Generation eine so­ genannte Trench-Transistorzelle vorgeschlagen worden (siehe P. Chatterjee et al, IEDM′86, Seite 128 bis 131), in der die gesamte Speicherzelle in einem Graben angeordnet ist. Der un­ tere Bereich des Grabens umfaßt einen Speicherkondensator, im oberen Bereich des Grabens ist der Auslesetransistor als ver­ tikaler MOS-Transistor entlang der Oberfläche des Grabens an­ geordnet. Die Speicherzelle ist nur in Open Bitline Architek­ tur realisierbar. Bei der Herstellung treten verschiedene kritische Prozeßschritte auf, wie zum Beispiel die Einstel­ lung der Einsatzspannung der Auslesetransistoren durch Im­ plantation oder die Bildung eines Kontaktes zwischen dem Speicherknoten und einem der Source/Drain-Gebiete des Ausle­ setransistors.

In DE 42 26 996 A1 ist eine DRAM-Zellenanordnung vorgeschla­ gen worden, in der als Kondensator ein Grabenkondensator ver­ wendet wird. Als Auswahltransistor wird ein oberhalb davon angeordneter vertikaler MOS-Transistor verwendet. Der verti­ kale MOS-Transistor ist dabei insbesondere entlang den Flan­ ken einer Siliziuminsel, die zwischen benachbarten Gräben an­ geordnet ist und die durch Epitaxie gebildet wird, reali­ siert.

Eine weitere Eintransistorspeicherzelle mit einem Grabenkon­ densator und einem vertikalen Transistor ist in DE 37 41 186 A1 vorgeschlagen worden. Dabei ist eine Kondensatorplatte im Graben und eine zweite Kondensatorplatte außerhalb des Gra­ bens angeordnet. Der Auswahltransistor ist seitlich des Gra­ bens angeordnet.

In EP 0 366 882 A2 ist eine DRAM-Zellenanordnung mit hoher Packungsdichte vorgeschlagen worden, in der als Auswahltran­ sistoren vertikale MOS-Transistoren verwendet werden. Unter­ halb der Auswahltransistoren sind im Substrat die zugehörigen Speicherkondensatoren angeordnet. Als Kondensatorplatte wir­ ken Polysiliziumbereiche, die über das Substrat miteinander elektrisch verbunden sind. Der Speicherknoten ist gleichzei­ tig Draingebiet des Auswahltransistors.

In DE 38 44 388 A1 ist eine DRAM-Zellenanordnung vorgeschla­ gen worden, die als Speicherzellen einen Grabenkondensator und einen seitlich davon angeordneten, planaren MOS-Tran­ sistor aufweist. Eine der Kondensatorelektroden wird durch das an den Graben angrenzende Substratmaterial, das entsprechend dotiert ist, gebildet. Über ein weiteres dotier­ tes Gebiet ist diese Elektrode mit einem Kontakt an der Ober­ fläche des Substrats verbunden.

In US-PS 4 929 990 sowie US-PS 4 959 698 sind Speicherzellen­ anordnungen vorgeschlagen worden, in denen benachbarte Spei­ cherzellen versetzt zueinander angeordnet sind.

Der Erfindung liegt das Problem zugrunde, eine DRAM-Zel­ lenordnung anzugeben, die als Speicherzellen Eintransi­ storsspeicherzellen mit vertikalem Transistor umfaßt und die trotz höherer Packungsdichte mit relativ einfachen Prozeß­ schritten herstellbar ist. Ferner soll ein Herstellverfahren für eine solche DRAM-Zellenanordnung angegeben werden.

Dieses Problem wird erfindungsgemäß gelöst durch eine DRAM-Zel­ lenanordnung gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung gemäß Anspruch 4. Weitere Ausgestaltungen der Er­ findung gehen aus den übrigen Ansprüchen hervor.

In der erfindungsgemäßen DRAM-Zellenanordnung sind in einem Halbleitersubstrat im Bereich einer Hauptfläche eine Vielzahl Speicherzellen vorgesehen, die jeweils einen Speicherkonden­ sator und einen Auswahltransistor umfassen. Der Auswahltran­ sistor ist oberhalb des Speicherkondensators angeordnet.

In der Hauptfläche des Halbleitersubstrats sind in Zeilen und Spalten angeordnete Gräben vorgesehen. Die Speicherkondensa­ toren sind jeweils im unteren Bereich der Gräben realisiert. Dabei bildet ein an den Graben angrenzendes dotiertes Gebiet im Halbleitersubstrat eine Kondensatorplatte. An der Graben­ wand ist ein Kondensatordielektrikum angeordnet.

Jeweils zwei entlang einer Zeile benachbarte Gräben bilden ein Grabenpaar, das an der Hauptfläche von einer Isolati­ onsstruktur umgeben ist. Zwischen den benachbarten Gräben der Grabenpaare ist im Bereich der Hauptfläche jeweils eine Halb­ leiterinsel angeordnet. Die Auswahltransistoren sind jeweils als vertikale MOS-Transistoren an einer der Flanken der Halb­ leiterinsel realisiert. Dabei sind Gatedielektrikum und Ga­ teelektrode an der Flanke angeordnet. Der Speicherknoten des Speicherkondensators grenzt an die Flanke der Halbleiterinsel an. Die Gateelektrode ist mit einer Wortleitung und eines der Source/Drain-Gebiete des Auswahltransistors mit einer Bitlei­ tung verbunden.

Werden die Gräben mit einer Weite und einem gegenseitigen Ab­ stand jeweils entsprechend einer minimalen in der jeweiligen Technologie herstellbaren Strukturgröße F hergestellt, so be­ trägt der Flächenbedarf pro Speicherzelle 4F², da jedes Gra­ benpaar zwei Speicherzellen und somit jeder Graben eine Spei­ cherzelle enthält.

Die Halbleiterinseln entlang benachbarten Zeilen werden je­ weils versetzt zueinander angeordnet. Dadurch ist die Anord­ nung von Bitleitungskontakten, die zur Verbindung der Bitlei­ tungen mit den jeweiligen Source/Drain-Gebieten der Auswahl­ transistoren erforderlich sind, entspannter. Darüberhinaus ermöglicht diese Anordnung eine Folded Bitline Architektur.

Es sind Wortleitungsgräben vorgesehen, die quer zu den Zeilen verlaufen und an die jeweils die Flanke der Halbleiterinseln angrenzt. Da die Halbleiterinseln versetzt angeordnet sind, grenzen in benachbarten Zeilen angeordnete Halbleiterinseln, die an denselben Wortleitungsgraben angrenzen, an einander gegenüberliegende Flanken des Wortleitungsgrabens an. Vor­ zugsweise sind in den Wortleitungsgräben jeweils zwei Wort­ leitungen vorgesehen, die jeweils an den einander gegenüber­ liegenden Flanken des Wortleitungsgrabens angeordnet sind. In dieser Ausführungsform ist eine Folded Bitline Architektur realisiert, die bezüglich der Störsicherheit beim Auslesevor­ gang vorteilhaft ist. Auch diese Ausführungsform ist mit ei­ nem Flächenbedarf pro Speicherzelle von 4F² herstellbar.

Vorzugsweise umfaßt das Halbleitersubstrat mindestens im Be­ reich der Hauptfläche monokristallines Silizium. Dieses kann sowohl in Form einer monokristallinen Siliziumscheibe als auch in Form der Siliziumschicht eines SOI-Substrates der Fall sein. Der Speicherknoten umfaßt dotiertes Polysilizium und wirkt in dieser Ausführungsform als Source/Drain-Gebiet des Auswahltransistors.

Vorzugsweise werden die an die Gräben angrenzenden dotierten Gebiete, die die Kondensatorplatten bilden, als durchgehendes dotiertes Gebiet ausgebildet, das eine durchgehende, vergra­ bene Kondensatorplatte bildet. Diese vergrabene Kondensator­ platte erstreckt sich über das gesamte Zellenfeld und wird am Rand des Zellenfeldes kontaktiert. Im Zellenfeld brauchen dann keine Kontakte zu der vergrabenen Kondensatorplatte vor­ gesehen werden.

Zur Herstellung der DRAM-Zellenanordnung werden in einer Hauptfläche eines Halbleitersubstrats Gräben erzeugt, die in Zeilen und Spalten angeordnet sind. Im unteren Bereich der Gräben wird dem Graben jeweils benachbart ein dotiertes Ge­ biet gebildet, das als Kondensatorplatte wirkt. An der Gra­ benwand wird jeweils ein Speicherdielektrikum und ein Spei­ cherknoten gebildet. Es werden Isolationsstrukturen gebildet, die jeweils entlang einer Zeile benachbarte Gräben als Gra­ benpaar umgeben. Zwischen den Gräben der Grabenpaare wird je­ weils eine Halbleiterinsel gebildet, an deren Flanken, die den zugehörigen Gräben zugewandt sind, vertikale MOS-Transi­ storen gebildet werden, deren eines Source/Drain-Gebiet mit einem der Speicherknoten elektrisch verbunden ist.

Es liegt im Rahmen der Erfindung, zur Bildung der Halblei­ terinseln zwischen den Gräben der Grabenpaare die Oberfläche des Halbleitersubstrats freizulegen. Ferner wird die Oberflä­ che der in den Gräben angeordneten Speicherknoten mindestens teilweise freigelegt. Durch epitaktisches Aufwachsen von Halbleitermaterial werden die Halbleiterinseln auf der frei­ gelegten Oberfläche des Halbleitersubstrats gebildet. Gleich­ zeitig wächst auf der freigelegten Oberfläche des Speicher­ knotens polykristallines Halbleitermaterial auf. In den Halb­ leiterinseln wird jeweils mindestens ein Kanalbereich und ein Source/Drain-Gebiet in vertikaler Anordnung durch entspre­ chende Dotierung gebildet. Die Dotierung kann sowohl in situ durch Zugabe entsprechenden Dotierstoffes bei der Epitaxie als auch nachträglich durch Diffusion und/oder Implantation erfolgen. Nach Freilegen der den Gräben zugewandten Flanken der Halbleiterinseln wird an diesen Flanken ein Gatedieelek­ trikum und eine Gateelektrode gebildet.

Vorzugsweise werden die Halbleiterinseln durch selektive Epi­ taxie gebildet. In diesem Fall wächst das Halbleitermaterial nur auf Halbleiteroberflächen auf, so daß zur Strukturierung der Halbleiterinseln keine zusätzlichen Schritte erforderlich sind. Die Halbleiterinseln werden in diesem Fall selbstju­ stiert in Bezug auf die freigelegten Halbleiteroberflächen gebildet.

Es ist vorteilhaft, nach dem teilweisen Freilegen der Ober­ fläche des Speicherknotens den Speicherknoten zu ätzen, so daß die freigelegte Oberfläche des Speicherknotens unterhalb der Hauptfläche angeordnet ist. Der Bereich zwischen dem Speicherknoten und der Hauptfläche wird bei der Epitaxie mit Halbleitermaterial aufgefüllt. Diese Maßnahme hat den Vor­ teil, daß bei der Epitaxie das von der freigelegten Oberflä­ che des Halbleitersubstrates auswachsende monokristalline Halbleitergebiet seitlich in den Bereich der benachbarten Gräben wächst. Auf der freigelegten Oberfläche des Speicher­ knotens aufwachsendes polykristallines Halbleitermaterial wird dadurch in der Breite begrenzt. Vorzugsweise wird die Tiefe der Ätzung des Speicherknotens so bemessen, daß das monokristalline Halbleitermaterial der Halbleiterinsel das auf der freigelegten Oberfläche des Speicherknotens aufwach­ sende polykristalline Halbleitermaterial seitlich vollständig überwächst, so daß die laterale Ausdehnung des monokristalli­ nen Halbleitermaterials den Bereich zwischen benachbarten Isolationsstrukturen vollständig auffüllt.

Es hat den Vorteil, daß zur Freilegung der Flanken der Halb­ leiterinsel eine zu dem Halbleitermaterial selektive Ätzung der Isolationsstrukturen erfolgen kann. Auf diese Weise ist die Justierung einer dabei verwendeten Maske unkritisch, so­ lange sie die Flanke der Halbleiterinsel überdeckt. Das Frei­ legen der monokristallinen Flanke der Halbleiterinsel erfolgt selbstjustiert.

Es liegt im Rahmen der Erfindung, zum Freilegen der Flanken der Halbleiterinseln eine Maske mit streifenförmigen Öffnun­ gen zu verwenden. Die streifenförmigen Öffnungen verlaufen jeweils quer zu den Zeilen und überdecken jeweils eine Flanke der Halbleiterinseln. Durch zu dem Halbleitermaterial selek­ tives Ätzen der Isolationsstruktur wird zwischen der Halblei­ terinsel und der benachbarten Isolationsstruktur jeweils ein Wortleitungsgraben gebildet, in dem Wortleitungen gebildet werden, die die Gateelektroden umfassen.

Vorzugsweise werden die Halbleiterinseln in benachbarten Zei­ len versetzt angeordnet, so daß die an einen Wortleitungsgra­ ben angrenzenden Halbleiterinseln abwechselnd an zwei einan­ der gegenüberliegende Flanken des Wortleitungsgraben angren­ zen.

Zur Bildung der Wortleitungen in den Wortleitungsgräben liegt es im Rahmen der Erfindung, die Wortleitungsgräben mit den Wortleitungen jeweils aufzufüllen. In diesem Fall ist jeder Speicherzelle eine Wortleitung zugeordnet, die DRAM-Zel­ lenanordnung ist in Open Bitline Architektur realisiert.

Alternativ können in den Wortleitungsgräben jeweils zwei Wortleitungen in Form von Spacern an den gegenüberliegenden Flanken des Wortleitungsgrabens gebildet werden. In diesem Fall wird in der DRAM-Zellenanordnung eine Folded Bitline Ar­ chitektur realisiert, ohne daß sich die Speicherzellenfläche verändern würde.

Vorzugsweise umfaßt das Halbleitersubstrat mindestens im Be­ reich der Hauptfläche monokristallines Silizium. Der Spei­ cherknoten umfaßt dotiertes Polysilizium. Die Halbleiterinsel wird durch selektive Epitaxie unter Verwendung eines minde­ stens Si₂H₂Cl₂ und Bor, Arsen enthaltenden Prozeßgases im Temperaturbereich zwischen 700°C und 1000°C im Druckbereich zwischen 10 mTorr und 200 mTorr durchgeführt wird.

Im folgenden wird die Erfindung anhand der Figuren und der Ausführungsbeispiele näher erläutert.

Fig. 1 zeigt einen Schnitt durch ein Halbleitersubstrat mit Gräben, mit einer vergrabenen Kondensatorplatte, ei­ nem Kondensatordielektrikum und Speicherknoten in den Gräben.

Fig. 2 zeigt eine Aufsicht auf Fig. 1.

Fig. 3 zeigt einen Schnitt durch das Halbleitersubstrat nach Rückätzen der Speicherknoten und dem Kondensatordie­ lektrikum und nach der Bildung von Spacern an den freigelegten Flanken der Gräben.

Fig. 4 zeigt das Halbleitersubstrat nach der Bildung von Isolationsstrukturen.

Fig. 5 zeigt eine Aufsicht auf Fig. 4. Der in Fig. 4 dar­ gestellte Schnitt durch Fig. 5 ist mit IV-IV be­ zeichnet.

Fig. 6 zeigt einen Schnitt durch das Halbleitersubstrat nach Bildung von zweiten Isolationsstrukturen.

Fig. 7 zeigt eine Aufsicht auf Fig. 6. Der in Fig. 6 dar­ gestellte Schnitt durch Fig. 7 ist mit VI-VI be­ zeichnet.

Fig. 8 zeigt einen Schnitt durch das Halbleitersubstrat nach Freilegen der Oberfläche des Halbleitersubstrats und teilweisem Freilegen der Oberfläche der Speicherkno­ ten.

Fig. 9 zeigt das Substrat nach Bildung von Halbleiterinseln durch selektive Epitaxie.

Fig. 10 zeigt eine Aufsicht auf Fig. 9 nach Bildung einer Wortleitungsmaske. Der in Fig. 9 dargestellte Schnitt durch Fig. 10 ist mit IX-IX bezeichnet.

Fig. 11 zeigt einen Schnitt durch das Halbleitersubstrat nach Ätzung von Wortleitungsgräben und nach Auffüllen der Wortleitungsgräben mit je einer Wortleitung.

Fig. 12 zeigt das Halbleitersubstrat nach Bildung von Bit­ leitungen, die quer zu den Wortleitungen verlaufen.

Fig. 13 und Fig. 14 betreffen eine alternative Herstellung der Wortleitungen.

Fig. 13 zeigt das Halbleitersubstrat nach Ätzung der Wort­ leitungsgräben und Abscheidung einer leitfähigen Schicht, die Wortleitungsgräben nicht auffüllt.

Fig. 14 zeigt das Halbleitersubstrat nach Bildung von je zwei Wortleitungen in jedem Wortleitungsgraben durch eine Spacerätzung der leitfähigen Schicht und nach Bildung von quer zu den Wortleitungen verlaufenden Bitleitungen.

Fig. 15 zeigt den in Fig. 14 mit XV-XV bezeichneten Schnitt.

In einem Halbleitersubstrat 1, das mindestens im Bereich ei­ ner Hauptfläche 2 monokristallines Silizium umfaßt, zum Bei­ spiel einer monokristallinen Siliziumscheibe oder einem SOI-Sub­ strat, wird mindestens im Bereich für ein Zellenfeld eine n-Typ-Dotierung erzeugt. Die n-Dotierung wird zum Beispiel in Form einer Wanne realisiert, deren Tiefe und laterale Abmes­ sung so bemessen sind, daß das Zellenfeld in der Wanne reali­ siert wird. Diese Wanne wird zum Beispiel durch maskierte Im­ plantation mit Phosphor bei einer Energie von 1 MeV und einer Konzentration von 5 × 10¹⁹ cm^-3 gebildet. Sie weist eine Tie­ fe von zum Beispiel 10 µm auf.

Auf die Hauptfläche 2 werden ganzflächig eine SiO₂-Schicht 3 und eine Si₃N₄-Schicht 4 aufgebracht. Die SiO₂-Schicht 3 wird in einer Dicke von zum Beispiel 10 nm erzeugt. Die Si₃N₄- Schicht 4 weist eine Dicke von zum Beispiel 150 nm auf. Mit Hilfe photolithographischer Prozeßschritte werden die Si₃N₄-Schicht 4 und die SiO₂-Schicht 3 zur Bildung einer Grabenmas­ ke 5 strukturiert (siehe Fig. 1 und Fig. 2). Unter Verwen­ dung der Grabenmaske 5 als Ätzmaske werden in einem anisotro­ pen Ätzverfahren zum Beispiel mit HBr, NF₃, He, O₂ Gräben 6 geätzt. Die Gräben 6 weisen eine Tiefe von zum Beispiel 8 µm auf. Der Querschnitt der Gräben 6 ist zum Beispiel quadra­ tisch mit einer Kantenlänge von einer minimalen Strukturgröße F zum Beispiel 0,18 µm. Die Gräben 6 sind in Zeilen und Spal­ ten angeordnet, wobei der Abstand zwischen benachbarten Grä­ ben 6 eine minimale Strukturgröße F zum Beispiel 0,18 µm be­ trägt.

Die Gräben 6 werden mit einer Dotierstoffquelle, zum Beispiel dotiertem Glas oder dotiertem Polysilizium aufgefüllt. Die Dotierstoffquelle wird zurückgeätzt, bis die Gräben nur bis zu einer Höhe von 2 µm mit der Dotierstoffquelle gefüllt sind. In einem Temperschritt wird der Dotierstoff ausgetrie­ ben, wobei den Gräben benachbarte dotierte Gebiete gebildet werden, die aneinandergrenzen und eine zusammenhängende, ver­ grabene Kondensatorplatte 7 bilden. Die vergrabene Kondensa­ torplatte 7 ist zum Beispiel n-dotiert und weist eine Dotier­ stoffkonzentration von zum Beispiel 5 × 10¹⁹ cm^-3 auf. An­ schließend wird die Dotierstoffquelle wieder entfernt.

Die Oberfläche der Gräben 6 wird mit einem Kondensatordielek­ trikum 8 versehen. Dieses erfolgt zum Beispiel durch thermi­ sche Oxidation oder durch Bildung einer Dreifachschicht aus SiO₂, Si₃N₄, SiO₂. Wird das Kondensatordielektrikum 8 aus SiO₂ gebildet, so weist es eine Dicke von zum Beispiel 5 nm auf.

Anschließend werden die Gräben 6 zur Bildung von Speicherkno­ ten mit ersten dotierten Polysiliziumfüllungen 9 aus in situ dotiertem Polysilizium aufgefüllt. Die ersten dotierten Poly­ siliziumfüllungen 9 werden. Aus As-dotiertem Polysilizium ge­ bildet, in dem eine Dotierstoffkonzentration von zum Beispiel 5 × 10¹⁹ cm^-3 eingestellt wird. Anschließend wird die Ober­ fläche durch chemisch-mechanisches Polieren planarisiert, bis auf der Oberfläche der Grabenmaske 5 angeordnete Teile des Polsiliziums entfernt sind.

Mit Hilfe eines zu Si₃N₄ und SiO₂ selektiven Ätzverfahrens zum Beispiel mit HBr, Cl₂, He werden die ersten dotierten Po­ lysiliziumfüllungen 9 anschließend um zum Beispiel 1,2 µm un­ ter die Hauptfläche 2 zurückgeätzt. Durch Abscheiden einer SiO₂-Schicht in einem TEOS-Verfahren in einer Schichtdicke von 35 nm und anschließendes anisotropes Rückätzen der SiO₂-Schicht werden im oberen Bereich der Gräben 6 an den freilie­ genden Flanken SiO₂-Spacer 10 gebildet (siehe Fig. 3).

Der zwischen den SiO₂-Spacern 10 verbliebene Raum wird an­ schließend mit einer zweiten dotierten Polysiliziumfüllung 11 aufgefüllt. Die zweiten dotierten Polysiliziumfüllungen 11 werden durch in situ dotierte Abscheidung von Polysilizium und anschließendes Planarisieren der Struktur mit Hilfe zum Beispiel von chemisch mechanischem Polieren gebildet. In den zweiten dotierten Polysiliziumfüllungen 11 wird eine Dotier­ stoffkonzentration von 10¹⁹ bis 10²¹ cm^-3 eingestellt. In der fertigen Anordnung wirken die erste dotierte Polysiliziumfül­ lung 9 und die zweite dotierte Polysiliziumfüllung 11 gemein­ sam als Speicherknoten.

Anschließend wird eine erste Isolationsstruktur 12 gebildet. Die erste Isolationsstruktur 12 wird als zusammenhängendes Gebiet gebildet (siehe Fig. 4 und Fig. 5. In Fig. 5 ist der in Fig. 4 dargestellte Schnitt mit IV-IV bezeichnet. Die von der ersten Isolationsstruktur 11 verdeckten Konturen der Gräben 6 sind in Fig. 5 als gestrichelte Linie eingezeich­ net). Dabei ist die erste Isolationsstruktur 12 jeweils zwi­ schen entlang einer Zeile benachbarten Grabenpaaren angeord­ net. Ferner ist die erste Isolationsstruktur 12 zwischen be­ nachbarten Zeilen angeordnet. Die Grabenpaare entlang benach­ barten Zeilen sind jeweils versetzt angeordnet (siehe Fig. 5).

Zur Bildung der ersten Isolationsstruktur 12 wird mit Hilfe photolithographischer Prozeßschritte und durch anisotropes Ätzen zunächst ein Graben geätzt, dessen Form der Form der ersten Isolationsstruktur 12 entspricht und der eine Tiefe von zum Beispiel 0,5 µm aufweist. Anschließend wird der Gra­ ben durch Abscheidung einer SiO₂-Schicht in einem TEOS-Ver­ fahren aufgefüllt. Die Struktur wird mit Hilfe photolitho­ graphischer Prozeßschritte und durch chemisch-mechanisches Polieren planarisiert, so daß die Oberfläche der zweiten do­ tierten Polysiliziumfüllung 11 und der Grabenmaske 5 außer­ halb der ersten Isolationsstruktur 12 freigelegt wird. Zur Bildung der ersten Isolationsstruktur 12 ist zum Beispiel ein standardmäßiger Shallow-Trench-Isolationsprozeß geeignet.

Durch ganzflächiges Abscheiden einer SiO₂-Schicht in einem TEOS-Verfahren mit einer Schichtdicke von 400 nm und an­ schließendes Strukturieren mit Hilfe photolithographischer Prozeßschritte und durch anisotropes Trockenätzen zum Bei­ spiel mit CHF₃, CF₄, Ar wird eine zweite Isolationsstruktur 13 gebildet. Die zweite Isolationsstruktur 13 bedeckt die er­ ste Isolationsstruktur 12 vollständig. Zwischen benachbarten Grabenpaaren entlang einer Zeile überragt die zweite Isolati­ onsstruktur 13 die erste Isolationsstruktur 12 seitlich (siehe Fig. 6 und Fig. 7. In Fig. 7 ist der in Fig. 6 dargestellte Schnitt mit VI-VI bezeichnet). Die von der zwei­ ten Isolationsstruktur 13 verdeckten Konturen der Löcher 6 und der ersten Isolationsstruktur 12 sind in Fig. 7 als ge­ strichelte Linien dargestellt.

Unter Verwendung der zweiten Isolationsstruktur 13 als Ätz­ maske wird in einem Ätzprozeß, der Polysilizium selektiv zu SiO₂ und Si₃N₄ angreift die zweite dotierte Polysiliziumfül­ lung 11 geätzt. Sie wird um 250 nm zurückgeätzt. Anschließend wird in einem trockenen Ätzprozeß zum Beispiel mit SF₆, O₂ die Si₃N₄-Schicht 4 entfernt. Durch naßchemisches Ätzen zum Beispiel mit heißer Phosphorsäure wird die SiO₂-Schicht 3 entfernt (siehe Fig. 8). Dadurch wird die Oberfläche des Substrats 1 zwischen den Gräben der Grabenpaare freigelegt.

Auf der freiliegenden Oberfläche des Substrats 1 wird an­ schließend durch selektive Epitaxie jeweils eine Halbleite­ rinsel 14 gebildet. Die Halbleiterinsel 14 umfaßt einen Ka­ nalbereich 14a und einen darüber angeordneten Source/Drain- Bereich 14b. Zwischen dem Kanalbereich 14a und der Oberfläche der zweiten dotierten Polysiliziumfüllung 11 entsteht ein po­ lykristalliner Bereich 14c (siehe Fig. 9).

Die selektive Epitaxie wird unter Verwendung der Prozeßgase SiH₂Cl₂ und AsH₃, B₂H₆ im Temperaturbereich zwischen 700°C und 950°C und im Druckbereich zwischen 10 mTorr und 200 mTorr. Zunächst wird dem Prozeßgas Bor als Dotierstoff zuge­ geben. Bei der selektiven Epitaxie wächst der Kanalbereich 14a ausgehend von der freigelegten Oberfläche des Substrats 1 monokristallin auf. Gleichzeitig wächst der polykristalline Bereich 14c auf der freiliegenden Oberfläche der zweiten Po­ lysiliziumfüllung 11 auf. Da die Oberfläche der zweiten do­ tierten Polysiliziumfüllung 11 durch das Zurückätzen um 250 nm unterhalb der Oberfläche des Substrats 1 angeordnet ist, wächst der monokristalline Kanalbereich 14a seitlich über den polykristallinen Bereich 14c hinaus. Vorzugsweise wird die Tiefe der Rückätzung der zweiten Polysiliziumfüllung 11 so eingestellt, daß der Kanalbereich 14a seitlich zumindest auf die obere Kante des von der zweiten Isolationsstruktur 13 überdeckten Teils der zweiten Polysiliziumfüllung 11 trifft.

In einem zweiten Schritt wird dem Prozeßgas als Dotierstoff As, P zugegeben. Die selektive Epitaxie wird fortgesetzt, wo­ bei auf der Oberfläche des Kanalbereichs 14a der Sour­ ce/Drain-Bereich 14b aufwächst.

Der Kanalbereich 14a sowie der Source/Drain-Bereich 14b wer­ den bei der selektiven Epitaxie in situ dotiert. Dabei wird die Dotierstoffkonzentration im Kanalbereich 14a auf 10¹⁷ bis 10¹⁸ cm^-3 und im Source/Drain-Bereich 14b auf 10¹⁹ bis 10²¹ cm^-3 eingestellt. Der Kanalbereich 14a wird in einer Dicke von zum Beispiel 200 nm, der Source/Drain-Bereich 14b in ei­ ner Dicke von ebenfalls 200 nm, jeweils in der Mitte der Halbleiterinsel 14, gebildet.

Da die Halbleiterinseln 14 auf der freigelegten Oberfläche von Halbleitermaterial selektiv aufwachsen, ist die Anordnung der Halbleiterinseln 14 durch die Anordnung der ersten Isola­ tionsstrukturen 12 und zweiten Isolationsstruktur 13 vorgege­ ben. Entlang benachbarten Zeilen angeordnete Halbleiterinseln 14 sind daher versetzt gegeneinander angeordnet (siehe Fig. 7 und Fig. 10).

Anschließend wird eine Wortleitungsmaske 15 erzeugt, die streifenförmige Öffnungen 15a aufweist (siehe Fig. 10). Die streifenförmigen Öffnungen 15a sind parallel zueinander ange­ ordnet und verlaufen senkrecht zu den Zeilen. Die Öffnungen 15a sind so angeordnet, daß sie in jeder Zeile eine Flanke einer der Halbleiterinseln 14 überlappen. Da die Halblei­ terinseln 14 von benachbarten Zeilen zueinander versetzt an­ geordnet sind, grenzen die Halbleiterinseln in benachbarten Zeilen jeweils an gegenüberliegende Flanken ein und derselben Öffnung 15a.

Durch anisotropes Ätzen zum Beispiel mit CHF₃, CF₄, Ar werden die zweite Isolationsstruktur 13 und die erste Isolati­ onsstruktur 12 strukturiert. Dabei entstehen Wortleitungsgrä­ ben 16, die jeweils zwischen den Halbleiterinseln 14 und den benachbarten Isolationsstrukturen 12, 13 angeordnet sind (siehe Fig. 11). Die Strukturierung der ersten Isolati­ onsstruktur 12 und der zweiten Isolationsstruktur 13 erfolgt selektiv zu Silizium. Die Ätzung wird solange fortgesetzt, bis die Flanken der Halbleiterinseln 14 und die Oberfläche der zweiten Polysiliziumfüllung 11 im Bereich der Halbleite­ rinsel 14 freigelegt wird. Die Ätzung wird zum Beispiel bis in eine Tiefe von 100 nm unter die Hauptfläche 2 durchge­ führt. Anschließend wird mindestens die Oberfläche des Kanal­ bereichs 14a mit einem Gatedielektrikum 17 versehen. Das Ga­ tedielektrikum 17 wird zum Beispiel durch thermische Oxidati­ on an den freiliegenden Siliziumoberflächen erzeugt (siehe Fig. 11). Das Gatedielektrikum 17 wird in einer Dicke von zum Beispiel 5 bis 10 nm gebildet.

Anschließend wird durch ganzflächige, in situ dotierte Ab­ scheidung von Polysilizium eine dotierte Polysiliziumschicht abgeschieden, die die Wortleitungsgräben 16 auffüllt. Durch anisotropes Trockenätzen mit zum Beispiel HBr, Cl₂, Hl werden diejenige Anteile der dotierten Polysiliziumschicht, die nur außerhalb der Wortleitungsgräben 16 angeordnet sind, ent­ fernt. Dabei werden in den Wortleitungsgräben 16 Wortleitun­ gen 18 gebildet.

Anschließend wird ganz flächig eine Zwischenoxidschicht 19 aus zum Beispiel Borphosphorsilikatglas in einer Schichtdicke von zum Beispiel 0,5 bis 1,0 µm abgeschieden. In der Zwi­ schenoxidschicht 19 werden Kontaktlöcher geöffnet, die je­ weils auf dem Source/Drain-Bereich 14b der Halbleiterinseln 14 reichen. Durch Abscheidung und Strukturierung einer leit­ fähigen Schicht zum Beispiel aus Wolfram werden in den Kon­ taktlöchern Bitleitungskontakte 20 und an der Oberfläche der Zwischenoxidschicht Bitleitungen 21 gebildet. Die Bitleitun­ gen 21 verlaufen quer zu den Wortleitungen 18 (siehe Fig. 12).

Die sich ergebende Speicherzellenanordnung weist eine Open Bitline Architektur auf. Die vergrabene Kondensatorplatte 7, das Kondensatordielektrikum 8 sowie die erste dotierte Poly­ siliziumfüllung 9 und die zweite dotierte Polysiliziumfüllung 11, die gemeinsam als Speicherknoten wirken, bilden einen Speicherkondensator. Die zweite dotierte Polysiliziumfüllung 11, der Kanalbereich 14a, der Source/Drainbereich 14b, das Gatedielektrikum 17 und die zugehörige Wortleitung 18 bilden einen Auswahltransistor.

In einem anderen Ausführungsbeispiel wird nach der Bildung der Wortleitungsgräben 16 und des Gatedielektrikums 17 eine in situ dotierte Polysiliziumschicht 27 abgeschieden, deren Dicke geringer ist als die halbe Weite der Wortleitungsgräben 16, so daß die Wortleitungsgräben 16 von der dotierten Poly­ siliziumschicht 27 nicht aufgefüllt werden. Die dotierte Po­ lysiliziumschicht 27 wird in einer Schichtdicke von zum Bei­ spiel 50 nm abgeschieden (siehe Fig. 13). Die dotierte Poly­ siliziumschicht 27 wird zum Beispiel As-dotiert mit einer Do­ tierstoffkonzentration von 10²⁰ bis 10²¹ cm^-3.

Durch anisotropes Ätzen zum Beispiel mit HBr, Cl₂, He selek­ tiv zu SiO₂ werden aus der dotierten Polysiliziumschicht 27 an gegenüberliegenden Flanken der Wortleitungsgräben 16 ange­ ordnete spacerförmige Wortleitungen 28 gebildet.

Anschließend wird die Speicherzellenanordnung durch Bildung der Zwischenoxidschicht 19, der Bitleitungskontakte 20 sowie der Bitleitungen 21 analog wie im ersten Ausführungsbeispiel fertiggestellt.

In diesem Ausführungsbeispiel verlaufen in jedem Wortlei­ tungsgraben 16 zwei Wortleitungen 28 (siehe Fig. 15). Über die Fläche jeder Speicherzelle verlaufen in diesem Ausfüh­ rungsbeispiel eine Bitleitung 21, und zwei Wortleitungen 28, von denen eine für die betreffende Speicherzelle inaktiv ist. Die Speicherzellenanordnung weist eine Folded Bitline Archi­ tektur auf.

Die vergrabene Kondensatorplatte 7, das Kondensatordielektri­ kum 8 sowie die erste dotierte Polysiliziumfüllung 9 und die zweite dotierte Polysiliziumfüllung 11, die gemeinsam als Speicherknoten wirken, bilden einen Speicherkondensator. Die zweite dotierte Polysiliziumfüllung 11, der Kanalbereich 14a, der Source/Drainbereich 14b, das Gatedielektrikum 17 und die an das Gatedielektrikum angrenzende Wortleitung 28 bilden ei­ nen Auswahltransistor.

Claims (11)

1. DRAM-Zellenanordnung,

• - bei der in einem Halbleitersubstrat (1) im Bereich einer Hauptfläche (2) eine Vielzahl Speicherzellen vorgesehen sind, die jeweils einen Speicherkondensator und einen Aus­ wahltransistor umfassen,
• - bei der die Auswahltransistoren oberhalb der Speicherkon­ densatoren angeordnet sind,
• - bei der in der Hauptfläche (2) in Zeilen und Spalten ange­ ordnete Gräben (6) vorgesehen sind,
• - bei der die Speicherkondensatoren jeweils in einem der Grä­ ben (6) realisiert sind, wobei ein an den Graben (6) an­ grenzendes dotiertes Gebiet (7) im Halbleitersubstrat (1) eine Kondensatorplatte bildet, an der Grabenwand ein Kon­ densatordielektrikum (8) angeordnet ist und im Graben (6) ein Speicherknoten (9, 11) angeordnet ist,
• - bei der jeweils zwei entlang einer Zeile benachbarte Gräben (6) ein Grabenpaar bilden, das an der Hauptfläche (2) von einer Isolationsstruktur (12, 13) umgeben ist,
• - bei der im Bereich der Hauptfläche (2) zwischen den benach­ barten Gräben (6) der Grabenpaare jeweils eine Halbleiter­ insel (14) angeordnet ist,
• - bei der die Halbleiterinseln (14) entlang benachbarten Zei­ len jeweils versetzt zueinander angeordnet sind,
• - bei der die Auswahltransistoren jeweils als vertikale MOS-Tran­ sistoren an einer der Flanken der Halbleiterinseln (14) realisiert sind, wobei Gatedielektrikum (17) und Gateelek­ trode (18) des Auswahltransistors an der Flanke angeordnet sind,
• - bei der der Speicherknoten (9, 11) des Speicherkondensators an die Flanke der Halbleiterinsel (14) angrenzt,
• - bei der die Gateelektrode mit einer Wortleitung (18) und eines der Source/Drain-Gebiete (14b) des Auswahltransistors mit einer Bitleitung (21) verbunden ist,
• - bei der Wortleitungsgräben (16) vorgesehen sind, die quer zu den Zeilen verlaufen und an die jeweils die Flanke der Halbleiterinseln (14) angrenzt,
• - bei der in benachbarten Zeilen angeordnete Halbleiterinseln (14), die an denselben Wortleitungsgraben (16) angrenzen, an einander gegenüberliegenden Flanken des Wortleitungsgra­ bens (16) angrenzen,
• - bei der in den Wortleitungsgräben jeweils zwei Wortleitun­ gen (28) vorgesehen sind, die jeweils an den einander ge­ genüberliegenden Flanken des Wortleitungsgrabens (16) ange­ ordnet sind.

2. Speicherzellenanordnung nach Anspruch 1,

• - bei der das Halbleitersubstrat (1) mindestens im Bereich der Hauptfläche (2) monokristallines Silizium umfaßt,
• - bei der der Speicherknoten (9, 11) dotiertes Polysilizium umfaßt und als Source/Drain-Gebiet des Auswahltransistors wirkt.

3. Speicherzellenanordnung nach Anspruch 1 oder 2, bei der an benachbarten Gräben (6) angrenzende dotierte Ge­ biete aneinandergrenzen und als durchgehende vergrabene Kon­ densatorplatte (7) ausgebildet sind.

4. Verfahren zur Herstellung einer DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 3,

• - bei dem in einer Hauptfläche (2) eines Halbleitersubstrats (1) Gräben (6) erzeugt werden, die in Zeilen und Spalten angeordnet sind,
• - bei dem im unteren Bereich der Gräben (6) dem Graben (6) jeweils benachbart ein dotiertes Gebiet (7) gebildet wird, das als vergrabene Kondensatorplatte wirkt,
• - bei dem an der Grabenwand jeweils ein Kondensatordielektri­ kum (8) gebildet wird,
• - bei dem im Graben (6) jeweils ein Speicherknoten (9, 11) gebildet wird,
• - bei dem Isolationsstrukturen (12, 13) gebildet werden, die jeweils entlang einer Zeile benachbarte Gräben (6) als Gra­ benpaar umgeben,
• - bei dem zwischen den Gräben (6) der Grabenpaare jeweils ei­ ne Halbleiterinsel (14) gebildet wird,
• - bei dem an den Flanken der Halbleiterinseln (14), die den zugehörigen Gräben (6) zugewandt sind, vertikale MOS-Tran­ sistoren gebildet werden, deren eines Source/Drain- Gebiet mit einem der Speicherknoten elektrisch verbunden ist.

5. Verfahren nach Anspruch 4,

• - bei dem zur Bildung der Halbleiterinseln (14) zwischen den Gräben (6) der Grabenpaare die Oberfläche des Halbleiter­ substrats (1) freigelegt wird,
• - bei dem die Oberfläche der in den Gräben (6) angeordneten Speicherknoten (9, 11) mindestens teilweise freigelegt wird,
• - bei dem durch Epitaxie auf der freigelegten Oberfläche des Halbleitersubstrats (1) die Halbleiterinseln gebildet wer­ den,
• - bei dem die den Gräben (6) zugewandten Flanken der Halblei­ terinseln (14) freigelegt werden,
• - bei dem an den Flanken der Halbleiterinseln (14) jeweils ein Gatedielektrikum (17) und eine Gateelektrode (18) ge­ bildet werden,
• - bei dem in den Halbleiterinseln jeweils mindestens ein Ka­ nalbereich (14a) und ein Source/Drain-Bereich (14b) in ver­ tikaler Anordnung gebildet werden.

6. Verfahren nach Anspruch 5, bei dem die Halbleiterinseln (14) durch selektive Epitaxie gebildet werden.

7. Verfahren nach Anspruch 5 oder 6,

• - bei dem nach dem teilweisen Freilegen der Oberfläche des Speicherknotens (9, 11) der Speicherknoten geätzt wird, so daß die freigelegte Oberfläche des Speicherknotens (9, 11) unterhalb der Hauptfläche (2) angeordnet ist,
• - bei dem der Bereich zwischen Speicherknoten (9, 11) und Hauptfläche (2) bei der Epitaxie aufgefüllt wird.

8. Verfahren nach einem der Ansprüche 5 bis 7,

• - bei dem zum Freilegen der Flanken der Halbleiterinseln (14) eine Wortleitungsmaske (15) mit streifenförmigen Öffnungen (15a) gebildet wird, wobei die streifenförmigen Öffnungen (15a) jeweils quer zu den Zeilen verlaufen und jeweils eine Flanke der Halbleiterinseln (14) überdecken,
• - bei dem die Flanken der Halbleiterinseln (14) dadurch frei­ gelegt werden, daß durch zu dem Halbleitermaterial selekti­ ves Ätzen zwischen der Halbleiterinsel (14) und der benach­ barten Isolationsstruktur (12, 13) jeweils ein Wortlei­ tungsgraben (16) gebildet wird,
• - bei dem in den Wortleitungsgräben (16) Wortleitungen (18) gebildet werden, die die Gateelektroden umfassen.

9. Verfahren nach Anspruch 8,

• - bei dem die Halbleiterinseln (14) in benachbarten Zeilen versetzt angeordnet werden,
• - bei dem die an einen der Wortleitungsgräben (16) angrenzen­ den Halbleiterinseln (14) abwechselnd an zwei einander ge­ genüberliegende Flanken des Wortleitungsgrabens angrenzen.

10. Verfahren nach Anspruch 9, bei dem in jedem Wortleitungsgraben (16) zwei Wortleitungen (28) in Form von Spacern an den Flanken des Wortleitungsgra­ bens (16) gebildet werden.

11. Verfahren nach einem der Ansprüche 5 bis 10,

• - bei dem das Halbleitersubstrat (1) mindestens im Bereich der Hauptfläche (2) monokristallines Silizium umfaßt,
• - bei dem der Speicherknoten (9, 11) dotiertes Polysilizium umfaßt,
• - bei dem die Halbleiterinsel (14) durch selektive Epitaxie unter Verwendung eines mindestens SiH₂Cl₂ enthaltenden Pro­ zeßgases im Temperaturbereich zwischen 700°C und 950°C und Druckbereich zwischen 10 mTorr und 200 mTorr durchgeführt wird.