WO1997044826A1 - Dram-zellenanordnung und verfahren zu deren herstellung - Google Patents

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WO1997044826A1
WO1997044826A1 PCT/DE1997/000812 DE9700812W WO9744826A1 WO 1997044826 A1 WO1997044826 A1 WO 1997044826A1 DE 9700812 W DE9700812 W DE 9700812W WO 9744826 A1 WO9744826 A1 WO 9744826A1
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trenches
semiconductor
word line
trench
semiconductor islands
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PCT/DE1997/000812
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Lothar Risch
Franz Hofmann
Wolfgang RÖSNER
Thomas ÄUGLE
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Siemens Aktiengesellschaft
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical

Definitions

  • a single transistor memory cell comprises a readout transistor and a storage capacitor.
  • the information is stored in the storage capacitor in the form of an electrical charge, which represents a logical variable, zero or one.
  • the required area of the single-transistor memory cell must be reduced from generation to generation. Since the reduction in the structure sizes is limited by the minimum structure size F that can be produced in the respective technology, this is also associated with a change in the uni-transistor memory cell.
  • both the read-out interference and the storage capacitor were implemented as planar components. From the 4 Mbit memory generation onwards, a further reduction in area had to be achieved by a three-dimensional arrangement of the read transistor and the storage capacitor.
  • the storage capacitor in a trench (see, for example, K. Yamada et al, A deep trenched capacitor technology for 4Mbit DRAMs, Proc. Intern. Electr. Dev. And Mat. IEDM'85, page 702).
  • the area requirement per memory cell is ⁇ F ⁇ in the case of an open bitline architecture or ⁇ F ⁇ in the case of a folded bitline architecture.
  • an open bitline architecture run in the area of the memory cell an associated bit line and a word line, via which the read transistor is driven.
  • a passive word line runs over the area of the memory cell and is used to drive an adjacent read transistor.
  • the folded bitline architecture is used with a view to improved interference immunity.
  • Each memory cell comprises a storage capacitor implemented in a trench and a planar read transistor which is arranged above the storage capacitor in a recrystallized silicon layer such that the source region of the selection transistor overlaps an electrically conductive contact which is arranged in an asymmetrical extension of the trench.
  • a so-called trench transistor cell has been proposed in connection with the 4Mbit generation (see P. Chatterjee et al, IEDM'86, pages 128 to 131), in which the entire memory cell is arranged in a trench.
  • the lower region of the trench comprises a storage capacitor, in the upper region of the trench the read-out transistor is arranged as a vertical MOS transistor along the surface of the trench.
  • the memory cell can only be implemented in open bitline architecture.
  • Various critical process steps occur during production, such as, for example, the setting of the threshold voltage of the read-out transistors by implantation or the formation of a contact between the storage node and one of the source / drain regions of the read-out transistor.
  • the invention is based on the problem of specifying a DRAM cell order which is used as memory cells Memory memory cells with a vertical transistor and which can be produced with relatively simple process steps despite the higher packing density. Furthermore, a manufacturing method for such a DRAM cell arrangement is to be specified.
  • a multiplicity of memory cells are provided in a semiconductor substrate in the area of a main area, each of which comprises a memory capacitor and a selection transistor.
  • the selection transistor is arranged above the storage capacitor.
  • Trenches arranged in rows and columns are provided in the main surface of the semiconductor substrate.
  • the storage capacitors are each implemented in the lower region of the trenches.
  • a doped region adjacent to the trench forms a capacitor plate in the semiconductor substrate.
  • a capacitor dielectric is arranged on the trench wall.
  • two trenches adjacent to one another form a pair of trenches, which is surrounded on the main surface by an insulation structure.
  • a semiconductor island is arranged in each case between the adjacent trenches of the pairs of trenches in the area of the main area.
  • the selection transistors are each implemented as vertical MOS transistors on one of the edges of the semiconductor device.
  • the gate dielectric and gate electrode are arranged on the flank.
  • the storage node of the storage capacitor adjoins the flank of the semiconductor island.
  • the gate electrode is connected to a word line and one of the source / drain regions of the selection transistor is connected to a bit line.
  • the area requirement per memory cell 4F 2 is because each pair of trenches has two memory cells and thus each trench has a memory contains.
  • the semiconductor islands along adjacent rows are each offset from one another.
  • the arrangement of bit line contacts which are required for connecting the bit lines to the respective source / drain regions of the selection transistors is more relaxed.
  • this arrangement enables a folded bitline architecture.
  • the semiconductor islands are staggered in adjacent rows, it is advantageous to provide word line trenches which run transversely to the rows and to which the flank of the semiconductor islands adjoins in each case. Since the semiconductor islands are arranged in a staggered manner, semiconductor islands arranged in adjacent rows and adjoining the same word line trench adjoin mutually opposite flanks of the word line trench. Preferably, two word lines are provided in the word line trenches, each of which is arranged on the mutually opposite flanks of the word line trench. In this embodiment is a folded
  • Bitline architecture implemented which is advantageous in terms of interference immunity during the readout process.
  • This embodiment can also be produced with an area requirement of 4F 2 per memory cell.
  • the semiconductor substrate preferably comprises monocrystalline silicon at least in the region of the main surface. This can be the case both in the form of a monocrystalline silicon wafer and in the form of the silicon layer of an SOI substrate.
  • the storage node comprises doped polysilicon and in this embodiment acts as the source / drain region of the selection transistor.
  • the doped regions adjacent to the trenches, which form the capacitor plates, are preferably designed as a continuous doped region, which forms a continuous, buried capacitor plate. This buried capacitor plate extends over the entire cell field and is contacted at the edge of the cell field. No contacts to the buried capacitor plate then need to be provided in the cell field.
  • trenches are produced in a main area of a semiconductor substrate, which trenches are arranged in rows and columns.
  • a doped region is formed adjacent to the trench, which acts as a capacitor plate.
  • a storage dielectric and a storage node are formed on the trench wall.
  • Isolation structures are formed which each surround adjacent trenches along a row as a pair of trenches.
  • a semiconductor island is formed between the trenches of the pairs of trenches, vertical MOS transistors are formed on the flanks thereof, which face the associated trenches, one source / drain region of which is electrically connected to one of the storage nodes.
  • the surface of the semiconductor substrate between the trenches of the pairs of trenches is at least partially exposed.
  • the semiconductor islands are formed on the exposed surface of the semiconductor substrate by epitaxial growth of semiconductor material.
  • polycrystalline semiconductor material grows on the exposed surface of the storage node.
  • At least one channel region and one source / drain region are formed in a vertical arrangement in the semiconductor islands by appropriate doping. The doping can be done both in situ by adding the appropriate dopant during epitaxy as well as subsequently by diffusion and / or implantation.
  • a gate dielectric and a gate electrode are formed on these flanks.
  • the semiconductor islands are preferably formed by selective epi taxy.
  • the semiconductor material only grows on semiconductor surfaces, so that no additional steps are required for structuring the semiconductor islands.
  • the semiconductor islands are formed in a self-adjusted manner with respect to the exposed semiconductor surfaces.
  • the storage node After partially exposing the surface of the storage node, it is advantageous to etch the storage node so that the exposed surface of the storage node is arranged below the main surface.
  • the area between the storage node and the main area is filled with semiconductor material during epitaxy.
  • the depth of the etching of the storage node is preferably such that the monocrystalline semiconductor material of the semiconductor island completely overgrows the polycrystalline semiconductor material growing on the exposed surface of the storage node, so that the lateral expansion of the monocrystalline semiconductor material completely fills the area between adjacent insulation structures .
  • a mask with strip-shaped openings to expose the flanks of the semiconductor islands.
  • the strip-shaped openings each run transversely to the rows and each cover one flank of the semiconductor islands.
  • the semiconductor islands are preferably arranged offset in adjacent rows, so that the semiconductor islands adjoining a word line trench alternately adjoin two opposite flanks of the word line trench.
  • word lines in the word line trenches it is within the scope of the invention to fill up the word line trenches with the word lines in each case.
  • a word line is assigned to each memory cell, the DRAM cell arrangement is implemented in the Open Bitline architecture.
  • two word lines in the form of spacers can be formed in the word line trenches on the opposite flanks of the word line trench.
  • a folded bitline architecture is implemented in the DRAM cell arrangement without the memory cell area changing.
  • the semiconductor substrate preferably comprises monocrystalline silicon at least in the region of the main area.
  • the storage node comprises doped polysilicon.
  • the semiconductor island is by selective epitaxy using a minimal sten ⁇ Si2H2Cl2 and boron, arsenic containing process gases in the temperature range between 700 ° C and 1000 ° C in the pressure range between 10 mTorr and 200 mTorr is carried out.
  • FIG. 1 shows a section through a semiconductor substrate with trenches, with a buried capacitor plate, a capacitor dielectric and storage nodes in the
  • FIG. 2 shows a top view of FIG. 1.
  • FIG. 3 shows a section through the semiconductor substrate after etching back the storage nodes and the capacitor dielectric and after the formation of spacers on the exposed flanks of the trenches.
  • FIG. 4 shows the semiconductor substrate after the formation of insulation structures.
  • FIG. 5 shows a plan view of FIG. 4.
  • the section through FIG. 5 shown in FIG. 4 is designated IV-IV.
  • FIG. 6 shows a section through the semiconductor substrate after the formation of second insulation structures.
  • FIG. 7 shows a plan view of FIG. 6.
  • the section through FIG. 7 shown in FIG. 6 is designated VI-VI.
  • FIG. 8 shows a section through the semiconductor substrate after exposing the surface of the semiconductor substrate and partially exposing the surface of the storage node.
  • FIG. 9 shows the substrate after formation of semiconductor islands by selective epitaxy.
  • FIG. 10 shows a plan view of FIG. 9 after the formation of a word line mask.
  • the section through FIG. 10 shown in FIG. 9 is designated IX-IX.
  • FIG. 11 shows a section through the semiconductor substrate after etching of word line trenches and after filling up the word line trenches with one word line each.
  • FIG. 12 shows the semiconductor substrate after the formation of bit lines which run transversely to the word lines.
  • FIG. 13 and FIG. 14 relate to an alternative production of the word lines.
  • FIG. 13 shows the semiconductor substrate after etching the word line trenches and depositing a conductive one
  • FIG. 14 shows the semiconductor substrate after the formation of two word lines in each word line trench by spacer etching of the conductive layer and after the formation of bit lines running transversely to the word lines.
  • FIG. 15 shows the section designated XV-XV in FIG. 14.
  • a "type doping is generated at least in the area for one cell field.
  • the n-doping is performed for example in the form of a trough whose depth and lateral dimensions are dimensioned so that the cell field is realized in the tub.
  • This bath is, for example, plantation by masked Im ⁇ with phosphorus at an energy of 1 MeV and a concentration of 5 x lO ⁇ 1 cm "3 is formed. It has a tie-fe of, for example 10 microns.
  • An SiO 2 layer 3 and an Si3N4 layer 4 are applied over the whole area of the main surface 2.
  • the SiO 2 layer 3 is produced in a thickness of, for example, 10 nm.
  • the Si3N4 layer 4 has a thickness of, for example, 150 nm.
  • the Si3N4 layer 4 and the SiO2 layer 3 are structured to form a trench mask 5 (see FIGS. 1 and 2).
  • trench mask 5 as an etching mask, trenches 6 are etched in an anisotropic etching process, for example using HBr, NF3, He, O2.
  • the trenches 6 have a depth of, for example, 8 ⁇ m.
  • the cross section of the trenches 6 is, for example, square with an edge length of a minimum structure size F, for example 0.18 ⁇ m.
  • the trenches 6 are arranged in rows and columns, the distance between adjacent trenches 6 being a minimum structure size F, for example 0.18 ⁇ m.
  • the trenches 6 are filled with a dopant source, for example doped glass or doped polysilicon.
  • a dopant source for example doped glass or doped polysilicon.
  • the dopant source is etched back until the trenches are filled with the dopant source only to a height of 2 ⁇ m.
  • the dopant is driven out in a tempering step, adjacent doped regions being formed which adjoin one another and form a coherent, buried capacitor plate 7.
  • the buried Kondensa ⁇ gate plate 7 is, for example, n-doped and has a concentration of dopes to, for example 5 x lO ⁇ cm-3.
  • the dopant source is then removed again.
  • the surface of the trenches 6 is provided with a capacitor dielectric 8. This is done, for example, by thermal see oxidation or by forming a triple layer of SiO 2, Si3N4, SiO 2. If the capacitor dielectric 8 is formed from SiO 2, it has a thickness of, for example, 5 nm.
  • the trenches 6 are then filled with first doped polysilicon fillings 9 made of in situ doped polysilicon to form storage nodes.
  • the first doped polysilicon fillings 9 are formed from As-doped polysilicon in which a dopant concentration of, for example, 5 ⁇ 10 ⁇ 9 cm 3 is set.
  • the surface is then planarized by chemical-mechanical polishing, except for parts of the polysilicon arranged on the surface of the trench mask 5 are removed.
  • the first doped polysilicon fillings 9 are then etched back, for example, 1.2 ⁇ m below the main surface 2.
  • SiO 2 spacers 10 are formed in the upper region of the trenches 6 on the exposed flanks (see FIG. 3).
  • the space remaining between the SiO 2 spacers 10 is then filled with a second doped polysilicon filling 11.
  • the second doped polysilicon fillings 11 are formed by in-situ doped deposition of polysilicon and subsequent planarization of the structure with the help of, for example, chemical mechanical polishing.
  • concentration of l ⁇ ! 9 is set to 10 ⁇ 1 cm-3.
  • the first doped polysilicon filling 9 and the second doped polysilicon filling 11 act together as a storage node.
  • a first insulation structure 12 is then formed.
  • the first insulation structure 12 is formed as a coherent area (see FIGS. 4 and 5).
  • the section shown in FIG. 4 is designated IV-IV in FIG. 5 Line drawn).
  • the first insulation structure 12 is in each case arranged between trench pairs adjacent along a row. Furthermore, the first insulation structure 12 is arranged between adjacent lines. The pairs of trenches along adjacent rows are each arranged offset (see FIG. 5).
  • a trench is first etched with the aid of photolithographic process steps and by anisotropic etching, the shape of which corresponds to the shape of the first isolation structure 12 and which has a depth of, for example, 0.5 ⁇ m.
  • the trench is then filled by depositing an SiO 2 layer in a TEOS process.
  • the structure is planarized with the aid of photolithographic process steps and by chemical-mechanical polishing, so that the surface of the second doped polysilicon filling 11 and the trench mask 5 is exposed outside the first insulation structure 12.
  • a standard shallow trench isolation process is suitable for forming the first isolation structure 12.
  • a second insulation structure 13 is formed by depositing a SiO 2 layer over the entire surface in a TEOS process with a layer thickness of 400 nm and subsequent structuring with the aid of photolithographic process steps and by anisotropic dry etching, for example with CHF3, CF4, Ar.
  • the second insulation structure 13 completely covers the first insulation structure 12. Between adjacent pairs of trenches along a line, the second insulation structure 13 laterally projects beyond the first insulation structure 12 (see FIG. 6 and FIG. 7).
  • FIG. 7 shows that in FIG. 6 shown section designated VI-VI). The contours of the holes 6 and the first insulation structure 12 hidden by the second insulation structure 13 are shown in FIG. 7 as dashed lines.
  • the second doped polysilicon filling 11 is etched in an etching process which attacks polysilicon selectively with respect to SiO 2 and Si 3 N 4. It is etched back by 250 nm.
  • the Si3N4 layer 4 is then removed in a dry etching process, for example using SFg, O2.
  • the SiO 2 layer 3 is removed by wet chemical etching, for example with hot phosphoric acid (see FIG. 8). As a result, the surface of the substrate 1 between the trenches of the trench pairs is exposed.
  • a semi-conductor pad 14 is then formed on the exposed surface of the substrate 1 by selective epitaxy.
  • the semiconductor island 14 comprises a channel region 14a and a source / drain region 14b arranged above it.
  • a polycrystalline region 14c is formed between the channel region 14a and the surface of the second doped polysilicon filling 11 (see FIG. 9).
  • the selective epitaxy is carried out using the process gases SiH2Cl2 and ASH3, B2Hg in the temperature range between 700 ° C and 950 ° C and in the pressure range between 10 mTorr and 200 mTorr.
  • boron is added to the process gas as a dopant.
  • the channel region 14a grows monocrystalline starting from the exposed surface of the substrate 1.
  • the polycrystalline region 14c grows on the exposed surface of the second polysilicon filling 11. Since the surface of the second doped polysilicon filling 11 is arranged by etching back 250 nm below the surface of the substrate 1, the monocrystalline channel region 14a grows laterally beyond the polycrystalline region 14c.
  • the depth of the etch-back of the second polysilicon filling 11 is preferably this way adjusted that the channel region 14a laterally meets at least the upper edge of the part of the second polysilicon filling 11 covered by the second insulation structure 13.
  • the channel region 14a and the source / drain region 14b are doped in situ during the selective epitaxy.
  • the dopant concentration in the channel region 14a is set to 10 ⁇ '- '7 to 10 18 cm “ 3 and in the source / drain region 14b to 10 19 to 10 21 cm -3 .
  • the channel region 14a is made to a thickness of, for example, 200 nm, the source / drain region 14b in a thickness of likewise 200 nm, in each case in the middle of the semiconductor island 14.
  • the arrangement of the semiconductor islands 14 is predetermined by the arrangement of the first insulation structures 12 and second insulation structure 13. Semiconductor islands 14 arranged along adjacent lines are therefore offset from one another (see FIG. 7 and FIG. 10).
  • a word line mask 15 is then produced, which has strip-shaped openings 15a (see FIG. 10).
  • the strip-shaped openings 15a are arranged parallel to one another and run perpendicular to the rows.
  • the openings 15a are arranged so that they overlap an edge of one of the semiconductor islands 14 in each row. Since the semiconductor islands 14 are arranged offset from one another from adjacent rows, the semiconductor islands in adjacent rows each border on opposite flanks of one and the same opening 15a.
  • the second insulation structure 13 and the first insulation structure 12 are structured by anisotropic etching, for example using CHF3, CF4, Ar. This results in word line trenches 16 which are each arranged between the semiconductor islands 14 and the adjacent insulation structures 12, 13 (see FIG. 11).
  • the structuring of the first insulation structure 12 and the second insulation structure 13 takes place selectively with respect to silicon.
  • the etching is continued until the flanks of the semiconductor islands 14 and the surface of the second polysilicon filling 11 in the region of the semiconductor die 14 are exposed.
  • the etching is carried out, for example, to a depth of 100 nm below the main surface 2.
  • at least the surface of the channel region 14a is provided with a gate dielectric 17.
  • the gate dielectric 17 is generated, for example, by thermal oxidation on the exposed silicon surfaces (see FIG. 11).
  • the gate dielectric 17 is formed in a thickness of, for example, 5 to 10 nm.
  • a doped polysilicon layer which fills the word line trenches 16 is subsequently deposited by depositing polysilicon over the whole area, in situ doped.
  • Anisotropic dry etching with, for example, HBr, CI2, Hl removes those portions of the doped polysilicon layer which are only arranged outside the word line trenches 16.
  • 16 word lines 18 are formed in the word line trenches.
  • An intermediate oxide layer 19 made of, for example, borophosphosilicate glass is then deposited over the entire surface in a layer thickness of, for example, 0.5 to 1.0 ⁇ m.
  • Contact holes are opened in the intermediate oxide layer 19, each of which extends over the source / drain region 14b of the semiconductor islands 14.
  • bit line contacts 20 are formed in the contact holes and bit lines 21 are formed on the surface of the intermediate oxide layer.
  • the bit lines gen 21 run across the word lines 18 (see Figure 12).
  • the resulting memory cell arrangement has an open bitline architecture.
  • an in situ doped polysilicon layer 27 is deposited, the thickness of which is less than half the width of the word line trenches 16, so that the word line trenches 16 are not filled by the doped polysilicon layer 27 .
  • the doped polysilicon layer 27 is deposited in a layer thickness of, for example, 50 nm (see FIG. 13).
  • the doped polysilicon layer 27 is, for example, As-doped with a dopant concentration of 10 2 ⁇ to 10 2 1 cm -3 .
  • spaced word lines 28 arranged on opposite flanks of the word line trenches 16 are formed from the doped polysilicon layer 27.
  • the memory cell arrangement is then completed by forming the intermediate oxide layer 19, the bit line contacts 20 and the bit lines 21 analogously to the first exemplary embodiment.
  • two word lines 28 run in each word line trench 16 (see FIG. 15).
  • the surface of each memory cell runs Example, a bit line 21, and two word lines 28, one of which is inactive for the memory cell in question.
  • the memory cell arrangement has a folded bitline architecture.
  • the second doped polysilicon filling 11, the channel region 14a, the source / drain region 14b, the gate dielectric 17 and the word line 28 adjoining the gate dielectric form a selection transistor.

Landscapes

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Abstract

Die DRAM-Zellenanordnung weist in einem Halbleitersubstrat (1) integrierte Speicherzellen mit jeweils einem Speicherkondensator (7, 8, 9, 11) und einem oberhalb davon angeordneten vertikalen MOS-Transistor (11, 14a, 14b, 17, 28) auf. Der Speicherkondensator ist in einem Graben (6) angeordnet. Zwischen je zwei Gräben (6), die von einer Isolationsstruktur (12, 13) umgeben sind, ist eine Halbleiterinsel (14) angeordnet, an deren Flanken die vertikalen MOS-Transistoren realisiert sind. Mit Hilfe selbstjustierender Prozeßschritte ist die DRAM-Zellenanordnung sowohl in Open Bitline- als auch in Folded Bitline-Architektur mit einem Platzbedarf pro Speicherzelle von 4F2 (F: minimale in der jeweiligen Technolgie herstellbare Strukturgröße) herstellbar.

Description

Beschreibung
DRAM-Zellenanordnung und Verfahren zu deren Herstellung.
In DRAM-Zellenanordnungen, das heißt Speicherzellenanordnun¬ gen mit dynamischem, wahlfreiem Zugriff, werden fast aus¬ schließlich sogenannte Eintransistor-Speicherzellen einge¬ setzt. Eine Eintransistor-Speicherzelle umfaßt einen Auslese¬ transistor und einen Speicherkondensator. In dem Speicherkon- densator ist die Information in Form einer elektrischen La¬ dung gespeichert, die eine logische Größe, Null oder Eins darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung aus¬ gelesen werden.
Da von Speichergeneration zu Speichergeneration die Speicher¬ dichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Da der Reduktion der Strukturgrδßen durch die minimale in der jeweiligen Technologie herstellbare Strukturgröße F Grenzen gesetzt sind, ist dies auch mit einer Veränderung der Ein¬ transistor-Speicherzelle verbunden.
So wurden bis zur 1MBit-Generation sowohl der Auslesetransi- stör als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4MBit-Speichergeneration mußte eine weite¬ re Flächenreduzierung durch eine dreidimensionale Anordnung von Auslesetransistor und Speicherkondensator erfolgen.
Eine Möglichkeit besteht darin, den Speicherkondensator in einem Graben zu realisieren (siehe zum Beispiel K. Yamada et al, A deep trenched capacitor technology for 4Mbit DRAMs, Proc. Intern. Electr. Dev. and Mat. IEDM'85, Seite 702) . In dieser Form der Speicherzelle beträgt der Flächenbedarf pro Speicherzelle βF^ im Fall einer Open Bitline Architektur bzw. βF^ im Fall einer Folded Bitline Architektur. In einer Open Bitline Architektur verlaufen im Bereich der Speicherzelle eine zugehörige Bitleitung und eine Wortleitung, über die der Auslesetransistor angesteuert wird. In einer Folded Bitline Architektur verlaufen über den Bereich der Speicherzelle ne¬ ben der Bitleitung und der Wortleitung, über die der Auslese- transistor angesteuert wird, zusätzlich eine passive Wortlei¬ tung, die zur Ansteuerung eines benachbarten Auslesetransi¬ stors verwendet wird. Die Folded Bitline Architektur wird im Hinblick auf eine verbesserte Störsicherheit eingesetzt.
Eine weitere Reduzierung des Flächenbedarfs pro Speicherzelle wird durch eine dreidimensionale Eintransistorzellenanordnung erzielt, die in EP 0 317 934 Bl vorgeschlagen wurde. Jede Speicherzelle umfaßt dabei einen in einem Graben realisierten Speicherkondensator und einen planaren Auslesetransistor, der oberhalb des Speicherkondensators in einer rekristallisierten Siliziumschicht so angeordnet ist, daß das Sourcegebiet des Auswahltransistors einen elektrisch leitenden Kontakt über¬ lappt, der in einer asymmetrischen Erweiterung des Grabens angeordnet ist.
Ferner ist in Zusammenhang mit der 4MBit-Generation eine so¬ genannte Trench-Transistorzelle vorgeschlagen worden (siehe P. Chatterjee et al, IEDM'86, Seite 128 bis 131), in der die gesamte Speicherzelle in einem Graben angeordnet ist. Der un- tere Bereich des Grabens umfaßt einen Speicherkondensator, im oberen Bereich des Grabens ist der Auslesetransistor als ver¬ tikaler MOS-Transistor entlang der Oberfläche des Grabens an¬ geordnet. Die Speicherzelle ist nur in Open Bitline Architek¬ tur realisierbar. Bei der Herstellung treten verschiedene kritische Prozeßschritte auf, wie zum Beispiel die Einstel¬ lung der EinsatzSpannung der Auslesetransistoren durch Im¬ plantation oder die Bildung eines Kontaktes zwischen dem Speicherknoten und einem der Source/Drain-Gebiete des Ausle¬ setransistors.
Der Erfindung liegt das Problem zugrunde, eine DRAM- Zellenordnung anzugeben, die als Speicherzellen Eintransi- storsspeicherzellen mit vertikalem Transistor umfaßt und die trotz höherer Packungsdichte mit relativ einfachen Proze߬ schritten herstellbar ist. Ferner soll ein Herstellverfahren für eine solche DRAM-Zellenanordnung angegeben werden.
Dieses Problem wird erfindungsgemäß gelöst durch eine DRAM- Zellenanordnung gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung gemäß Anspruch 6. Weitere Ausgestaltungen der Er¬ findung gehen aus den übrigen Ansprüchen hervor.
In der erfindungsgemäßen DRAM-Zellenanordnung sind in einem Halbleitersubstrat im Bereich einer Hauptfläche eine Vielzahl Speicherzellen vorgesehen, die jeweils einen Speicherkonden¬ sator und einen Auswahltransistor umfassen. Der Auswahltran- sistor ist oberhalb des Speicherkondensators angeordnet.
In der Hauptfläche des Halbleitersubstrats sind in Zeilen und Spalten angeordnete Gräben vorgesehen. Die Speicherkondensa¬ toren sind jeweils im unteren Bereich der Gräben realisiert. Dabei bildet ein an den Graben angrenzendes dotiertes Gebiet im Halbleitersubstrat eine Kondensatorplatte. An der Graben¬ wand ist ein Kondensatordielektrikum angeordnet.
Jeweils zwei entlang einer Zeile benachbarte Gräben bilden ein Grabenpaar, das an der Hauptfläche von einer Isolati¬ onsstruktur umgeben ist. Zwischen den benachbarten Gräben der Grabenpaare ist im Bereich der Hauptfläche jeweils eine Halb¬ leiterinsel angeordnet. Die Auswahltransistoren sind jeweils als vertikale MOS-Transistoren an einer der Flanken der Halb- leiterinsei realisiert. Dabei sind Gatedielektrikum und Ga¬ teelektrode an der Flanke angeordnet. Der Speicherknoten des Speicherkondensators grenzt an die Flanke der Halbleiterinsel an. Die Gateelektrode ist mit einer Wortleitung und eines der Source/Drain-Gebiete des Auswahltransistors mit einer Bitlei- tung verbunden. Werden die Gräben mit einer Weite und einem gegenseitigen Ab¬ stand jeweils entsprechend einer minimalen in der jeweiligen Technologie herstellbaren Strukturgrδße F hergestellt, so be¬ trägt der Flächenbedarf pro Speicherzelle 4F 2, da jedes Gra- benpaar zwei Speicherzellen und somit jeder Graben eine Spei¬ cherzelle enthält.
Die Halbleiterinseln entlang benachbarten Zeilen werden je¬ weils versetzt zueinander angeordnet. Dadurch ist die Anord- nung von Bitleitungskontakten, die zur Verbindung der Bitlei¬ tungen mit den jeweiligen Source/Drain-Gebieten der Auswahl- transistoren erforderlich sind, entspannter. Darüberhinaus ermöglicht diese Anordnung eine Folded Bitline Architektur.
Bei versetzter Anordnung der Halbleiterinseln in benachbarten Zeilen ist es vorteilhaft, Wortleitungsgräben vorzusehen, die quer zu den Zeilen verlaufen und an die jeweils die Flanke der Halbleiterinseln angrenzt. Da die Halbleiterinseln ver¬ setzt angeordnet sind, grenzen in benachbarten Zeilen ange- ordnete Halbleiterinseln, die an denselben Wortleitungsgraben angrenzen, an einander gegenüberliegende Flanken des Wortlei¬ tungsgrabens an. Vorzugsweise sind in den Wortleitungsgräben jeweils zwei Wortleitungen vorgesehen, die jeweils an den einander gegenüberliegenden Flanken des Wortleitungsgrabens angeordnet sind. In dieser Ausführungsform ist eine Folded
Bitline Architektur realisiert, die bezüglich der Störsicher¬ heit beim Auslesevorgang vorteilhaft ist. Auch diese Ausfüh¬ rungsform ist mit einem Flächenbedarf pro Speicherzelle von 4F2 herstellbar.
Vorzugsweise umfaßt das Halbleitersubstrat mindestens im Be¬ reich der Hauptfläche monokristallines Silizium. Dieses kann sowohl in Form einer monokristallinen Siliziumscheibe als auch in Form der Siliziumschicht eines SOI-Substrates der Fall sein. Der Speicherknoten umfaßt dotiertes Polysilizium und wirkt in dieser Ausführungsform als Source/Drain-Gebiet des Auswahltransistors. Vorzugsweise werden die an die Gräben angrenzenden dotierten Gebiete, die die Kondensatorplatten bilden, als durchgehendes dotiertes Gebiet ausgebildet, das eine durchgehende, vergra¬ bene Kondensatorplatte bildet. Diese vergrabene Kondensator¬ platte erstreckt sich über das gesamte Zellenfeld und wird am Rand des Zellenfeldes kontaktiert. Im Zellenfeld brauchen dann keine Kontakte zu der vergrabenen Kondensatorplatte vor¬ gesehen werden.
Zur Herstellung der DRAM-Zellenanordnung werden in einer Hauptfläche eines Halbleitersubstratε Gräben erzeugt, die in Zeilen und Spalten angeordnet sind. Im unteren Bereich der Gräben wird dem Graben jeweils benachbart ein dotiertes Ge- biet gebildet, das als Kondensatorplatte wirkt. An der Gra¬ benwand wird jeweils ein Speicherdielektrikum und ein Spei¬ cherknoten gebildet. Es werden Isolationsstrukturen gebildet, die jeweils entlang einer Zeile benachbarte Gräben als Gra¬ benpaar umgeben. Zwischen den Gräben der Grabenpaare wird je- weils eine Halbleiterinsel gebildet, an deren Flanken, die den zugehörigen Gräben zugewandt sind, vertikale MOS-Transi¬ storen gebildet werden, deren eines Source/Drain-Gebiet mit einem der Speicherknoten elektrisch verbunden ist.
Es liegt im Rahmen der Erfindung, zur Bildung der Halblei¬ terinseln zwischen den Gräben der Grabenpaare die Oberfläche des Halbleitersubstrats freizulegen. Ferner wird die Oberflä¬ che der in den Gräben angeordneten Speieherknoten mindestens teilweise freigelegt. Durch epitaktisches Aufwachsen von Halbleitermaterial werden die Halbleiterinseln auf der frei¬ gelegten Oberfläche des Halbleitersubstrats gebildet. Gleich¬ zeitig wächst auf der freigelegten Oberfläche des Speicher¬ knotens polykristallines Halbleitermaterial auf. In den Halb¬ leiterinseln wird jeweils mindestens ein Kanalbereich und ein Source/Drain-Gebiet in vertikaler Anordnung durch entspre¬ chende Dotierung gebildet. Die Dotierung kann sowohl in situ durch Zugabe entsprechenden Dotierstoffes bei der Epitaxie als auch nachträglich durch Diffusion und/oder Implantation erfolgen. Nach Freilegen der den Gräben zugewandten Flanken der Halbleiterinseln wird an diesen Flanken ein Gatedieelek- trikum und eine Gateelektrode gebildet.
Vorzugsweise werden die Halbleiterinseln durch selektive Epi¬ taxie gebildet. In diesem Fall wächst das Halbleitermaterial nur auf Halbleiteroberflächen auf, so daß zur Strukturierung der Halbleiterinseln keine zusätzlichen Schritte erforderlich sind. Die Halbleiterinseln werden in diesem Fall selbstju¬ stiert in Bezug auf die freigelegten Halbleiteroberflächen gebildet.
Es ist vorteilhaft, nach dem teilweisen Freilegen der Ober- fläche des Speicherknotens den Speicherknoten zu ätzen, so daß die freigelegte Oberfläche des Speicherknotens unterhalb der Hauptfläche angeordnet ist. Der Bereich zwischen dem Speicherknoten und der Hauptfläche wird bei der Epitaxie mit Halbleitermaterial aufgefüllt. Diese Maßnahme hat den Vor- teil, daß bei der Epitaxie das von der freigelegten Oberflä¬ che des Halbleitersubstrates auswachsende monokristalline Halbleitergebiet seitlich in den Bereich der benachbarten Gräben wächst. Auf der freigelegten Oberfläche des Speicher¬ knotens aufwachsendes polykristallines Halbleitermaterial wird dadurch in der Breite begrenzt. Vorzugsweise wird die Tiefe der Ätzung des Speicherknotens so bemessen, daß das monokristalline Halbleitermaterial der Halbleiterinsel das auf der freigelegten Oberfläche des Speicherknotens aufwach¬ sende polykristalline Halbleitermaterial seitlich vollständig überwächst, so daß die laterale Ausdehnung des monokristalli¬ nen Halbleitermaterials den Bereich zwischen benachbarten Isolationsstrukturen vollständig auffüllt.
Das hat den Vorteil, daß zur Freilegung der Flanken der Halb- leiterinsei eine zu dem Halbleitermaterial selektive Ätzung der Isolationsstrukturen erfolgen kann. Auf diese Weise ist die Justierung einer dabei verwendeten Maske unkritisch, so- lange sie die Flanke der Halbleiterinsel überdeckt. Das Frei¬ legen der monokristallinen Flanke der Halbleiterinsel erfolgt selbstjustiert.
Es liegt im Rahmen der Erfindung, zum Freilegen der Flanken der Halbleiterinseln eine Maske mit streifenförmigen Öffnun¬ gen zu verwenden. Die streifenförmigen Öffnungen verlaufen jeweils quer zu den Zeilen und überdecken jeweils eine Flanke der Halbleiterinseln. Durch zu dem Halbleitermaterial selek- tives Ätzen der Isolationsstruktur wird zwischen der Halblei¬ terinsel und der benachbarten Isolationsstruktur jeweils ein Wortleitungsgraben gebildet, in dem Wortleitungen gebildet werden, die die Gateelektroden umfassen.
Vorzugsweise werden die Halbleiterinseln in benachbarten Zei¬ len versetzt angeordnet, so daß die an einen Wortleitungsgra¬ ben angrenzenden Halbleiterinseln abwechselnd an zwei einan¬ der gegenüberliegende Flanken des Wortleitungsgraben angren¬ zen.
Zur Bildung der Wortleitungen in den Wortleitungsgräben liegt es im Rahmen der Erfindung, die Wortleitungsgräben mit den Wortleitungen jeweils aufzufüllen. In diesem Fall ist jeder Speicherzelle eine Wortleitung zugeordnet, die DRAM- Zellenanordnung ist in Open Bitline Architektur realisiert.
Alternativ können in den Wortleitungsgräben jeweils zwei Wortleitungen in Form von Spacern an den gegenüberliegenden Flanken des Wortleitungsgrabens gebildet werden. In diesem Fall wird in der DRAM-Zellenanordnung eine Folded Bitline Ar¬ chitektur realisiert, ohne daß sich die Speicherzellenfläche verändern würde.
Vorzugsweise umfaßt das Halbleitersubstrat mindestens im Be- reich der Hauptfläche monokristallines Silizium. Der Spei¬ cherknoten umfaßt dotiertes Polysilizium. Die Halbleiterinsel wird durch selektive Epitaxie unter Verwendung eines minde- stenε Si2H2Cl2 und Bor, Arsen enthaltenden Prozeßgaseε im Temperaturbereich zwischen 700°C und 1000°C im Druckbereich zwischen 10 mTorr und 200 mTorr durchgeführt wird.
Im folgenden wird die Erfindung anhand der Figuren und der Ausführungsbeispiele näher erläutert.
Figur 1 zeigt einen Schnitt durch ein Halbleitersubstrat mit Gräben, mit einer vergrabenen Kondensatorplatte, ei- nem Kondensatordielektrikum und Speicherknoten in den
Gräben.
Figur 2 zeigt eine Aufsicht auf Figur 1.
Figur 3 zeigt einen Schnitt durch das Halbleitersubstrat nach Rückätzen der Speicherknoten und dem Kondensatordie¬ lektrikum und nach der Bildung von Spacern an den freigelegten Flanken der Gräben.
Figur 4 zeigt das Halbleitersubstrat nach der Bildung von Isolationsstrukturen.
Figur 5 zeigt eine Aufsicht auf Figur 4. Der in Figur 4 dar¬ gestellte Schnitt durch Figur 5 ist mit IV-IV be- zeichnet.
Figur 6 zeigt einen Schnitt durch das Halbleitersubstrat nach Bildung von zweiten Isolationsstrukturen.
Figur 7 zeigt eine Aufsicht auf Figur 6. Der in Figur 6 dar¬ gestellte Schnitt durch Figur 7 ist mit VI-VI be¬ zeichnet.
Figur 8 zeigt einen Schnitt durch das Halbleitersubstrat nach Freilegen der Oberfläche des Halbleitersubstrats und teilweisem Freilegen der Oberfläche der Speicherkno¬ ten. Figur 9 zeigt das Substrat nach Bildung von Halbleiterinseln durch selektive Epitaxie.
Figur 10 zeigt eine Aufsicht auf Figur 9 nach Bildung einer Wortleitungsmaske. Der in Figur 9 dargestellte Schnitt durch Figur 10 ist mit IX-IX bezeichnet.
Figur 11 zeigt einen Schnitt durch das Halbleitersubstrat nach Ätzung von Wortleitungsgräben und nach Auffüllen der Wortleitungsgräben mit je einer Wortleitung.
Figur 12 zeigt das Halbleitersubstrat nach Bildung von Bit¬ leitungen, die quer zu den Wortleitungen verlaufen.
Figur 13 und Figur 14 betreffen eine alternative Herstellung der Wortleitungen.
Figur 13 zeigt das Halbleitersubstrat nach Ätzung der Wort- leitungsgräben und Abscheidung einer leitfähigen
Schicht, die Wortleitungsgräben nicht auffüllt.
Figur 14 zeigt das Halbleitersubstrat nach Bildung von je zwei Wortleitungen in jedem Wortleitungsgräben durch eine Spacerätzung der leitfähigen Schicht und nach Bildung von quer zu den Wortleitungen verlaufenden Bitleitungen.
Figur 15 zeigt den in Figur 14 mit XV-XV bezeichneten Schnitt.
In einem Halbleitersubstrat 1, das mindestens im Bereich ei¬ ner Hauptfläche 2 monokristallines Silizium umfaßt, zum Bei¬ spiel einer monokristallinen Siliziumscheibe oder einem SOI- Substrat, wird mindestens im Bereich für ein Zellenfeld eine "Typ-Dotierung erzeugt. Die n-Dotierung wird zum Beispiel in Form einer Wanne realisiert, deren Tiefe und laterale Abmes- sung so bemessen sind, daß das Zellenfeld in der Wanne reali¬ siert wird. Diese Wanne wird zum Beispiel durch maskierte Im¬ plantation mit Phosphor bei einer Energie von 1 MeV und einer Konzentration von 5 x lO1^ cm"3 gebildet. Sie weist eine Tie- fe von zum Beispiel 10 um auf.
Auf die Hauptfläche 2 werden ganzflächig eine Siθ2~Schicht 3 und eine Si3N4-Schicht 4 aufgebracht. Die Siθ2~Schicht 3 wird in einer Dicke von zum Beispiel 10 nm erzeugt. Die Si3N4~ Schicht 4 weist eine Dicke von zum Beispiel 150 nm auf. Mit Hilfe photolithographischer Prozeßschritte werden die Si3N4~ Schicht 4 und die Siθ2-Schicht 3 zur Bildung einer Grabenmas¬ ke 5 strukturiert (siehe Figur 1 und Figur 2) . Unter Verwen¬ dung der Grabenmaske 5 als Ätzmaske werden in einem anisotro- pen Ätzverfahren zum Beispiel mit HBr, NF3, He, O2 Gräben 6 geätzt. Die Gräben 6 weisen eine Tiefe von zum Beispiel 8 um auf. Der Querschnitt der Gräben 6 ist zum Beispiel quadra¬ tisch mit einer Kantenlänge von einer minimalen Strukturgröße F zum Beispiel 0,18 um. Die Gräben 6 sind in Zeilen und Spal- ten angeordnet, wobei der Abstand zwischen benachbarten Grä¬ ben 6 eine minimale Strukturgröße F zum Beispiel 0,18 um be¬ trägt.
Die Gräben 6 werden mit einer Dotierstoffquelle, zum Beispiel dotiertem Glas oder dotiertem Polysilizium aufgefüllt. Die Dotierstoffquelle wird zurückgeätzt, bis die Gräben nur bis zu einer Höhe von 2 um mit der Dotierstoffquelle gefüllt sind. In einem Temperschritt wird der Dotierstoff ausgetrie¬ ben, wobei den Gräben benachbarte dotierte Gebiete gebildet werden, die aneinandergrenzen und eine zusammenhängende, ver¬ grabene Kondensatorplatte 7 bilden. Die vergrabene Kondensa¬ torplatte 7 ist zum Beispiel n-dotiert und weist eine Dotier¬ stoffkonzentration von zum Beispiel 5 x lO^ cm~3 auf. An¬ schließend wird die Dotierstoffquelle wieder entfernt.
Die Oberfläche der Gräben 6 wird mit einem Kondensatordielek¬ trikum 8 versehen. Dieses erfolgt zum Beispiel durch thermi- sehe Oxidation oder durch Bildung einer Dreifachschicht aus Siθ2, Si3N4, Siθ2 • Wird das Kondensatordielektrikum 8 aus Siθ2 gebildet, so weist es eine Dicke von zum Beispiel 5 nm auf.
Anschließend werden die Gräben 6 zur Bildung von Speicherkno¬ ten mit ersten dotierten Polysiliziumfüllungen 9 aus in situ dotiertem Polysilizium aufgefüllt. Die ersten dotierten Poly¬ siliziumfüllungen 9 werden aus As-dotiertem Polysilizium ge- bildet, in dem eine Dotierstoffkonzentration von zum Beispiel 5 x 10-L9 cm"3 eingestellt wird. Anschließend wird die Ober¬ fläche durch chemisch-mechanisches Polieren planarisiert, bis auf der Oberfläche der Grabenmaske 5 angeordnete Teile des Polsiliziums entfernt sind.
Mit Hilfe eines zu Si3N4 und Siθ2 selektiven Ätzverfahrens zum Beispiel mit HBr, CI2, He werden die ersten dotierten Po¬ lysiliziumfüllungen 9 anschließend um zum Beispiel 1,2 um un¬ ter die Hauptfläche 2 zurückgeätzt. Durch Abscheiden einer Siθ2-Schicht in einem TEOS-Verfahren in einer Schichtdicke von 35 nm und anschließendes anisotropes Rückätzen der Siθ2~ Schicht werden im oberen Bereich der Gräben 6 an den freilie¬ genden Flanken Siθ2~Spacer 10 gebildet (siehe Figur 3) .
Der zwischen den Siθ2-Spacern 10 verbliebene Raum wird an¬ schließend mit einer zweiten dotierten Polysiliziumfüllung 11 aufgefüllt. Die zweiten dotierten Polysiliziumfüllungen 11 werden durch in situ dotierte Abscheidung von Polysilizium und anschließendes Planarisieren der Struktur mit Hilfe zum Beispiel von chemisch mechanischem Polieren gebildet. In den zweiten dotierten Polysiliziumfüllungen 11 wird eine Dotier¬ stoffkonzentration von lθ!9 bis 10^1 cm~3 eingestellt. In der fertigen Anordnung wirken die erste dotierte Polysiliziumfül¬ lung 9 und die zweite dotierte Polysiliziumfüllung 11 gemein- sam als Speicherknoten. Anschließend wird eine erste Isolationsstruktur 12 gebildet. Die erste Isolationsstruktur 12 wird als zusammenhängendes Gebiet gebildet (siehe Figur 4 und Figur 5. In Figur 5 ist der in Figur 4 dargestellte Schnitt mit IV-IV bezeichnet. Die von der ersten Isolationsstruktur 11 verdeckten Konturen der Gräben 6 sind in Figur 5 als gestrichelte Linie eingezeich¬ net) . Dabei ist die erste Isolationsstruktur 12 jeweils zwi¬ schen entlang einer Zeile benachbarten Grabenpaaren angeord¬ net. Ferner ist die erste Isolationsstruktur 12 zwischen be- nachbarten Zeilen angeordnet. Die Grabenpaare entlang benach¬ barten Zeilen sind jeweils versetzt angeordnet (siehe Figur 5) .
Zur Bildung der ersten Isolationsstruktur 12 wird mit Hilfe photolithographischer Prozeßschritte und durch anisotropes Ätzen zunächst ein Graben geätzt, dessen Form der Form der ersten Isolationsstruktur 12 entspricht und der eine Tiefe von zum Beispiel 0,5 um aufweist. Anschließend wird der Gra¬ ben durch Abscheidung einer Siθ2-Schicht in einem TEOS- Verfahren aufgefüllt. Die Struktur wird mit Hilfe photolitho¬ graphischer Prozeßschritte und durch chemisch-mechanisches Polieren planarisiert, so daß die Oberfläche der zweiten do¬ tierten Polysiliziumfüllung 11 und der Grabenmaske 5 außer¬ halb der ersten Isolationsstruktur 12 freigelegt wird. Zur Bildung der ersten Isolationsstruktur 12 ist zum Beispiel ein standardmäßiger Shallow-Trench-Isolationsprozeß geeignet.
Durch ganzflächiges Abscheiden einer Siθ2-Schicht in einem TEOS-Verfahren mit einer Schichtdicke von 400 nm und an- schließendes Strukturieren mit Hilfe photolithographischer Prozeßschritte und durch anisotropes Trockenätzen zum Bei¬ spiel mit CHF3, CF4, Ar wird eine zweite Isolationsstruktur 13 gebildet. Die zweite Isolationsstruktur 13 bedeckt die er¬ ste Isolationsstruktur 12 vollständig. Zwischen benachbarten Grabenpaaren entlang einer Zeile überragt die zweite Isolati¬ onsstruktur 13 die erste Isolationsstruktur 12 seitlich (siehe Figur 6 und Figur 7. In Figur 7 ist der in Figur 6 dargestellte Schnitt mit VI-VI bezeichnet) . Die von der zwei¬ ten Isolationsstruktur 13 verdeckten Konturen der Löcher 6 und der ersten Isolationsstruktur 12 sind in Figur 7 als ge¬ strichelte Linien dargestellt.
Unter Verwendung der zweiten Isolationsstruktur 13 als Ätz¬ maske wird in einem Ätzprozeß, der Polysilizium selektiv zu Siθ2 und Si3N4 angreift die zweite dotierte Polysiliziumfül¬ lung 11 geätzt. Sie wird um 250 nm zurückgeätzt. Anschließend wird in einem trockenen Ätzprozeß zum Beispiel mit SFg, O2 die Si3N4~Schicht 4 entfernt. Durch naßchemisches Ätzen zum Beispiel mit heißer Phosphorsäure wird die Siθ2-Schicht 3 entfernt (siehe Figur 8) . Dadurch wird die Oberfläche des Substrats 1 zwischen den Gräben der Grabenpaare freigelegt.
Auf der freiliegenden Oberfläche des Substrats 1 wird an¬ schließend durch selektive Epitaxie jeweils eine Halbleite¬ rinsel 14 gebildet. Die Halbleiterinsel 14 umfaßt einen Ka¬ nalbereich 14a und einen darüber angeordneten Source/Drain- Bereich 14b. Zwischen dem Kanalbereich 14a und der Oberfläche der zweiten dotierten Polysiliziumfüllung 11 entsteht ein po¬ lykristalliner Bereich 14c (siehe Figur 9) .
Die selektive Epitaxie wird unter Verwendung der Prozeßgase SiH2Cl2 und ASH3, B2Hg im Temperaturbereich zwischen 700°C und 950°C und im Druckbereich zwischen 10 mTorr und 200 mTorr. Zunächst wird dem Prozeßgas Bor als Dotierstoff zuge¬ geben. Bei der selektiven Epitaxie wächst der Kanalbereich 14a ausgehend von der freigelegten Oberfläche des Substrats 1 monokristallin auf. Gleichzeitig wächst der polykristalline Bereich 14c auf der freiliegenden Oberfläche der zweiten Po¬ lysiliziumfüllung 11 auf. Da die Oberfläche der zweiten do¬ tierten Polysiliziumfüllung 11 durch das Zurückätzen um 250 nm unterhalb der Oberfläche des Substrats 1 angeordnet ist, wächst der monokristalline Kanalbereich 14a seitlich über den polykristallinen Bereich 14c hinaus. Vorzugsweise wird die Tiefe der Rückätzung der zweiten Polysiliziumfüllung 11 so eingestellt, daß der Kanalbereich 14a seitlich zumindest auf die obere Kante des von der zweiten Isolationsstruktur 13 überdeckten Teils der zweiten Polysiliziumfüllung 11 trifft.
In einem zweiten Schritt wird dem Prozeßgas als Dotierstoff As, P zugegeben. Die selektive Epitaxie wird fortgesetzt, wo¬ bei auf der Oberfläche des Kanalbereichs 14a der Sour- ce/Drain-Bereich 14b aufwächst.
Der Kanalbereich 14a sowie der Source/Drain-Bereich 14b wer¬ den bei der selektiven Epitaxie in situ dotiert. Dabei wird die Dotierstoffkonzentration im Kanalbereich 14a auf 10-'-'7 bis 1018 cm"3 und im Source/Drain-Bereich 14b auf 1019 bis 1021 cm-3 eingestellt. Der Kanalbereich 14a wird in einer Dicke von zum Beispiel 200 nm, der Source/Drain-Bereich 14b in ei¬ ner Dicke von ebenfalls 200 nm, jeweils in der Mitte der Halbleiterinsel 14, gebildet.
Da die Halbleiterinseln 14 auf der freigelegten Oberfläche von Hälbleitermaterial selektiv aufwachsen, ist die Anordnung der Halbleiterinseln 14 durch die Anordnung der ersten Isola¬ tionsstrukturen 12 und zweiten Isolationsstruktur 13 vorgege¬ ben. Entlang benachbarten Zeilen angeordnete Halbleiterinseln 14 sind daher versetzt gegeneinander angeordnet (siehe Figur 7 und Figur 10) .
Anschließend wird eine Wortleitungsmaske 15 erzeugt, die streifenförmige Öffnungen 15a aufweist (siehe Figur 10) . Die streifenförmigen Öffnungen 15a sind parallel zueinander ange- ordnet und verlaufen senkrecht zu den Zeilen. Die Öffnungen 15a sind so angeordnet, daß sie in jeder Zeile eine Flanke einer der Halbleiterinseln 14 überlappen. Da die Halblei¬ terinseln 14 von benachbarten Zeilen zueinander versetzt an¬ geordnet sind, grenzen die Halbleiterinseln in benachbarten Zeilen jeweils an gegenüberliegende Flanken ein und derselben Öffnung 15a. Durch anisotropes Ätzen zum Beispiel mit CHF3, CF4, Ar werden die zweite Isolationsstruktur 13 und die erste Isolati- onsεtruktur 12 strukturiert. Dabei entstehen Wortleitungsgrä¬ ben 16, die jeweils zwischen den Halbleiterinseln 14 und den benachbarten Isolationsstrukturen 12, 13 angeordnet sind (siehe Figur 11) . Die Strukturierung der ersten Isolati¬ onsstruktur 12 und der zweiten Isolationsstruktur 13 erfolgt selektiv zu Silizium. Die Ätzung wird solange fortgesetzt, bis die Flanken der Halbleiterinseln 14 und die Oberfläche der zweiten Polysiliziumfüllung 11 im Bereich der Halbleite¬ rinsel 14 freigelegt wird. Die Ätzung wird zum Beispiel bis in eine Tiefe von 100 nm unter die Hauptfläche 2 durchge¬ führt. Anschließend wird mindestens die Oberfläche des Kanal¬ bereichs 14a mit einem Gatedielektrikum 17 versehen. Das Ga- tedielektrikum 17 wird zum Beispiel durch thermische Oxidati- on an den freiliegenden Siliziumoberflächen erzeugt (siehe Figur 11) . Das Gatedielektrikum 17 wird in einer Dicke von zum Beispiel 5 bis 10 nm gebildet.
Anschließend wird durch ganzflächige, in situ dotierte Ab¬ scheidung von Polysilizium eine dotierte Polysiliziumschicht abgeschieden, die die Wortleitungsgräben 16 auffüllt. Durch anisotropes Trockenätzen mit zum Beispiel HBr, CI2, Hl werden diejenige Anteile der dotierten Polysiliziumschicht, die nur außerhalb der Wortleitungsgräben 16 angeordnet sind, ent¬ fernt. Dabei werden in den Wortleitungsgräben 16 Wortleitun¬ gen 18 gebildet.
Anschließend wird ganzflächig eine Zwischenoxidschicht 19 aus zum Beispiel Borphosphorsilikatglas in einer Schichtdicke von zum Beispiel 0,5 bis 1,0 um abgeschieden. In der Zwi¬ schenoxidschicht 19 werden Kontaktlöcher geöffnet, die je¬ weils auf dem Source/Drain-Bereich 14b der Halbleiterinseln 14 reichen. Durch Abscheidung und Strukturierung einer leit- fähigen Schicht zum Beispiel aus Wolfram werden in den Kon¬ taktlöchern Bitleitungskontakte 20 und an der Oberfläche der Zwischenoxidschicht Bitleitungen 21 gebildet. Die Bitleitun- gen 21 verlaufen quer zu den Wortleitungen 18 (siehe Figur 12) .
Die sich ergebende Speicherzellenanordnung weist eine Open Bitline Architektur auf. Die vergrabene Kondensatorplatte 7, das Kondensatordielektrikum 8 sowie die erste dotierte Poly¬ siliziumfüllung 9 und die zweite dotierte Polysiliziumfüllung 11, die gemeinsam als Speicherknoten wirken, bilden einen Speicherkondensator. Die zweite dotierte Polysiliziumfüllung 11, der Kanalbereich 14a, der Source/Drainbereich 14b, das Gatedielektrikum 17 und die zugehörige Wortleitung 18 bilden einen Auswahltransistor.
In einem anderen Ausführungsbeispiel wird nach der Bildung der Wortleitungsgräben 16 und des Gatedielektrikums 17 eine in situ dotierte Polysiliziumschicht 27 abgeschieden, deren Dicke geringer ist als die halbe Weite der Wortleitungsgräben 16, so daß die Wortleitungsgräben 16 von der dotierten Poly¬ siliziumschicht 27 nicht aufgefüllt werden. Die dotierte Po- lysiliziumschicht 27 wird in einer Schichtdicke von zum Bei¬ spiel 50 nm abgeschieden (siehe Figur 13) . Die dotierte Poly¬ siliziumschicht 27 wird zum Beispiel As-dotiert mit einer Do- tierstoffkonzentration von 102^ bis 1021 cm-3.
Durch anisotropes Ätzen zum Beispiel mit HBr, Cl2# He selek¬ tiv zu Siθ2 werden aus der dotierten Polysiliziumschicht 27 an gegenüberliegenden Flanken der Wortleitungsgräben 16 ange¬ ordnete spacerförmige Wortleitungen 28 gebildet.
Anschließend wird die Speieherzellenanordnung durch Bildung der Zwischenoxidschicht 19, der Bitleitungskontakte 20 sowie der Bitleitungen 21 analog wie im ersten Ausführungsbeispiel fertiggestellt.
In diesem Ausführungsbeispiel verlaufen in jedem Wortlei¬ tungsgräben 16 zwei Wortleitungen 28 (siehe Figur 15) . Über die Fläche jeder Speicherzelle verlaufen in diesem Ausfüh- rungsbeispiel eine Bitleitung 21, und zwei Wortleitungen 28, von denen eine für die betreffende Speicherzelle inaktiv ist. Die Speicherzellenanordnung weist eine Folded Bitline Archi¬ tektur auf.
Die vergrabene Kondensatorplatte 7, das Kondensatordielektri¬ kum 8 sowie die erste dotierte Polysiliziumfüllung 9 und die zweite dotierte Polysiliziumfüllung 11, die gemeinsam als Speicherknoten wirken, bilden einen Speicherkondensator. Die zweite dotierte Polysiliziumfüllung 11, der Kanalbereich 14a, der Source/Drainbereich 14b, das Gatedielektrikum 17 und die an das Gatedielektrikum angrenzende Wortleitung 28 bilden ei¬ nen Auswahltransistor.

Claims

Patentansprüche
1. DRAM-Zellenanordnung,
- bei der in einem Halbleitersubstrat (1) im Bereich einer Hauptfläche (2) eine Vielzahl Speicherzellen vorgesehen sind, die jeweils einen Speicherkondensator und einen Aus¬ wahltransistor umfassen,
- bei der die Auswahltransistoren oberhalb der Speicherkon¬ densatoren angeordnet sind,
- bei der in der Hauptfläche (2) in Zeilen und Spalten ange¬ ordnete Gräben (6) vorgesehen sind,
- bei der die Speicherkondensatoren jeweils in einem der Grä¬ ben (6) realisiert sind, wobei ein an den Graben (6) an¬ grenzendes dotiertes Gebiet (7) im Halbleitersubstrat (1) eine Kondensatorplatte bildet, an der Grabenwand ein Kon- densatordielektrikum (8) angeordnet ist und im Graben (6) ein Speicherknoten (9, 11) angeordnet ist,
- bei der jeweils zwei entlang einer Zeile benachbarte Gräben (6) ein Grabenpaar bilden, das an der Hauptfläche (2) von einer Isolationsstruktur (12, 13) umgeben ist,
- bei der im Bereich der Hauptfläche (2) zwischen den benach¬ barten Gräben (6) der Grabenpaare jeweils eine Halbleiter¬ insel (14) angeordnet ist,
- bei der die Halbleiterinseln (14) entlang benachbarten Zei¬ len jeweils versetzt zueinander angeordnet sind,
- bei der die Auswahltransistören jeweils als vertikale MOS- Transistoren an einer der Flanken der Halbleiterinseln (14) realisiert sind, wobei Gatedielektrikum (17) und Gateelek- trode (18) des Auswahltransistors an der Flanke angeordnet sind,
- bei der der Speicherknoten (9, 11) des Speicherkondensators an die Flanke der Halbleiterinsel (14) angrenzt,
- bei der die Gateelektrode mit einer Wortleitung (18) und eines der Source/Drain-Gebiete (14b) des Auswahltransistors mit einer Bitleitung (21) verbunden ist.
2. Speicherzellenanordnung nach Anspruch 1,
- bei der Wortleitungsgräben (16) vorgesehen sind, die quer zu den Zeilen verlaufen und an die jeweils die Flanke der Halbleiterinseln (14) angrenzt,
- bei der in benachbarten Zeilen angeordnete Halbleiterinseln (14) , die an denselben Wortleitungsgräben (16) angrenzen, an einander gegenüberliegenden Flanken des Wortleitungsgra- bens (16) angrenzen,
- bei der in den Wortleitungsgräben jeweils zwei Wortleitun¬ gen (28) vorgesehen sind, die jeweils an den einander ge¬ genüberliegenden Flanken des Wortleitungsgrabens (16) ange- ordnet sind.
3. Speieherzellenanordnung nach Anspruch 1 oder 2,
- bei der das Halbleitersubstrat (1) mindestens im Bereich der Hauptfläche (2) monokristallines Silizium umfaßt,
- bei der der Speicherknoten (9, 11) dotiertes Polysilizium umfaßt und als Source/Drain-Gebiet des Auswahlransistors wirkt.
4. Speicherzellenanordnung nach einem der Ansprüche 1 bis 3, bei der an benachbarten Gräben (6) angrenzende dotierte Ge¬ biete aneinandergrenzen und als durchgehende vergrabene Kon¬ densatorplatte (7) bilden.
5. Verfahren zur Herstellung einer DRAM-Zellenanordnung,
- bei dem in einer Hauptfläche (2) eines Halbleitersubstrats (1) Gräben (6) erzeugt werden, die in Zeilen und Spalten angeordnet sind,
- bei dem im unteren Bereich der Gräben (6) dem Graben (6) jeweils benachbart ein dotiertes Gebiet (7) gebildet wird, das als vergrabene Kondensatorplatte wirkt,
- bei dem an der Grabenwand jeweils ein Kondensatordielektri¬ kum (8) gebildet wird,
- bei dem im Graben (6) jeweils ein Speicherknoten (9, 11) gebildet wird,
- bei dem Isolationsstrukturen (12, 13) gebildet werden, die jeweils entlang einer Zeile benachbarte Gräben (6) als Gra¬ benpaar umgeben,
- bei dem zwischen den Gräben (6) der Grabenpaare jeweils ei¬ ne Halbleiterinsel (14) gebildet wird,
- bei dem die Halbleiterinseln (14) in benachbarten Zeilen versetzt angeordnet werden,
- bei dem an den Flanken der Halbleiterinseln (14), die den zugehörigen Gräben (6) zugewandt sind, vertikale MOS- Transistoren gebildet werden, deren eines Source/Drain- Gebiet mit einem der Speicherknoten elektrisch verbunden ist.
6 . Verfahren nach Anspruch 5 , - bei dem zur Bildung der Halbleiterinseln (14) zwischen den Gräben (6) der Grabenpaare die Oberfläche des Halbleiter¬ substrats (1) freigelegt wird,
- bei dem die Oberfläche der in den Gräben (6) angeordneten Speicherknoten (9, 11) mindestens teilweise freigelegt wird,
- bei dem durch Epitaxie auf der freigelegten Oberfläche des Halbleitersubstrats (1) die Halbleiterinseln gebildet wer¬ den,
- bei dem die den Gräben (6) zugewandten Flanken der Halblei- terinseln (14) freigelegt werden,
- bei dem an den Flanken der Halbleiterinseln (14) jeweils ein Gatedielektrikum (17) und eine Gateelektrode (18) ge¬ bildet werden,
- bei dem in den Halbleiterinseln jeweils mindestens ein Ka¬ nalbereich (14a) und ein Source/Drain-Bereich (14b) in ver¬ tikaler Anordnung gebildet werden.
7. Verfahren nach Anspruch 6, bei dem die Halbleiterinseln (14) durch selektive Epitaxie gebildet werden.
8. Verfahren nach Anspruch 6 oder 7,
- bei dem nach dem teilweisen Freilegen der Oberfläche des Speicherknotens (9, 11) der Speicherknoten geätzt wird, so daß die freigelegte Oberfläche des Speicherknotens (9, 11) unterhalb der Hauptfläche (2) angeordnet ist,
- bei dem der Bereich zwischen Speicherknoten (9, 11) und Hauptfläche (2) bei der Epitaxie aufgefüllt wird.
9. Verfahren nach einem der Ansprüche 6 bis 8,
- bei dem zum Freilegen der Flanken der Halbleiterinseln (14) eine Wortleitungsmaske (15) mit streifenförmigen Öffnungen
(15a) gebildet wird, wobei die streifenförmigen Öffnungen (15a) jeweils quer zu den Zeilen verlaufen und jeweils eine Flanke der Halbleiterinseln (14) überdecken,
- bei dem die Flanken der Halbleiterinseln (14) dadurch frei¬ gelegt werden, daß durch zu dem Hälbleitermaterial selekti¬ ves Ätzen zwischen der Halbleiterinsel (14) und der benach¬ barten Isolationsstruktur (12, 13) jeweils ein Wortlei¬ tungsgräben (16) gebildet wird,
- bei dem in den Wortleitungsgräben (16) Wortleitungen (18) gebildet werden, die die Gateelektroden umfassen.
10. Verfahren nach Anspruch 9,
- bei dem die an einen der Wortleitungsgräben (16) angrenzen¬ den Halbleiterinseln (14) abwechselnd an zwei einander ge¬ genüberliegende Flanken des Wortleitungsgrabens angrenzen.
11. Verfahren nach Anspruch 10, bei dem in jedem Wortleitungsgräben (16) zwei Wortleitungen (28) in Form von Spacern an den Flanken des Wortleitungsgra¬ bens (16) gebildet werden.
12. Verfahren nach einem der Ansprüche 6 bis 11,
- bei dem das Halbleitersubstrat (1) mindestens im Bereich der Hauptfläche (2) monokristallines Silizium umfaßt,
- bei dem der Speicherknoten (9, 11) dotiertes Polysilizium umfaßt, bei dem die Halbleiterinsel (14) durch selektive Epitaxie unter Verwendung eines mindestens SiH2Cl2 enthaltenden Pro¬ zeßgases im Temperaturbereich zwischen 700°C und 950°C und Druckbereich zwischen 10 mTorr und 200 mTorr durchgeführt wird.
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