JPH0379073A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置、特にダイナミックＲＡＭの
メモリセルに関する。

（従来の技術） 第４図（ａ）は従来のダイナミック型ＲＡＭ（以下、Ｄ
ＲＡＭと称する）のメモリセルの構成を示すパターン・
１７−面図であり、２点鎖線で示す領域が１セル分であ
る。また、第４図（ｂ）および（Ｃ）はこのパターン平
面図のＡ−Ａ’およびＢ−Ｂ’線に沿う断面図である。

このＤＲＡＭでは、シリコン基板７１上に交差する溝７
２が形成され、溝内にはその内壁表面に基板と逆導電型
の半導体領域７３からなる一方電極が形成され、その表
面上にキャパシタ絶縁膜７４が形成されており、溝内部
全域に多結晶シリコン層７５が埋設されてなる他方電極
が形成されメモリキャパシタを形成している。なお、溝
底部には各セルを分離するために素子分離領域７Ｂが形
成されている。

また、溝７２上部はさらに広い溝７７が形成されており
、これに囲まれた島領域表面には層間絶縁膜７８上のビ
ット線７９と接続されるように基板と逆導電型の半導体
領域８０が形成されている。また、この溝７２上にゲー
ト絶縁膜８１およびゲート８２がメモリセルのワード線
として島領域を取り囲むように形成されている。

このような構造では、ゲート８２はセルの回りを取り囲
んでいるため、ゲート絶縁膜８１を介１７てシリコン基
板７１と対向する静電容量は非常に大きい。

メモリセルのトランジスタは積極的に電流を流す必要は
なく、チャネル領域を反転させてワード線の電位を伝え
るだけでよい。このような構造では形成されるトランジ
スタ部分のサイズも大きくなるので充電電流が大きくな
り、消費電力の増大を招く。また、第４図（ｂ）に示す
ように、隣接するセルのワード線、つまりゲート８２は
溝をはさんで対向するように形成されているので、メモ
リセルの微細化に伴いワード線間の静電容量も無視でき
ない。

（発明が解決しようとする課題） このように従来ではワード線がセルの回りを取り囲んで
いるため、ゲート絶縁膜を介して基板と対向する静電容
量が非常に大きく、また、互いのセルのワード線は溝を
はさんで対向するように形成されているので、メモリセ
ルの微細化に伴いワード線間の静電容量も無視できない
。さらに、形成されるトランジスタ部分のサイズが大き
くなるので充電電流が大きくなり、消費電力の増大を招
くという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、低消費電力で高信頼性の半導体記憶
装置を提供することにある。

［発明の構成］ （課題を解決するための手段） この発明の半導体記憶装置第１導電型の半導体基板と、
前記基板上に交差して形成された溝によりマス目状に分
断された複数のアイランド状領域と、前記アイランド状
領域の側壁に形成された第２導電型の半導体領域からな
る第１の電極と、前記第１の電極表面に形成されたキャ
パシタ絶縁膜と、前記溝内全域に埋設された多結晶半導
体領域からなる第２の電極と、前記溝底部全域に埋設さ
れた素子分離領域と、前記アイランド状領域の一方向配
列間を跨ぎそれぞれ互いのアイランド状領、域の一部上
面を覆う第１導電型の半導体層と、前記第１導電型の半
導体層の側面からアイランド状領域の上面にわたって形
成されたゲート絶縁膜と、前記第１導電型の半導体層の
側面からアイランド状領域の上面にわたって前記第１の
絶縁膜上に選択的に形成された第１の導電体層と、前記
第１導電型の半導体層の上面およびアイランド状領域の
上面に選択的に形成された第２導電型の第１、第２の半
導体領域と、前記第１導電型の半導体層上面の第１の半
導体領域と接続され第１の導電体層と交差して形成され
る第１の導電体層とから構成される。

（作　用） この発明では、アイランド状領域の一方向配列間を跨ぎ
それぞれ互いのアイランド状領域の〜・部上面を覆う第
１導電型の半導体層の一側面を１セル分のワード線とし
、トランジスタサイズの縮小化を図ると共に、対基板容
量および他ワード綜間容量の削減を達成する。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図（ａ）はこの発明に係るダイナミック型ＲＡＭ　
（以下、ＤＲＡＭと称する）のメモリセルの構成を示す
パターン平面図であり、２点鎖線で示す２つの領域がそ
れぞれ１セル分である。図において、Ｐ型半導体基板１
上に示される破線は交差して形成される溝２を表してお
り、これによって後述するアイランド状領域が形成され
ている。

また、３はワード線、４はワード線と交差するビット線
である。すなわち、ビット線４とセルトランジスタのコ
ンタクト部分は２つ分のセルＭＣＩ。

ＭＣ２に跨がって形成されている。

第１図（ｂ）および（Ｃ）はそれぞれ第１図（ａ）のパ
ターン平面図のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面
図である。満２内には内壁表面にＮ型半導体領域１１か
らなる一方電極が形成され、その表面上にキャパシタ絶
縁１１１２が形成されており、溝内部全域に多結晶シリ
コン層１３が埋設されてなる他方電極が形成されメモリ
キャパシタが形成されている。なお、溝底部には各セル
を分離するために素子分離領域１４が形成され、溝上部
には絶縁膜１５が形成されている。一方、溝１でマス目
状に分断される領域はアイランド状領域ＩＢを形成して
おり、このアイランド状領域１５の一方向配列間を跨ぐ
ようにＰ型半導体層１７がそれぞれ互いに隣り合うアイ
ランド状領域１Ｂの一部上面を覆って形成されている。

半導体層１７は第１図（ｃ）に示すように埋め込み絶縁
膜１８により分離されている。この半導体層１７と埋め
込み絶縁膜１８からなる層の両側面はほぼ垂直に形成さ
れており、この側面からアイランド状領域１６の上面に
わたってゲート絶縁１１１９が形成され、さらにこのゲ
ート絶縁膜上に選択的にセルトランジスタのゲート電極
、つまりワード線３が形成されている。そして、ワード
線３をはさむアイランド状領域１Ｂの上面と半導体層１
７の上面にはソースφドレイン領域２０．２１が形成さ
れている。また、半導体層１丁の一部上面を露出させた
層間絶縁膜２２上にはビット線４が２つ分のセルトラン
ジスタと接続されるように形成されている。

このような構成のメモリセルへの書き込みは、まず、ビ
ット線４に与えられた電位が半導体層１７上面のドレイ
ン領域２１に与えられる。そして、セルＭＣＩもしくは
セルＭＣ２のどちらか１本のワード線３の電位が上がる
と、つまり半導体層１７の両側面に形成されたワード線
３のどちらかの電位が上がるとドレイン領域ｚ１の電位
がセルＭＣＩもしくはセルＭＣ２の蓄積ノードであるＮ
型半導体領域１１に伝えられる。これが一方電極となり
、キャパシタ絶縁膜１２を介した多結晶シリコン層１３
の他方電極との間に電荷が蓄積されることにより取り込
んだデータがメモリされる。

このような構成によれば、一つのメモリセルにおけるｆ
伝送ゲート領域、つまりワード線３はセルの回りを取り
囲むことなく半導体層１７の一側面のみに形成されてい
るので、基板と対向する静電容量が小さくなり、トラン
ジスタサイズが縮小されることにより、不必要な充電電
流をなくすることができ、低消費電力となる。さらにワ
ード線間の距離が大きくとれるので微細化にも適し、配
線間容量を小さくできるためＲＣ遅延時間が短縮され、
アクセスタイムが速くなる。

次に、この発明に係るＤＲＡＭのメモリセルの具体的な
製造方法の一例を第２図（ａ）〜（ｊ）を参照して説明
する。まず、第２図（ａ）に示すように、Ｐ型シリコン
基板３０上に熱酸化膜３１、シリコン窒化膜３２、ＣＶ
Ｄ　（化学気相成長）によるシリコン酸化膜３３の積層
膜を形成し、これをマスクとして選択的に異方性エツチ
ングすることにより、基板上を交差するトレンチ（溝）
３４を形成する。これにより、基板３０がマス目状に分
断されて複数のアイランド状領域３５ができる。

次に、第２図（ｂ）に示すように、トレンチ３４の内面
に熱酸化膜３Ｂを形成した後、シリコン窒化膜３７を形
成し、異方性エツチング技術を用いてトレンチ３４の側
壁にのみシリコン窒化膜３７を残す。

次にトレンチ３４底部にＢ＋イオン３８を注入してＰ−
拡散層３９を形成する。

次に、第２図（Ｃ）に示すように、トレンチ３４の底部
を選択的に酸化し、素子分離絶縁膜４０を形成した後、
シリコン酸化膜３８、シリコン窒化膜３１、熱酸化膜３
Ｇをエツチング除去する。

次に、第２図（ｄ）に示すように、トレンチ３４内側面
にＮ−型拡散層４１を形成し、さらにキャパシタ絶縁膜
４２を形成し、Ｎ＋型の多結晶シリコン層４３をトレン
チ内全域に埋め込むように形成する。

次に、第２図（ｅ）に示すように、トレンチ３４上部の
多結晶シリコン層４３をエッチバックして残ったトレン
チ内の多結晶シリコン層４３表面上に熱酸化膜４４を形
成する。

次に、第２図（ｆ）に示すように、シリコン窒化膜３２
および熱酸化膜３１を選択的にエツチング除去して基板
３０の表面を露出させる。

次に、第２図（ｇ）に示すように、基板全体にエピタキ
シャル成長法によりＰ型のシリコン層４５を形成する。

この場合、気相成長からのエピタキシャル成長を用いて
も、多結晶シリコン層を堆積した後アニール処理するこ
とにより基板３０をもとにして固相エピタキシャル成長
させてもよい。この後、図示しないが、シリコン層４５
を図の左右方向のストライブ状に分断する。その溝の側
面はほぼ垂直にエツチングされ、溝内にシリコン酸化膜
を埋め込む。これは、第１図（ｃ）における埋め込み絶
縁膜１８に相当する。

次に、第２図（ｈ）に示すように、シリコン層４５と図
示しない埋め込まれたシリコン酸化膜をストライブ状に
分断する。これにより、アイランド状領域３５の一方向
配列間を跨ぎそれぞれ互いのアイランド状領域の一部上
面を覆う２セル分ずつのシリコン層４５がそれぞれ形成
される（第１図（ａ）参照）。その後、表面にゲート酸
化膜４Ｂを形成し、ワード線材料としての多結晶シリコ
ン層４７を形成する。

次に、第２図（ｉ）に示すように、異方性エツチング技
術により多結晶シリコン層４７を、シリコン層４５と図
示しない埋め込まれたシリコン酸化膜の連続した側面の
みを残してエツチング除去する。

次にＡｓ”イオン４８を注入してアイランド状領域３５
のゲート絶縁膜４６の露出面およびシリコン層４５の上
面にＮ＋型型数散層４９５０を形成する。

次に、第２図（ｊ）に示すように、層間絶縁膜５１を堆
積し、シリコン層４５の一部上面にコンタクトホールを
形成した後、ビット線５２を形成する（第１図（ｂ）参
照）。

第３図はこの発明の応用例の構成を示す断面図であり、
第１図（ａ）におけるＢ−Ｂ’線に沿った断面図を示す
ものである。このＢ−Ｂ’線に沿った断面図においては
、第１図（Ｃ）に示すような埋め込み絶縁膜１８を用い
る代わりにＬＯＣＯ８法による素子分離絶縁膜Ｂｌを形
成したものである。

このような構成にすれば、第１図（ｇ）で述べた、スト
ライブ状に分断する工程がなくなり、容易にシリコン層
４５の素子分離ができる。

［発明の効果］ 以上説明したようにこの発明によれば、低消費電力で高
信頼性の半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図（ａ）はこの発明の一実施例によるメモリセルの
構成を示すパターン平面図、第１図（ｂ）および（Ｃ）
はそれぞれ第１図（ａ）のＡ−Ａ’線およびＢ−Ｂ’線
に沿う断面図、第２図（ａ）〜（ｊ）はこの発明の一実
施例によるメモリセルの具体的な製造方法の一例を順次
示す断面図、第３図はこの発明の応用例の構成を示す断
面図、第４図（ａ）は従来のダイナミック型ＲＡＭのメ
モリセルの構成を示すパターン平面図、第４図（ｂ）お
よび（Ｃ）はそれぞれ第４図（ａ）のＡ−Ａ’線および
Ｂ−Ｂ’線に沿う断面図である。 １・・・Ｐ型半導体基板、２・・・溝、３・・・ワード
線、４・・・ビット線、ｌｌ・・・Ｎ型半導体領域、１
２キヤパシタ絶縁膜、１３・・・多結晶シリコン層、１
４・・・素子分離領域、１５・・・アイランド状領域、
　１Ｂ・・・Ｐ型半導体層、１７・・・埋め込み絶縁膜
、１８・・・ゲート絶縁膜、１９・・・ソース領域、２
０・・・ドレイン領域、２１・・・層間絶縁膜。

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板と、 前記基板上に交差して形成された溝によりマス目状に分
   断された複数のアイランド状領域と、前記アイランド状
   領域の側壁に形成された第２導電型の半導体領域からな
   る第１の電極と、前記第１の電極表面に形成されたキャ
   パシタ絶縁膜と、 前記溝内全域に埋設された多結晶半導体領域からなる第
   ２の電極と、 前記溝底部全域に埋設された素子分離領域と、前記アイ
   ランド状領域の一方向配列間を跨ぎそれぞれ互いのアイ
   ランド状領域の一部上面を覆う第１導電型の半導体層と
   、 前記第１導電型の半導体層の側面からアイランド状領域
   の上面にわたって形成されたゲート絶縁膜と、 前記第１導電型の半導体層の側面からアイランド状領域
   の上面にわたって前記第１の絶縁膜上に選択的に形成さ
   れた第１の導電体層と、 前記第１導電型の半導体層の上面およびアイランド状領
   域の上面に選択的に形成された第２導電型の第１、第２
   の半導体領域と、 前記第１導電型の半導体層上面の第１の半導体領域と接
   続され第１の導電体層と交差して形成される第１の導電
   体層と を具備したことを特徴とする半導体記憶装置。
2. （２）前記素子分離領域は第１導電型の高濃度不純物層
   または素子分離絶縁膜もしくはこれらの組み合わせから
   なる請求項１記載の半導体記憶装置。