KR0140044B1 - 메모리 셀중에 절연 구조를 가지는 반도체 메모리 소자 - Google Patents
메모리 셀중에 절연 구조를 가지는 반도체 메모리 소자Info
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- KR0140044B1 KR0140044B1 KR1019940010618A KR19940010618A KR0140044B1 KR 0140044 B1 KR0140044 B1 KR 0140044B1 KR 1019940010618 A KR1019940010618 A KR 1019940010618A KR 19940010618 A KR19940010618 A KR 19940010618A KR 0140044 B1 KR0140044 B1 KR 0140044B1
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Abstract
하나의 트랜지스터와 하나의 캐패시터 형태의 다수의 메모리 셀을 포함하는 반도체 메모리 소자가 게재된다. 메모리 셀은 제 1방향으로 절연 영역을 파내는 것에 의하여, 그리고 제 1방향에 직각인 제 2방향으로 바이어스 전위가 공급되는 절연 게이트 도체에 의하여 주변 활성 영역으로부터 각각 절연되는 활성 영역에 각각 형성된다. 각각의 트랜치 절연 영역은 반도체 기판에 선택적으로 형성된 트랜치와, 트랜치를 채우는 제 1절연막을 포함하며, 각각의 절연 도체는 워드라인과 동시에 형성되므로, 셀 트랜지스터의 게이트 절연막과 동일한 두께를 가지는 제 2절연막에 의해 기판으로부터 절연된다.
Description
제 1a, 1b 및 1c도는 종래 기술에 따른 메모리 소자의 메모리 셀 어레이 부분의 일부를 도시한 것으로서, 제 1a도는 평면도, 제1b도는 제 1a도에 도시된 선 a-a′을 따라 취한 단면도, 제 1c도는 제 1a도에 도시된 선 b-b′를 따라서 취한 단면도.
제 2a, 2b 및 제 2c도는 본 발명의 실시예에 따른 메모리 소자의 셀 어레이 부분의 일부를 도시한 것으로서, 제 2a도는 평면도, 제 2b도는 제 2a도에 도시된 선 a-a′를 따라 취한 단면도, 제 2c도는 제 2a도에 도시된 선 b-b′를 따라서 취한 단면도.
제 3a, 3b 및 제 3c도는 제 2a도, 제 2b도 및 제 2c도에 도시된 소자에 대한 제조 단계중 한 단계를 도시한 것으로서, 제 3a도는 평면도, 제 3b도는 제 2a도에 도시된 선 a-a′를 따라서 취한 단면도, 제 3c도는 제 3a도에 도시된 선 b-b′를 따라서 취한 단면도.
제 4a, 4b 및 제 4c도는 제조단계들 중 다음 단계를 도시한 것으로서, 제 4a도는 평면도, 제 4b도는 제 4a도에 도시된 선 a-a′를 따라서 취한 단면도, 제 4c도는 제 4a도에 도시된 선 b-b'를 따라 취한 단면도.
제 5a, 5b 및 제 5c도는 제조단계 들 중 다음 단계를 도시한 것으로서, 제 5a도는 평면도, 제 5b도는 제 5a도에 도시된 선 a-a′를 따라 취한 단면도, 제 5c.도는 제 5a도에 도시된 선 b-b'를 따라 취한 단면도.
제 6a, 6b 및 제 6c도는 제조단계 들 중 다음 단계를 도시한 것으로서, 제 6a도는 평면도, 제 6b도는 제 6a도에 도시된 선 a-a′를 따라 취한 단면도, 제 6c도는 제 6a도에 도시된 선 b-b'를 따라서 취한 단면도.
제 7a, 7b, 7c 및 7d도는 본 발명의 또다른 실시예에 따른 메모리 소자의 메모리 셀 어레이 부분의 일부를 도시한 것으로서, 제 7a도는 평면도, 제 7b도는 제 7a도에 도시된 선 a-a′를 따라 취한 단면도, 제 7c도는 제 7a도에 도시된 선 b-b′를 따라서 취한 단면도, 제 7d도는 제 7a도에 도시된 선 c-c′를 따라서 취한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
101:반도체 기판102:절연 게이트 도체
103a:드레인 영역103b:소스 영역
104:워드 라인110:비트라인
107:유전체 막108:셀 플레이트 전극
111:층간 절연막112:트랜치 절연 영역
112-1:트랜치112-2:절연막
114:산화규소막115:질화규소막
발명의 배경
본 발명은 반도체 메모리 소자에 관한 것이고, 보다 상세하게는 하나의 트랜지스터와 하나의 저장 캐패시터로 각각 구성되는 메모리 셀들을 가지는 동적 메모리 소자(dRaM)에 관한 것이다.
dRaM의 메모리 용량에 있어 증가에 따라서, 각 메모리 셀에 할당될 수 있는 영역, 즉 셀 크기는 작게 만들어지도록 요구된다. 그러므로, 상술한 메모리 셀은 작은 셀 크기로 저장 캐패시터의 캐패시턴스 값을 확장할 수 있는 것이 요구된다.
이러한 목적을 위한 하나의 메모리 셀로서, 소위 적층형 메모리 셀이 종래에 공지되어 있으며, 제 1a 내지 제 1c도에 도시되어 있다. 제 1a도는 적층된 메모리 셀의 평면도이며, 제 1b도 및 제 1c도는 제 1a도에 도시된 선 a-a′와 선 b-b′를 각각 따라서 취한 단면도이다. 이 메모리 셀에 있어서, 참조부호 201은 실리콘 기판을 지시하며, 참조부호 204는 셀트랜지스터의 게이트 전극으로서 작용하는 워드 라인을 지시한다.
참조부호 209는 비트라인(210)과 셀 트랜지스터의 하나의 드레인 영역(203a)을 접속하기 위한 비트라인 접촉부를 지시하며, 205는 저장 전극(206)과 소스 영역(203b)을 접속하기위한 캐패시터 접촉부를 지시하며, 207은 유전체막을 지시하며, 208은 셀 플레이트 전극을 지시하며, 211은 산화구소로 만들어진 층간 절연막을 지시한다. 그러므로, 저장 캐패시터는 전극(206,208)들과, 그 사이에 형성되어 워드 라인(204)위에 적층된 유전체 막(207)으로 구성된다. 따라서, 메모리 셀은 작은 셀 크기로 비교적 큰 저장 커패시턴스 값을 나타낸다.
도면에 도시된 바와 같이, 인접한 메모리 셀들 사이의 절연은 소위 선택적인 산화 절연막(202)에 의해 수행된다. 이 절연막(202)은 내산화막으로 기판(201)을 선택적으로 덮고, 마스크로서 내산화막을 사용하는 것에 의하여 기판을 산화시키는 것으로 형성된다. 내산화막으로 덮혀지지 않은 기판(201)의 부분은 산화막으로 덮혀진다. 따라서, 선택적인 산화 절연막(202)이 형성된다. 선택적인 산화 절연막(202)에 의해 둘러사인 각각의 영역은 활성 영역으로 불리어 진다. 즉, 각각의 활성 영역(212)은 선택적인 산화 절연막(202)에 의하여 한정된다.
각 활성 영역(212)은 통상적으로 사각형 형상으로 형성되도록 설계된다. 그러나, 메모리 셀의 최소화에 따라서, 각 활성 영역(212)은 실제적으로 종래 기술에서와 같이 둥근 모서리를 가지는 사각형 형상으로 형성된다. 또한 종래 기술에서 공지된 바와 같이, 선택적으로 산화 절연막(202)은 활성 영역(212)으로 절단하는 소위 새부리 형상 부분을 가진다.
이러한 이유 때문에, 각 활성 영역(212)의 유효 면적은 작게 만들어져서, 캐패시터 접촉부(205)는 선택적인 산화 절연막(202)에 형성되어 절연막(202)과 접촉하게 된다. 저장 캐패시터에 저장된 전하의 누출은 저장된 데이터를 파괴하도록 나타난다.
발명의 요약
그러므로, 본 발명의 목적은 서로로부터 메모리 셀을 절연하기 위한 개선된 절연 구조를 가지는 반도체 메모리 소자를 제공하는데 있다.
본 발명의 또 다른 목적은 작은 크기의 사각형 활성 영역에 각각 형성된 메모리 셀들을 포함하는 반도체 메모리 소자를 제공하는데 있다.
본 발명에 따른 반도체 메모리 소자는, 반도체 기판상에 형성되며 각각의 활성 영역에 형성되는 다수의 메모리 셀들을 가지는 메모리 셀 어레이를 포함하며, 각각의 메모리 셀에는 셀 트랜지스터와 저장 캐패시터가 형성되고, 각각의 활성 영역은 제 1방향으로 절연 영역을 파내는 것에 의하여, 그리고 제 1방향에 대해 직각인 제 2방향으로 바이어스 전위가 공급되는 절연 게이트 도체에 의하여 주변 활성 영역으로부터 절연된다. 각각의 트랜치(trench) 절연 영역은 반도체 기판에 형성된 트랜치와, 트랜치를 채우는 절연물로 구성되며, 각각의 절연 게이트 도체는 워드 라인과 동시에 형성되므로 셀 트랜지스터의 게이트 절연막과 동일한 두께를 가지는 절연막상에서 형성된다.
본 발명의 상기, 그리고 다른 목적, 특징 및 잇점은 첨부된 도면을 참조하여 기술된 다음의 설명으로부터 보다 명백하게 될 것이다.
바람직한 실시예의 상세한 설명
제 2a도 내지 제 2c도를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 메모리 셀어레이 부분의 일부가 도시되어 있다. 도면에서, 참조부호 101은 실리콘으로 만들어진 반도체 기판을 지시하며, 104는 드레인 및 소스 영역(103a,103b)들 사이의 채널 영역을 덮는 게이트 절연막(113)상에 형성된 셀 트랜지스터의 게이트 전극으로서 각각 작용하는 워드라인들을 지시한다. 참조부호 109는 각각의 비트라인(110)을 셀 트랜지스터의 관련된 드레인 영역(103a)에 접속하기 위한 비트 라인 접촉부를 지시하며, 105는 각각의 저장 전극(106)들을 셀 트랜지스터의 관련된 소스 영역(103b)들에 접속하기 위한 캐패시터 접촉부를 지시하며, 107 및 108은 각각 유전체막과 셀 플레이트 전극을 지시하며, 111은 산화 규소로 만들어진 층간 절연막을 지시한다. 그러므로, 저장 캐패시터는 저장 전극(106), 유전체막(107) 및 셀 플레이트 전극(108)으로 구성된다.
여기서 도시된 메모리 셀 어레이 부분은 본 발명에 따라서 추가로 다수의 트랜치 절연 영역(112)들을 가진다.
각각의 트랜치 절연 영역(112)들은 워드 라인(104)에 직각인 방향으로, 즉 인접한 메모리 셀들 사이의 비트 라인(110)들에 평행한 방향으로 연속적으로 형성된다. 각각의 트랜치 절연 영역(112)들은 기판의 일부를 제거하기 위해 형성된 트랜치(112-1)와, 트랜치(112-1)를 채우는 절연막(112-2)으로 구성된다. 그러므로, 동일한 열에 배열된 메모리 셀들은 트랜치 절연 영역(112)에 의하여 인접한 2개의 열에 배열된 것들로부터 절연된다.
또한, 여기에 도시된 메모리 셀 어레이 부분은 본 발명에 따라서 추가로 절연 게이트 도체(102)를 가진다.
각각의 절연 게이트 도체(102)들은 비트 라인(110)에 직각인 방향으로, 즉 인접한 메모리 셀들 사이의 워드 라인(104)들에 평행인 방향으로 연속적으로 형성된다. 더우기, 각각의 절연 게이트 도체(102)는 워드라인(104)과 함께 형성되므로, 게이트 절연막(113)과 동일한 두께를 가지는 절연막상에 형성된다.
도면에 도시되지 않았을지라도, 각각의 절연 게이트 도체(102)에는 바이어스 전압이 공급된다. 셀 트랜지스터가 N-채널인것 일때, 즉 P형 기판(101)이 사용될때, 접지 전압은 각각의 절연 게이트 도체(102)에 적용된다. P-채널의 셀 트랜지스터를 제공하도록 N형 기판을 사용하는 경우에, 양(+)의 전력 전압이 각각의 절연 게이트 도체(102)에 적용된다.
그러므로, 각각의 도체(102)들은 인접한 2개의 영역(103b)을 협응시키는 것에 의하여 소자 구조에 MOS 트랜지스터를 구성하고, 이 MOS 트랜지스터는 인접한 메모리 셀들을 절연시키도록 부도체 상태로 유지된다. 그러므로, 동일한 행에 배열된 메모리 셀들은 인접한 2개의 행에 배열된 것들로부터 절연 게이트에 의해 절연된다.
상기된 바와 같이, 본 발명에 따른 메모리 소자의 메모리 셀 중의 절연은 종래 기술에서 사용된 선택적인 산화 절연막에 의해서가 아니라, 열 또는 비트라인 방향에 있는 트랜치 절연 영역에 의하여, 그리고 행 또는 워드라인 방향에 있는 절연 게이트 도체에 의하여 수행된다. 따라서, 메모리 셀이 형성되는 각 활성 영역은 설계된 형상의 변형없이 미세패턴으로 한정된다.
제 3a 내지 제 6c도는 참조하여, 상기된 바와 같은 메모리 소자의 제조 단계의 형태가 기술된다. 제 3a 내지 제 3c도에 도시된 바와 같이, 실리콘 기판(101)이 준비되어 열산화법에 의해 산화 규소막(114)으로 덮혀진다. 그 후에, 질화 규소막(115)이 화학증착법에 의해 전체 표면위에 증착된다.
그 다음에 산화 규소막(114)과 질화 규소막(115)들은 패턴화되고, 실리콘 기판(101)은 마스크로서 남아있는 막(114,115)들을 사용하는 것에 의하여 선택적으로제거된다. 이러한 것에 의하여, 행방향으로 지나는 트랜치가 형성된다.
제 4a 내지 제 4c도에 도시된 바와 같이, 규소 산화막은 화학 증착법에 의해 각각의 트랜치(112-1)를 채우는 것으로 전체 표면위에 증착되고, 질화 규소막(115)의 표면이 노출될 때까지 에칭 백(etching-back)이 따르게 된다. 그 후에, 질화 규소막(115)과 산화 규소막(114)이 제거된다. 그러므로, 트랜치(112-1)와, 이것을 채우는 산화규소막(112-2)으로 각각 구성되는 트랜치 절연 영역(112)이 형성된다. 필요하다면, 각 트랜치(112-1)가 먼저 얇은 산화막으로 덮혀지고, 그 뒤에 막(112-2)으로 채워진다.
제 5a 내지 제 5c도에 도시된 바와 같이, 게이트 산화막(113)이 기판(101)을 산화시키는 것에 의하여 기판(101)에 형성된다. 불순물로 도핑된 폴리실리콘 층이 전체 표면위에 피착되고, 워드 라인(104)과 절연 게이트 도체(102)를 형성하도록 폴리실리콘층을 선택 에칭하는 것이 따르게 된다.
절연 영역(102), 워드 라인(104) 및 마스크로서 절연 게이트 도체(102)를 사용하는 것에 의하여, 불순물 -이온이 기판(101)안으로 주입되고, 소스 및 드레인 영역(103a,103b)들을 형성하도록 어닐링하는 것이 따르게 된다. 그런다음에 산화 규소로 만들어진 층간 절연막(111)이 전체 표면위에 피착된다.
제 6a도 내지 제 6c도에 도시된 바와 같이, 층간 절연막(111)과 게이트 산화막(113)은 캐패시터 접촉공(105)을 형성하도록 선택적으로 제거된다. 그 후, 영역(103a,103b)들과 동일한 도체 형태를 나타내는 불순물로 도핑된 폴리실리콘 층은 화학증착법에 의하여 전체 표면위에 피착되고, 저장 캐패시터의 저장 전극(106)을 형성하도록 폴리실리콘 층을 선택적으로 에칭하는 것이 따르게 된다. 그런 다음, 유전체 막(107)이 전체 표면 위에 피착된다. 유전체 막(107)으로서, 산화 규소막, 질화 규소막, 이것드의 조합, 또는 산화 탄탈막이 사용될 수 있다. 그런 다음에, 폴리실리콘, 텅스텐 등으로 만들어진 셀 플레이트 전극(108)이 유전체 막(107)상에서 형성된다. 그 후에, 비트 라인 접촉부에 대응하는 유전체막(107)과 셀플레이트 전극(108)의 부분들이 제거된다.
끝으로, 제 2a 내지 제 2c도를 다시 참조하면, 산화 규소막과 같은 층간 절연막이 전체 표면위에 피착되고, 비트라인 접촉공(109)이 드레인 영역(103a)의 각각의 부분들을 형성하도록 제공된다. 이 후, 비트 라인(110)이 형성되고, 그러므로, 제 1도에 도시된 메모리 셀 어레이 부분이 만들어진다.
제 7a도 내지 제 7d도를 참조하면, 추가 설명을 생략하도록 제 2도에 도시된 것과 동일한 구성품이 동일 부호로 지시되는 본 발명의 또 다른 실시예에 따른 메모리 소자의 메모리 셀 어레이 부분의 일부가 도시되어 있다. 이 실시예에서, 참조부호 802와 804로 지시된 바와 같이, 각각의 절연 게이트 도체(802)와 워드 라인(804)은 게이트 절연막(113)에 의하여 기판(101)으로부터 절연되어 기판에 매설된다. 보다 상세하게, 트랜치 절연 영역(112)을 형성한 후에, 트랜치(800)들은 기판(101)과 트랜치 절연 영역(112)을 선택적으로 제거하는 것에 의하여 행의 방향으로 워드 라인 및 절연 게이트 도체를 위해 형성된다. 그런후에, 게이트 산화막(113)이 각각의 트랜치(800)의 표면상에 형성되고, 워드 라인(802)과 절연 게이트 도체(804)가 따르게 된다. 이러한 것에 의하여, 셀 트랜지스터의 채널 영역이 드레인 및 소스 영역(103a.103b)들 사이의 트랜치(800)를 따라서 형성된다. 트랜치(800)가 매우 미세한 패턴으로 형성될 수 있기 때문에, 셀 크기는 제 1도에 도시된 것보다 작게 만들어진다.
본 발명의 상기 실시예에 제한되지 않지만, 본 발명의 범위 및 사상으로부터 벗어남이 없이 변경 및 변형될 수 있다는 것은 자명할 사실이다. 예를 들어, 각각의 도체 형태가 다른 형태로 변화되고, 각각의 절연막 또는 층을 위한 재료가 다른 적절한 것으로 대체될 수도 있다.
Claims (7)
- 반도체 메모리 소자에 있어서,반도체 기판상에 형성되며 각각의 활성 영역에 형성되는 다수의 메모리 셀을 가지는 메모리 셀 어레이를 포함하며, 상기 각각의 메모리 셀에는 셀 트랜지스터와 저장 캐패시터가 형성되고, 상기 각각의 활성 영역은 제 1방향으로 절연 영역을 파내는 것에 의하여, 그리고 제 1방향에 대해 직각인 제 2방향으로의 절연 게이트 도체에 의하여 상기 활성 영역들 중 주변의 활성 영역으로부터 절연되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1도에 있어서,각각의 상기 트랜치 절연 영역은 상기 반도체 기판에 선택적으로 형성된 제 1트랜치와, 상기 제 1트랜치를 채우는 제 1절연막을 포함하며, 각각의 상기 절연 게이트 도체는 바이어스 전압이 공급되고, 상기 셀 트랜지스터의 게이트를 제공하는 워드라인과 동일한 재료로 만들어진 도전성 라인과, 상기 반도체 기판과 상기 도체 사이에 끼워지며 상기 셀 트랜지스터의 게이트 절연막과 동일한 두께를 가지는 제 2절연막을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 2항에 있어서,각각의 상기 활성 영역은 상기 셀 트랜지스터의 소스 및 드레인 영역이 형성되는 평평한 표면 부분을 가지며, 상기 워드 라인과 상기 절연 게이트 도체는 게이트 절연막상에 각각 형성되며, 상기 제 2절연막은 평평한 표면 부분을 덮는 것을 특징으로 하는 반도체 메모리 소자.
- 제 2항에 있어서,각각의 상기 절연 게이트 도체는 상기 반도체 기판에 선택적으로 형성된 제 2트랜치를 추가로 포함하며, 상기 도전성 라인은 상기 제 2절연막에 의하여 상기 반도체 기판으로부터 절연으로 상기 제 2트랜치에 매설되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 4항에 있어서,상기 워드 라인은 상기 반도체 기판에 선택적으로 형성된 제 3트랜치에 매설되고, 상기 게이트 절연막에 의하여 상기 반도체 기판으로부터 절연되며, 상기 제 2 및 제 3트랜치는 서로 동일한 깊이를 가지는 것을 특징으로 하는 반도체 메모리 소자.
- 셀 트랜지스터와 저장 캐패시터로 각각 구성되는 다수의 메모리 셀을 가지는 반도체 메모리 소자에 있어서,반도체 기판과, 상기 반도체 기판의 표면 부분을 다수의 요소 형성 영역으로 분할하도록 서로 평행한 제 1방향으로 상기 반도체 기판에 선택적으로 형성되며, 상기 반도체 기판에 형성된 제 1트랜치 및 상기 제 1트랜치를 채우는 제 1절연막을 포함하는 다수의 트랜치 절연 영역과, 상기 제 2절연막에 의하여 상기 기판으로부터 각각의 상기 트랜치 절연 영역 및 각각의 상기 요소 형성 영역을 교차하도록 상기 제 1방향에 대해 직각인 제 2방향으로 서로 평행하게 형성되며, 각각의 상기 요소 형성 영역을 다수의 활성 영역으로 분할하도록 각각에 바이어스 전위가 적용되는 다수의 도전성 라인과, 상기 셀 트랜지스터의 게이트 전극을 제공하도록 게이트 절연막에 의하여 상기 반도체 기판으로부터 절연으로 상기 관련된 활성 영역과 교차하도록 각각 형성되는 다수의 워드 라인들과, 상기 셀 트랜지터에 대한 상기 활성 영역들 중 관련된 것에 각 쌍이 형성되는 다수쌍의 소스 및 드레인 영역과, 상기 소스 영역들 중에 관련된 것에 연결되도록 각각 형성되는 다수의 저장 캐패시터와, 상기 드레인 영역들 중 관련된 것에 연결되도록 각각 형성되는 다수의 비트 라인을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 6항에 있어서,상기 제 2절연막의 개재로 상기 도전성 라인이 각각 매설되어지는 다수의 제 3트랜치를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 소자.
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