JPH03205868A - Ｍｉｓ型半導体記憶装置 - Google Patents
Ｍｉｓ型半導体記憶装置Info
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- JPH03205868A JPH03205868A JP2001867A JP186790A JPH03205868A JP H03205868 A JPH03205868 A JP H03205868A JP 2001867 A JP2001867 A JP 2001867A JP 186790 A JP186790 A JP 186790A JP H03205868 A JPH03205868 A JP H03205868A
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Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳ型半導体記憶装置に関し、特に↓トラン
ジスタ型メモリ・セルを有するＭＩＳ型半導体記憶装置
に関する。
ジスタ型メモリ・セルを有するＭＩＳ型半導体記憶装置
に関する。
１個のトランジスタとそれに隣接して設けた容量とによ
り構成される１トランジスタ型メモリ・セルを情報単位
としたＭＩＳ型半導体記憶装置が、今日最も広く用いら
れている。
り構成される１トランジスタ型メモリ・セルを情報単位
としたＭＩＳ型半導体記憶装置が、今日最も広く用いら
れている。
ＭＩＳ型半導体記憶装置の高集積化に伴うメモリ・セル
の微細化を実現させる一方法として、容量部に導電層を
絶縁膜を介して二層あるいは多層に積み上げ、電荷蓄積
用のコンデンサとした、いわゆる積層型のメモリ・セル
が用いられている。
の微細化を実現させる一方法として、容量部に導電層を
絶縁膜を介して二層あるいは多層に積み上げ、電荷蓄積
用のコンデンサとした、いわゆる積層型のメモリ・セル
が用いられている。
第４図には従来法による素子断面を示す。セル間分離は
通常の選択酸化を用いて形成された厚いフィールド酸化
膜１１により行われている。
通常の選択酸化を用いて形成された厚いフィールド酸化
膜１１により行われている。
一般的に、正常なメモリ動作を保証するためには、単位
メモリ・セルの電荷蓄積容量としては５０ｆＦ程度が必
要となる。ＩＭビットのＤＲＡＭを例にとると、約２０
μｍ２のメモリ・セル面積の場合、５０ｍＦの容量値を
確保するためには、容量絶縁膜の膜厚は１００人程度の
値が必要となる。
メモリ・セルの電荷蓄積容量としては５０ｆＦ程度が必
要となる。ＩＭビットのＤＲＡＭを例にとると、約２０
μｍ２のメモリ・セル面積の場合、５０ｍＦの容量値を
確保するためには、容量絶縁膜の膜厚は１００人程度の
値が必要となる。
上述した従来の積層型のメモリ・セルを有するＭＩＳ型
半導体装置においては、メモリ・セルの微細化に際し、
コンデンサの面積の減少に伴う記憶セルの容量低下を避
ける目的から、絶縁膜の膜厚を薄くしていた。その結果
、薄膜化に伴うビンホール密度の増加、あるいは、耐圧
の低下などによる信頼性の低下を生ずるという欠点があ
った。
半導体装置においては、メモリ・セルの微細化に際し、
コンデンサの面積の減少に伴う記憶セルの容量低下を避
ける目的から、絶縁膜の膜厚を薄くしていた。その結果
、薄膜化に伴うビンホール密度の増加、あるいは、耐圧
の低下などによる信頼性の低下を生ずるという欠点があ
った。
上述した従来の積層型のメモリ・セルに対し、本発明の
メモリ・セルでは、メモリ・セル部のセに間の電気的分
離を、セル間の基板上に設けたプレート電極の電位を接
地電位、あるいは適当な電位に固定することによって行
うという相違的を有する． 〔課題を解決するための手段〕 本発明のＭＩＳ型半導体記憶装置は、１個の絶縁ゲート
型電界効果トランジスタと基板上に少くとも二層の導電
層を積層することにより形成された容量とによって一つ
のメモリ・セルを構或するＭＩＳ型半導体記憶装置にお
いて、メモリ・セル間の素子間分離領域の半導体基板表
面には基板と同導電型の不純物拡散層が形成され、該拡
散層上の半導体基板上には絶縁膜を介して素子間分離用
のプレート電極が形成され、該プレート電極の電位は一
定の電位に固定され、容量部の電荷蓄積用電極と前記プ
レート電極との間で絶縁膜を介して容量を形成するもの
である。
メモリ・セルでは、メモリ・セル部のセに間の電気的分
離を、セル間の基板上に設けたプレート電極の電位を接
地電位、あるいは適当な電位に固定することによって行
うという相違的を有する． 〔課題を解決するための手段〕 本発明のＭＩＳ型半導体記憶装置は、１個の絶縁ゲート
型電界効果トランジスタと基板上に少くとも二層の導電
層を積層することにより形成された容量とによって一つ
のメモリ・セルを構或するＭＩＳ型半導体記憶装置にお
いて、メモリ・セル間の素子間分離領域の半導体基板表
面には基板と同導電型の不純物拡散層が形成され、該拡
散層上の半導体基板上には絶縁膜を介して素子間分離用
のプレート電極が形成され、該プレート電極の電位は一
定の電位に固定され、容量部の電荷蓄積用電極と前記プ
レート電極との間で絶縁膜を介して容量を形成するもの
である。
次に、本発明について図面を参照して説明する。
第１図は本発明の第ｌの実施例の断面図である。
ｐ型シリコン基板１内に２ビット分のメモリ・セルが形
成されている。基板内にはｎ型拡散層２が形成され、ビ
ット線３及び蓄積電極４と接続されている。セル間の基
板表面にはｐ型拡散層５が形成され、絶縁膜６を介して
プレート電極７が形威されている。プレート電極７の電
位を接地もしくは適当な電位に固定することにより、セ
ル間の漏洩電流を防止することができる。蓄積電極４と
プレート電極７との間及び容量電極９との間には容量絶
縁膜８が形成されており、電荷蓄積用のコンデンサが形
威される。蓄積電極４とビット線３間の電荷のやりとり
はスイッチング用のトランジスタの役割を果たすワード
線１０を介して行われる。
成されている。基板内にはｎ型拡散層２が形成され、ビ
ット線３及び蓄積電極４と接続されている。セル間の基
板表面にはｐ型拡散層５が形成され、絶縁膜６を介して
プレート電極７が形威されている。プレート電極７の電
位を接地もしくは適当な電位に固定することにより、セ
ル間の漏洩電流を防止することができる。蓄積電極４と
プレート電極７との間及び容量電極９との間には容量絶
縁膜８が形成されており、電荷蓄積用のコンデンサが形
威される。蓄積電極４とビット線３間の電荷のやりとり
はスイッチング用のトランジスタの役割を果たすワード
線１０を介して行われる。
次に、第２図を用い本発明の一実施例の製造方法につい
て説明する。
て説明する。
まず第２図（ａ）に示すように、ｐ型シリコン基板１内
に、選択的にｐ型拡散層５を形威する。
に、選択的にｐ型拡散層５を形威する。
拡散層形成法としては、フォトレジストをマスクとして
用いたイオン注入法が適しており、５０〜１ ５ ０
ｋｅＶ程度のボロンをｌＯ１３〜１０１４／ＣＩｎ２？
度基板内に注入すればよい。次に絶縁膜６を形成する。
用いたイオン注入法が適しており、５０〜１ ５ ０
ｋｅＶ程度のボロンをｌＯ１３〜１０１４／ＣＩｎ２？
度基板内に注入すればよい。次に絶縁膜６を形成する。
絶縁膜６としては１００〜２００人の酸化膜が適当であ
る。次に厚さ２０００〜３０００人程度の多結晶シリコ
ンを被着し、フォトエッチングプロセスにより加工し、
プレート電極７を形成する。
る。次に厚さ２０００〜３０００人程度の多結晶シリコ
ンを被着し、フォトエッチングプロセスにより加工し、
プレート電極７を形成する。
次に、第２図（ｂ）に示すように、厚さ２０００〜３０
００人程度の多結晶シリコンを被着し、フォトエッチン
グ工程を経てワード線１０を形成する。
００人程度の多結晶シリコンを被着し、フォトエッチン
グ工程を経てワード線１０を形成する。
次に、第２図（ｃ）に示すように、全面を層間膜１２で
被う。眉間膜としては、厚さ２０００〜５０００人程度
のＳｉ０２あるいはＰＳＧ又はＢＰＳＧが適している。
被う。眉間膜としては、厚さ２０００〜５０００人程度
のＳｉ０２あるいはＰＳＧ又はＢＰＳＧが適している。
次に第２図（ｄ）に示すように、プレート電極７上の眉
間膜１２を除去し、プレート電極７上に容量絶縁膜８を
形成する。容量絶縁膜８としては、例えばＳｉＯ■／Ｓ
ｉ３Ｎ４の二層絶縁膜が適当であり、酸化膜換算膜厚は
５０〜１００人程度あればよい。次に厚さ２０００〜３
０００人程度の多結晶シリコンを被着し、フォトエッチ
ング工程を経て蓄積電極４を形成する。
間膜１２を除去し、プレート電極７上に容量絶縁膜８を
形成する。容量絶縁膜８としては、例えばＳｉＯ■／Ｓ
ｉ３Ｎ４の二層絶縁膜が適当であり、酸化膜換算膜厚は
５０〜１００人程度あればよい。次に厚さ２０００〜３
０００人程度の多結晶シリコンを被着し、フォトエッチ
ング工程を経て蓄積電極４を形成する。
以下第１図に示したように、再び眉間膜１２Ａを設け、
ビット線接続箇所にコンタクトを開口する。次に厚さ２
０００〜３０００人程度のシリサイドあるいは金属を被
着し、フォトエッチング工程を経てビット線３を形成す
ることにより素子を完戒させる。
ビット線接続箇所にコンタクトを開口する。次に厚さ２
０００〜３０００人程度のシリサイドあるいは金属を被
着し、フォトエッチング工程を経てビット線３を形成す
ることにより素子を完戒させる。
このように本実施例を用いた場合、プレート電極７と蓄
積電極４とにより形威される容量をメモリ・セル容量と
して利用できるため、同一のメモリ・セル面積に対して
、容量絶縁膜８の膜厚は従来技術を用いた場合よりも厚
くて済み、それだけピンホール密度が低下し耐圧が向上
するため、素子の信頼性の向上が期待できる。
積電極４とにより形威される容量をメモリ・セル容量と
して利用できるため、同一のメモリ・セル面積に対して
、容量絶縁膜８の膜厚は従来技術を用いた場合よりも厚
くて済み、それだけピンホール密度が低下し耐圧が向上
するため、素子の信頼性の向上が期待できる。
前述のＩＭＤＲＡＭの場合、セル面積が同一でも容量部
の実効面積が増加するため、容量絶縁膜の膜厚は約２〜
３割程度厚くてもよく、素子の歩留り及び信頼性が向上
する。
の実効面積が増加するため、容量絶縁膜の膜厚は約２〜
３割程度厚くてもよく、素子の歩留り及び信頼性が向上
する。
第３図は本発明の第２の実施例の断面図である。
本第２の実施例では、セル間分離領域のシリコン基板内
に深さ０．５μｍ程度の溝が形成され、この溝内に絶縁
膜６が形成されている。そしてこの溝の底部にはｐ型不
純物が導入されている。そして溝中に形成された絶縁膜
６を介してプレート電極７が形成されている。
に深さ０．５μｍ程度の溝が形成され、この溝内に絶縁
膜６が形成されている。そしてこの溝の底部にはｐ型不
純物が導入されている。そして溝中に形成された絶縁膜
６を介してプレート電極７が形成されている。
本第２の実施例では、溝の形成によりプレート電極７の
面積が広くなるため、利用できるメモリ・セル容量をよ
り大きくできる。
面積が広くなるため、利用できるメモリ・セル容量をよ
り大きくできる。
以上説明したように本発明は、メモリ・セル間の分離を
プレート電極によって行い、プレート電極と蓄積電極と
により形威される容量をメモリ・セル容量として利用す
ることによりセル容量を増加させることができるため、
素子の安定動作を歩留り向上が得られるという効果があ
る。
プレート電極によって行い、プレート電極と蓄積電極と
により形威される容量をメモリ・セル容量として利用す
ることによりセル容量を増加させることができるため、
素子の安定動作を歩留り向上が得られるという効果があ
る。
第１図は本発明の第１の実施例の断面図、第２図は第１
の実施例の製造方法を説明するための半導体チップの断
面図、第３図は本発明の第２の実施例の断面図、第４図
は従来例の断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型拡散層、３・
・・ビット線、４・・・蓄積電極、５・・・ｐ型拡散層
、６・・・絶縁膜、７・・・プレート電極、８・・・容
量絶縁膜、９・・・容量電極、１０・・・ワード線、１
１・・・フィールド酸化膜、１２．１２Ａ・・・層間膜
。
の実施例の製造方法を説明するための半導体チップの断
面図、第３図は本発明の第２の実施例の断面図、第４図
は従来例の断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型拡散層、３・
・・ビット線、４・・・蓄積電極、５・・・ｐ型拡散層
、６・・・絶縁膜、７・・・プレート電極、８・・・容
量絶縁膜、９・・・容量電極、１０・・・ワード線、１
１・・・フィールド酸化膜、１２．１２Ａ・・・層間膜
。
Claims (1)
- １個の絶縁ゲート型電界効果トランジスタと基板上に少
くとも二層の導電層を積層することにより形成された容
量とによって一つのメモリ・セルを構成するＭＩＳ型半
導体記憶装置において、メモリ・セル間の素子間分離領
域の半導体基板表面には基板と同導電型の不純物拡散層
が形成され、該拡散層上の半導体基板上には絶縁膜を介
して素子間分離用のプレート電極が形成され、該プレー
ト電極の電位は一定の電位に固定され、容量部の電荷蓄
積用電極と前記プレート電極との間で絶縁膜を介して容
量を形成することを特徴としたＭＩＳ型半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001867A JPH03205868A (ja) | 1990-01-08 | 1990-01-08 | Ｍｉｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001867A JPH03205868A (ja) | 1990-01-08 | 1990-01-08 | Ｍｉｓ型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03205868A true JPH03205868A (ja) | 1991-09-09 |
Family
ID=11513499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001867A Pending JPH03205868A (ja) | 1990-01-08 | 1990-01-08 | Ｍｉｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03205868A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136363A (ja) * | 1991-11-15 | 1993-06-01 | Sharp Corp | 半導体記憶装置 |
| JPH06326273A (ja) * | 1993-05-16 | 1994-11-25 | Nec Corp | 半導体記憶装置 |
| JPH07235592A (ja) * | 1993-12-28 | 1995-09-05 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| WO1998048460A1 (en) * | 1997-04-22 | 1998-10-29 | Micron Technology, Inc. | Memory integrated circuitry |
| WO1999010930A1 (en) * | 1997-08-22 | 1999-03-04 | Micron Technology, Inc. | Process of forming stacked capacitor dram |
| US6380026B2 (en) | 1997-08-22 | 2002-04-30 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
-
1990
- 1990-01-08 JP JP2001867A patent/JPH03205868A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136363A (ja) * | 1991-11-15 | 1993-06-01 | Sharp Corp | 半導体記憶装置 |
| JPH06326273A (ja) * | 1993-05-16 | 1994-11-25 | Nec Corp | 半導体記憶装置 |
| JPH07235592A (ja) * | 1993-12-28 | 1995-09-05 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US6297129B2 (en) | 1997-04-22 | 2001-10-02 | Micron Technology, Inc. | Methods of forming integrated circuitry, and methods of forming dynamic random access memory circuitry |
| WO1998048460A1 (en) * | 1997-04-22 | 1998-10-29 | Micron Technology, Inc. | Memory integrated circuitry |
| US6933207B2 (en) | 1997-04-22 | 2005-08-23 | Micron Technology, Inc. | Method of forming integrated circuitry |
| US6734487B2 (en) | 1997-04-22 | 2004-05-11 | Micron Technology, Inc. | Memory integrated circuitry with DRAMs using LOCOS isolations and areas less than 6F2 |
| US6235578B1 (en) | 1997-08-22 | 2001-05-22 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
| US6380026B2 (en) | 1997-08-22 | 2002-04-30 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
| US6607944B1 (en) | 1997-08-22 | 2003-08-19 | Micron Technology, Inc. | Method of making memory cell arrays |
| US6727137B2 (en) | 1997-08-22 | 2004-04-27 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
| US6025221A (en) * | 1997-08-22 | 2000-02-15 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
| WO1999010930A1 (en) * | 1997-08-22 | 1999-03-04 | Micron Technology, Inc. | Process of forming stacked capacitor dram |
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