JPH07183395A - 半導体装置 - Google Patents
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- JPH07183395A JPH07183395A JP5323701A JP32370193A JPH07183395A JP H07183395 A JPH07183395 A JP H07183395A JP 5323701 A JP5323701 A JP 5323701A JP 32370193 A JP32370193 A JP 32370193A JP H07183395 A JPH07183395 A JP H07183395A
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Landscapes
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 Ｔａ2Ｏ5膜を用いたＭＩＳ型容量の絶縁耐圧
を向上させる。 【構成】 ｐ型多結晶シリコンを下地電極、その上にＳ
ｉＯ2とＴａ2Ｏ5の順番に積層された積層絶縁膜、その
上にＴｉＮまたはＷの上部電極を持つＭＩＳ型の容量。 【効果】 下地電極にｐ型の多結晶シリコンを用いるこ
とにより、従来のｎ型多結晶シリコンを用いた場合に比
較して実効膜厚３ｎｍの場合に約２ＭＶ／ｃｍ（ＳｉＯ
2中電界に換算した値）の耐圧向上が可能である。
を向上させる。 【構成】 ｐ型多結晶シリコンを下地電極、その上にＳ
ｉＯ2とＴａ2Ｏ5の順番に積層された積層絶縁膜、その
上にＴｉＮまたはＷの上部電極を持つＭＩＳ型の容量。 【効果】 下地電極にｐ型の多結晶シリコンを用いるこ
とにより、従来のｎ型多結晶シリコンを用いた場合に比
較して実効膜厚３ｎｍの場合に約２ＭＶ／ｃｍ（ＳｉＯ
2中電界に換算した値）の耐圧向上が可能である。
Description
【０００１】
【産業上の利用分野】本発明は高集積半導体記憶装置用
の電荷蓄積容量部構造、並びにこの電荷蓄積容量を有す
る半導体記憶装置に関する。
の電荷蓄積容量部構造、並びにこの電荷蓄積容量を有す
る半導体記憶装置に関する。
【０００２】半導体記憶装置、特にＤＲＡＭ(Dynamic R
andom Access Memory）に利用できる。
andom Access Memory）に利用できる。
【０００３】
【従来の技術】発明に最も近い公知例には、例えば特開
平０１−２６１８６０「半導体装置」がある。ここで
は、多結晶シリコンを下部電極としその上にＳｉＯ2と
Ｔａ2Ｏ5の順番に重ねた積層絶縁膜を有し、この積層絶
縁膜上に金属またはその窒化物の上部電極を有する容量
を形成している。
平０１−２６１８６０「半導体装置」がある。ここで
は、多結晶シリコンを下部電極としその上にＳｉＯ2と
Ｔａ2Ｏ5の順番に重ねた積層絶縁膜を有し、この積層絶
縁膜上に金属またはその窒化物の上部電極を有する容量
を形成している。
【０００４】
【発明が解決しようとする課題】上記従来例を用いるこ
とによってＤＲＡＭ用の電荷蓄積容量を形成できるが、
ＳｉＯ2とＴａ2Ｏ5の薄膜化に伴って絶縁耐圧が低下す
る問題が発生し始めている。
とによってＤＲＡＭ用の電荷蓄積容量を形成できるが、
ＳｉＯ2とＴａ2Ｏ5の薄膜化に伴って絶縁耐圧が低下す
る問題が発生し始めている。
【０００５】
【課題を解決するための手段】絶縁耐圧の向上のために
構造を変える実験を行ない解析した結果、下地電極に高
濃度のｐ型多結晶シリコンを用いることで、絶縁膜中を
流れる電流を減らし絶縁耐圧を向上できることを見出し
た。
構造を変える実験を行ない解析した結果、下地電極に高
濃度のｐ型多結晶シリコンを用いることで、絶縁膜中を
流れる電流を減らし絶縁耐圧を向上できることを見出し
た。
【０００６】
【作用】ｐ型多結晶シリコンを下地電極に用いると、上
部電極に正電圧が印加されたときにはＳｉＯ2膜のバリ
ア高が約１．１Ｖ高くなることによってＳｉＯ2膜のト
ンネル確率を減少させリーク電流が減り、上部電極に負
電圧が印加されたときには下地電極の仕事関数が１．１
Ｖ大きくなることによってＴａ2Ｏ5膜中の電界が減少し
するためにＴａ2Ｏ5膜中のPoole-Frenkel電流が減りリ
ーク電流が減る。
部電極に正電圧が印加されたときにはＳｉＯ2膜のバリ
ア高が約１．１Ｖ高くなることによってＳｉＯ2膜のト
ンネル確率を減少させリーク電流が減り、上部電極に負
電圧が印加されたときには下地電極の仕事関数が１．１
Ｖ大きくなることによってＴａ2Ｏ5膜中の電界が減少し
するためにＴａ2Ｏ5膜中のPoole-Frenkel電流が減りリ
ーク電流が減る。
【０００７】
【実施例】以下、本発明の実施例を図を用いて説明す
る。
る。
【０００８】図１は本発明第１の実施例である。ｎ型シ
リコン基板１０１表面に形成されたｐ型不純物層１０２
を持ち、このｐ型不純物層上にＳｉＯ2１０３が形成さ
れている。ＳｉＯ2上に形成された１０20／ｃｍ3のボロ
ンを含むｐ型多結晶シリコン１０４はＳｉＯ2の開孔部
を介してｐ型不純物層に接続されている。このｐ型多結
晶シリコン上にはＳｉＯ2（下層）とＴａ2Ｏ5（上層）
の２層絶縁膜１０５があり、Ｔａ2Ｏ5（上層）上にはＴ
ｉＮ電極１０６がある。ＳｉＯ2の厚さは１ｎｍ、Ｔａ2
Ｏ5の厚さは１０ｎｍである。
リコン基板１０１表面に形成されたｐ型不純物層１０２
を持ち、このｐ型不純物層上にＳｉＯ2１０３が形成さ
れている。ＳｉＯ2上に形成された１０20／ｃｍ3のボロ
ンを含むｐ型多結晶シリコン１０４はＳｉＯ2の開孔部
を介してｐ型不純物層に接続されている。このｐ型多結
晶シリコン上にはＳｉＯ2（下層）とＴａ2Ｏ5（上層）
の２層絶縁膜１０５があり、Ｔａ2Ｏ5（上層）上にはＴ
ｉＮ電極１０６がある。ＳｉＯ2の厚さは１ｎｍ、Ｔａ2
Ｏ5の厚さは１０ｎｍである。
【０００９】ｐ型多結晶シリコン中に含まれるボロン濃
度は電圧が印加されたときの多結晶シリコン表面の空乏
化を押さえるために濃いほどよいが、実用的には１０19
／ｃｍ3以上の濃度であれば使うことができる。また、
本例では上部電極にＴｉＮを用いたが、Ｗ、Ｍｏ、Ｃ
ｕ、Ａｌ、Ｔｉ、Ｐｔ、Ｔａなどの金属、あるいは、Ｔ
ａＮ、あるいはＲｕＯ2などの使用も考えられる。ま
た、絶縁膜としてＳｉＯ2（下層）とＳｉ3Ｎ4（上層）
の組合せ等、一般的には上層のバンドギャップが下層に
比べて小さい２層の積層材料を使ってもよい。またこの
２層絶縁膜の上にさらに他の絶縁膜が積層された構造で
あってもよい。
度は電圧が印加されたときの多結晶シリコン表面の空乏
化を押さえるために濃いほどよいが、実用的には１０19
／ｃｍ3以上の濃度であれば使うことができる。また、
本例では上部電極にＴｉＮを用いたが、Ｗ、Ｍｏ、Ｃ
ｕ、Ａｌ、Ｔｉ、Ｐｔ、Ｔａなどの金属、あるいは、Ｔ
ａＮ、あるいはＲｕＯ2などの使用も考えられる。ま
た、絶縁膜としてＳｉＯ2（下層）とＳｉ3Ｎ4（上層）
の組合せ等、一般的には上層のバンドギャップが下層に
比べて小さい２層の積層材料を使ってもよい。またこの
２層絶縁膜の上にさらに他の絶縁膜が積層された構造で
あってもよい。
【００１０】図２は本発明第２の実施例である。図２の
例では、図１に示したｐ型多結晶シリコン１０４とｐ型
不純物層１０２の間に不純物拡散バリアとして耐熱性も
あるＴｉＮ１０７を形成してある。この構造では、ｐ型
多結晶シリコンと１０２の不純物層の間で不純物の相互
拡散が起きないため、１０２の不純物がｎ型であっても
不純物相互拡散に起因する導通不良の問題を生じない。
すなわち、実施例の図１および図２では、ｐチャネル型
の素子上にｐ型多結晶シリコンの下地電極を有する容量
を形成した構成になっているが、図２の構造を用いれ
ば、ｎチャネル型の素子上にも同様の容量を形成するこ
とができる。
例では、図１に示したｐ型多結晶シリコン１０４とｐ型
不純物層１０２の間に不純物拡散バリアとして耐熱性も
あるＴｉＮ１０７を形成してある。この構造では、ｐ型
多結晶シリコンと１０２の不純物層の間で不純物の相互
拡散が起きないため、１０２の不純物がｎ型であっても
不純物相互拡散に起因する導通不良の問題を生じない。
すなわち、実施例の図１および図２では、ｐチャネル型
の素子上にｐ型多結晶シリコンの下地電極を有する容量
を形成した構成になっているが、図２の構造を用いれ
ば、ｎチャネル型の素子上にも同様の容量を形成するこ
とができる。
【００１１】図３は図１および図２の構造の容量絶縁膜
を流れるリーク電流を、従来のｎ型多結晶シリコンを下
部電極とする容量のリーク電流と比較した結果を示す。
実効膜厚（単位面積当りの静電容量とＳｉＯ2の誘電率
で計算したＳｉＯ2膜換算の膜厚）は約３ｎｍである。
を流れるリーク電流を、従来のｎ型多結晶シリコンを下
部電極とする容量のリーク電流と比較した結果を示す。
実効膜厚（単位面積当りの静電容量とＳｉＯ2の誘電率
で計算したＳｉＯ2膜換算の膜厚）は約３ｎｍである。
【００１２】ｐ型多結晶シリコンを使った場合、ゲート
（上部電極）に正／負いずれの電圧を印加した場合であ
ってもリーク電流が低減していることがわかる。
（上部電極）に正／負いずれの電圧を印加した場合であ
ってもリーク電流が低減していることがわかる。
【００１３】図４は厚さ１２ｎｍのＴａ2Ｏ5膜を被着し
て形成した容量の実効耐圧（単位面積当りの静電容量と
ＳｉＯ2の誘電率で計算したＳｉＯ2膜中換算の電界強
度。実効耐圧下では１０ｎＡ／ｃｍ2のリーク電流が流
れる。）と、実効膜厚の関係を示した。
て形成した容量の実効耐圧（単位面積当りの静電容量と
ＳｉＯ2の誘電率で計算したＳｉＯ2膜中換算の電界強
度。実効耐圧下では１０ｎＡ／ｃｍ2のリーク電流が流
れる。）と、実効膜厚の関係を示した。
【００１４】白丸はｐ型多結晶シリコンを使った場合で
あって、ゲート（上部電極）に負バイアスの電圧を印加
したときの実効耐圧を示し、黒丸はｐ型多結晶シリコン
を使った場合であって、ゲート（上部電極）に正バイア
スの電圧を印加したときの実効耐圧を示す。
あって、ゲート（上部電極）に負バイアスの電圧を印加
したときの実効耐圧を示し、黒丸はｐ型多結晶シリコン
を使った場合であって、ゲート（上部電極）に正バイア
スの電圧を印加したときの実効耐圧を示す。
【００１５】ハッチングされた線はリンドープされたｎ
型多結晶シリコンを使った場合であって、ゲート（上部
電極）に正バイアスの電圧を印加したときの実効耐圧で
ある。
型多結晶シリコンを使った場合であって、ゲート（上部
電極）に正バイアスの電圧を印加したときの実効耐圧で
ある。
【００１６】実効膜厚が３ｎｍのときのｐ型多結晶シリ
コン上の容量絶縁膜の実効耐圧は、ｎ型多結晶シリコン
上の容量絶縁膜の実効耐圧に比べ２ＭＶ／ｃｍ程度以上
改善していることがわかる（黒丸が示す最低実効耐圧は
約３ＭＶ／ｃｍ、一方ｎ型多結晶シリコンを使った場合
は約１ＭＶ／ｃｍ）。
コン上の容量絶縁膜の実効耐圧は、ｎ型多結晶シリコン
上の容量絶縁膜の実効耐圧に比べ２ＭＶ／ｃｍ程度以上
改善していることがわかる（黒丸が示す最低実効耐圧は
約３ＭＶ／ｃｍ、一方ｎ型多結晶シリコンを使った場合
は約１ＭＶ／ｃｍ）。
【００１７】図５はｎ型多結晶シリコンまたはｐ型多結
晶シリコンを下地電極とするＴａ2Ｏ5膜／ＳｉＯ2膜の
２層絶縁膜を用いた容量のフラットバンド状態のバンド
構造を示す。 下地電極がｐ型の場合、ＳｉＯ2側の電子
に対するバリア高がｎ型の場合に比べ１．１ｅＶ高くな
る。このためゲート（上部電極）に正電圧が印加された
場合、下地電極からの電子トンネルが抑制され、リーク
電流が減る。一方、ゲートに負バイアスが印加された場
合は、ｐ型下地電極を用いた場合にＴａ2Ｏ5膜中の電界
強度が減少し、 膜中のPoole-Frenkel電流が減少してリ
ーク電流が減る。
晶シリコンを下地電極とするＴａ2Ｏ5膜／ＳｉＯ2膜の
２層絶縁膜を用いた容量のフラットバンド状態のバンド
構造を示す。 下地電極がｐ型の場合、ＳｉＯ2側の電子
に対するバリア高がｎ型の場合に比べ１．１ｅＶ高くな
る。このためゲート（上部電極）に正電圧が印加された
場合、下地電極からの電子トンネルが抑制され、リーク
電流が減る。一方、ゲートに負バイアスが印加された場
合は、ｐ型下地電極を用いた場合にＴａ2Ｏ5膜中の電界
強度が減少し、 膜中のPoole-Frenkel電流が減少してリ
ーク電流が減る。
【００１８】リーク電流低減効果は、非常に良く似たバ
ンド構造を持つ絶縁膜、例えばＳｉ3Ｎ4／ＳｉＯ2積層
膜であっても現われることは言うまでもない。
ンド構造を持つ絶縁膜、例えばＳｉ3Ｎ4／ＳｉＯ2積層
膜であっても現われることは言うまでもない。
【００１９】図６は本発明第３の実施例を示す２交点方
式ＤＲＡＭ（Dynamic Random Access Memory)メモリセ
ルの平面レイアウト図である。
式ＤＲＡＭ（Dynamic Random Access Memory)メモリセ
ルの平面レイアウト図である。
【００２０】図において、２０１はアクティブ領域、２
０２はＭＯＳＦＥＴ（Metal OxideSemiconductor Field
Effect Transistor）のゲートを構成するワード線、２
０３はアクティブ領域とｐ型多結晶シリコンで形成され
た容量下部電極２０４とを接続するための接続孔、２０
５は容量の上部電極を形成するためのプレートパター
ン、２０６はアクティブ領域とデータ線２０７を接続す
るためのコンタクト穴である。
０２はＭＯＳＦＥＴ（Metal OxideSemiconductor Field
Effect Transistor）のゲートを構成するワード線、２
０３はアクティブ領域とｐ型多結晶シリコンで形成され
た容量下部電極２０４とを接続するための接続孔、２０
５は容量の上部電極を形成するためのプレートパター
ン、２０６はアクティブ領域とデータ線２０７を接続す
るためのコンタクト穴である。
【００２１】図６のＡ−Ａ’部の断面部分の構造を示す
のが図７である。
のが図７である。
【００２２】図では、ｐ型シリコン基板３０１上に素子
分離用のＳｉＯ2層３０２と、ｎ型拡散層３０７、ゲー
トＳｉＯ2３０３、ワード線３０４等で構成されたＭＯ
ＳＦＥＴがある。ｎ型拡散層はＴｉＮ３０９を介して、
ＷＳｉ2で形成されたデータ線３１４またはｐ型多結晶
シリコンで形成した下部電極１０４に電気的に接続され
ている。ｐ型多結晶シリコン電極１０４上には厚さ１０
ｎｍのＴａ2Ｏ5膜と厚さ１ｎｍのＳｉＯ2で構成された
２層絶縁膜があり、その上には厚さ１００ｎｍのＴｉＮ
を用いた上部電極（プレート）がある。
分離用のＳｉＯ2層３０２と、ｎ型拡散層３０７、ゲー
トＳｉＯ2３０３、ワード線３０４等で構成されたＭＯ
ＳＦＥＴがある。ｎ型拡散層はＴｉＮ３０９を介して、
ＷＳｉ2で形成されたデータ線３１４またはｐ型多結晶
シリコンで形成した下部電極１０４に電気的に接続され
ている。ｐ型多結晶シリコン電極１０４上には厚さ１０
ｎｍのＴａ2Ｏ5膜と厚さ１ｎｍのＳｉＯ2で構成された
２層絶縁膜があり、その上には厚さ１００ｎｍのＴｉＮ
を用いた上部電極（プレート）がある。
【００２３】図８は本発明第４の実施例を示す擬似２交
点方式（または１／４ピッチ方式）ＤＲＡＭメモリセル
の平面レイアウト図である。
点方式（または１／４ピッチ方式）ＤＲＡＭメモリセル
の平面レイアウト図である。
【００２４】アクティブ領域２０１のレイアウトに変更
を行なった結果、データ線のレイアウトが直線的でシン
プルなものに変わっている。また、この構造の場合、図
６の構造に比較して接続孔２０３の近隣に隣接メモリセ
ルのアクティブ領域がないため、接続孔形成時に下地部
分の素子分離用ＳｉＯ2が削られて、これが原因となる
素子分離領域の電流リーク（隣接メモリセル間の電流リ
ーク）が起きにくい。
を行なった結果、データ線のレイアウトが直線的でシン
プルなものに変わっている。また、この構造の場合、図
６の構造に比較して接続孔２０３の近隣に隣接メモリセ
ルのアクティブ領域がないため、接続孔形成時に下地部
分の素子分離用ＳｉＯ2が削られて、これが原因となる
素子分離領域の電流リーク（隣接メモリセル間の電流リ
ーク）が起きにくい。
【００２５】図９から図１８は、図７に示した実施例の
製造方法を示す実施例である。
製造方法を示す実施例である。
【００２６】ｐ型シリコン基板１０１（図９）上に、公
知のＬＯＣＯＳ（Local Oxidationof Silicon）法によ
り素子分離領域の厚さ４００ｎｍのＳｉＯ2層３０２を
形成した後、公知の熱酸化法を用いて厚さ６ｎｍのゲー
トＳｉＯ2膜３０３を形成する（図１０）。
知のＬＯＣＯＳ（Local Oxidationof Silicon）法によ
り素子分離領域の厚さ４００ｎｍのＳｉＯ2層３０２を
形成した後、公知の熱酸化法を用いて厚さ６ｎｍのゲー
トＳｉＯ2膜３０３を形成する（図１０）。
【００２７】次に公知の化学気相成長法（ＣＶＤ法）を
用いてｎ型不純物を含む厚さ１５０ｎｍの多結晶シリコ
ン３０４と厚さ３００ｎｍのＳｉＯ2３０５を被着する
（図１１）。
用いてｎ型不純物を含む厚さ１５０ｎｍの多結晶シリコ
ン３０４と厚さ３００ｎｍのＳｉＯ2３０５を被着する
（図１１）。
【００２８】図示されてはいないが、所定のレジストパ
ターンを用いてＳｉＯ2と多結晶シリコンをエッチング
しワード線を形成し、さらに基板表面にイオン打ち込み
法を用いてｎ型不純物層３０７を形成する（図１２）。
ターンを用いてＳｉＯ2と多結晶シリコンをエッチング
しワード線を形成し、さらに基板表面にイオン打ち込み
法を用いてｎ型不純物層３０７を形成する（図１２）。
【００２９】次に、ＣＶＤ法を用いて厚さ１００ｎｍの
ＳｉＯ2膜を被着し、エッチバックしてワード線をＳｉ
Ｏ2膜３０６で絶縁する。さらに、ＣＶＤ法により厚さ
３００ｎｍのＳｉ3Ｎ4膜を被着し、エッチバックして絶
縁したワード線間をＳｉ3Ｎ4膜３０８で平坦化する（図
１３）。
ＳｉＯ2膜を被着し、エッチバックしてワード線をＳｉ
Ｏ2膜３０６で絶縁する。さらに、ＣＶＤ法により厚さ
３００ｎｍのＳｉ3Ｎ4膜を被着し、エッチバックして絶
縁したワード線間をＳｉ3Ｎ4膜３０８で平坦化する（図
１３）。
【００３０】ｎ型不純物領域上のＳｉ3Ｎ4膜に、図示さ
れてはいないレジストパターンを用いて穴パターンを形
成した後、スパッタリング法で厚さ５０ｎｍのＴｉＮ膜
を被着し、さらにＣＶＤ法で厚さ２００ｎｍのＴｉＮ膜
を被着し、さらにエッチバックをすることによってＴｉ
Ｎ３０９を埋め込む（図１４）。
れてはいないレジストパターンを用いて穴パターンを形
成した後、スパッタリング法で厚さ５０ｎｍのＴｉＮ膜
を被着し、さらにＣＶＤ法で厚さ２００ｎｍのＴｉＮ膜
を被着し、さらにエッチバックをすることによってＴｉ
Ｎ３０９を埋め込む（図１４）。
【００３１】次に厚さ５０ｎｍのＳｉＯ2膜をＣＶＤ法
により被着し、ＴｉＮ上の所定の位置３３０に開孔部を
形成した後、厚さ１００ｎｍのＷＳｉ2と厚さ２００ｎ
ｍのＳｉＯ2で構成されたデータ線を、ＣＶＤ法、リソ
グラフィ、ドライエッチング法を組合せて形成する（図
１５）。
により被着し、ＴｉＮ上の所定の位置３３０に開孔部を
形成した後、厚さ１００ｎｍのＷＳｉ2と厚さ２００ｎ
ｍのＳｉＯ2で構成されたデータ線を、ＣＶＤ法、リソ
グラフィ、ドライエッチング法を組合せて形成する（図
１５）。
【００３２】引き続き、ＣＶＤ法を用いて厚さ１００ｎ
ｍのＳｉＯ2膜を被着しエッチバックを行なって、デー
タ線側壁に絶縁用のＳｉＯ2膜３３２を形成し、引き続
きＣＶＤ法で厚さ２００ｎｍのＳｉ3Ｎ4膜３３３と厚さ
２００ｎｍのＳｉＯ2膜３３４を被着する（図１６）。
ｍのＳｉＯ2膜を被着しエッチバックを行なって、デー
タ線側壁に絶縁用のＳｉＯ2膜３３２を形成し、引き続
きＣＶＤ法で厚さ２００ｎｍのＳｉ3Ｎ4膜３３３と厚さ
２００ｎｍのＳｉＯ2膜３３４を被着する（図１６）。
【００３３】次に、所定のレジストパターンを用いて例
えば３３４等の領域のＳｉＯ2膜、Ｓｉ3Ｎ4膜をこの順
番にエッチングし、厚さ５０ｎｍのｐ型多結晶シリコン
と図示されてはいないが厚さ２００ｎｍのＳｉＯ2をＣ
ＶＤ法で被着する。厚さ２００ｎｍのＳｉＯ2と厚さ５
０ｎｍのｐ型多結晶シリコンをエッチバックした後、穴
内に残ったＳｉＯ2とｐ型多結晶シリコン周囲のＳｉＯ2
をＨＦ水溶液を用いて除去し、円筒型のｐ型下地電極３
３５を形成する（図１７）。
えば３３４等の領域のＳｉＯ2膜、Ｓｉ3Ｎ4膜をこの順
番にエッチングし、厚さ５０ｎｍのｐ型多結晶シリコン
と図示されてはいないが厚さ２００ｎｍのＳｉＯ2をＣ
ＶＤ法で被着する。厚さ２００ｎｍのＳｉＯ2と厚さ５
０ｎｍのｐ型多結晶シリコンをエッチバックした後、穴
内に残ったＳｉＯ2とｐ型多結晶シリコン周囲のＳｉＯ2
をＨＦ水溶液を用いて除去し、円筒型のｐ型下地電極３
３５を形成する（図１７）。
【００３４】次に、Ｔａ（ＯＣ2Ｈ5）5をソースとする
熱分解方式低圧ＣＶＤ法を用いて、厚さ１０ｎｍのＴａ
2Ｏ5膜を被着し、７００℃３０分のＯ2アニール、およ
び８５０℃１０分のＡｒアニールを施す。Ａｒアニール
は、Ｔａ2Ｏ5膜の膜質を改善させるとともに、下地多結
晶シリコン電極からＴａ2Ｏ5膜中へのシリコン拡散を防
ぐ効果を有する。Ｏ2アニールの最にＴａ2Ｏ5膜下のｐ
型多結晶シリコン表面に厚さ約１ｎｍのＳｉＯ2膜が形
成される。最後にＣＶＤ法を用いてＴｉＮを被着し、図
示されてはいないが所定のパターンにエッチングしてＤ
ＲＡＭ用のメモリセルが形成される(図１８）。
熱分解方式低圧ＣＶＤ法を用いて、厚さ１０ｎｍのＴａ
2Ｏ5膜を被着し、７００℃３０分のＯ2アニール、およ
び８５０℃１０分のＡｒアニールを施す。Ａｒアニール
は、Ｔａ2Ｏ5膜の膜質を改善させるとともに、下地多結
晶シリコン電極からＴａ2Ｏ5膜中へのシリコン拡散を防
ぐ効果を有する。Ｏ2アニールの最にＴａ2Ｏ5膜下のｐ
型多結晶シリコン表面に厚さ約１ｎｍのＳｉＯ2膜が形
成される。最後にＣＶＤ法を用いてＴｉＮを被着し、図
示されてはいないが所定のパターンにエッチングしてＤ
ＲＡＭ用のメモリセルが形成される(図１８）。
【００３５】
【発明の効果】本発明によれば、高集積微細ＤＲＡＭ用
のＴａ2Ｏ5膜容量の絶縁膜耐圧を向上することができ、
これによって容量絶縁膜の薄膜化、従って、静電容量の
増加が可能となる。
のＴａ2Ｏ5膜容量の絶縁膜耐圧を向上することができ、
これによって容量絶縁膜の薄膜化、従って、静電容量の
増加が可能となる。
【図１】本発明第１の実施例を示す断面図である。
【図２】本発明第２の実施例を示す断面図である。
【図３】本発明第１および第２の実施例による絶縁膜の
リーク電流低減効果を示す電気特性データである。
リーク電流低減効果を示す電気特性データである。
【図４】本発明第１および第２の実施例による絶縁膜の
リーク電流低減効果を示しており、実効耐圧と実効膜厚
の関係を示す電気特性データである。
リーク電流低減効果を示しており、実効耐圧と実効膜厚
の関係を示す電気特性データである。
【図５】本発明のリーク電流低減の原理を説明するため
のバンド構造図である。
のバンド構造図である。
【図６】本発明第３の実施例である２交点方式ＤＲＡＭ
のレイアウト図である。
のレイアウト図である。
【図７】図６のＡ−Ａ’部の断面構造を示す。
【図８】本発明第４の実施例である擬似２交点方式ＤＲ
ＡＭのレイアウト図である。
ＡＭのレイアウト図である。
【図９】図７に示す構造を製造するための工程を示す断
面図である。
面図である。
【図１０】図７に示す構造を製造するための工程を示す
断面図である。
断面図である。
【図１１】図７に示す構造を製造するための工程を示す
断面図である。
断面図である。
【図１２】図７に示す構造を製造するための工程を示す
断面図である。
断面図である。
【図１３】図７に示す構造を製造するための工程を示す
断面図である。
断面図である。
【図１４】図７に示す構造を製造するための工程を示す
断面図である。
断面図である。
【図１５】図７に示す構造を製造するための工程を示す
断面図である。
断面図である。
【図１６】図７に示す構造を製造するための工程を示す
断面図である。
断面図である。
【図１７】図７に示す構造を製造するための工程を示す
断面図である。
断面図である。
【図１８】図７に示す構造を製造するための工程を示す
断面図である。
断面図である。
１０１‥ｎ型シリコン基板、１０２‥ｐ型不純物領域、
１０３‥ＳｉＯ2、１０４‥ｐ型多結晶シリコン、１０
５‥Ｔａ2Ｏ5／ＳｉＯ2絶縁膜、１０６‥ＴｉＮ、１０
７‥ＴｉＮ、２０１‥アクティブ領域、２０２‥ワード
線、２０３‥接続孔、２０４‥下地電極、２０５‥プレ
ート、２０６‥コンタクト穴、２０７‥データ線、３０
１‥ｐ型シリコン基板、３０２‥ＳｉＯ2、３０３ゲー
トＳｉＯ2、３０４‥ｎ型多結晶シリコン（ワード
線）、３０５‥ＳｉＯ2、３０６‥ＳｉＯ２、３０７‥
ｎ型不純物領域、３０８‥Ｓｉ３Ｎ4、３０９‥Ｔｉ
Ｎ、３１４‥ＷＳｉ2、４０１‥ＳｉＯ2、４０２‥Ｓｉ
Ｏ2、４０３‥Ｓｉ3Ｎ4。
１０３‥ＳｉＯ2、１０４‥ｐ型多結晶シリコン、１０
５‥Ｔａ2Ｏ5／ＳｉＯ2絶縁膜、１０６‥ＴｉＮ、１０
７‥ＴｉＮ、２０１‥アクティブ領域、２０２‥ワード
線、２０３‥接続孔、２０４‥下地電極、２０５‥プレ
ート、２０６‥コンタクト穴、２０７‥データ線、３０
１‥ｐ型シリコン基板、３０２‥ＳｉＯ2、３０３ゲー
トＳｉＯ2、３０４‥ｎ型多結晶シリコン（ワード
線）、３０５‥ＳｉＯ2、３０６‥ＳｉＯ２、３０７‥
ｎ型不純物領域、３０８‥Ｓｉ３Ｎ4、３０９‥Ｔｉ
Ｎ、３１４‥ＷＳｉ2、４０１‥ＳｉＯ2、４０２‥Ｓｉ
Ｏ2、４０３‥Ｓｉ3Ｎ4。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 29/43 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｊ 8826−4Ｍ 29/46 Ｔ (72)発明者 大路 譲 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久▲禮▼ 得男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (13)
- 【請求項１】高濃度のｐ型の導電型不純物を有するシリ
コン層上に少なくとも２層の絶縁膜で構成される積層絶
縁膜があり、該積層絶縁膜上に金属、または導電性を有
する金属窒化物、または導電性を有する金属酸化物によ
る電極を有する半導体装置において、該積層絶縁膜の最
下層絶縁膜のバンドギャップ（禁止帯）幅がその上に積
層された絶縁膜のバンドギャップ（禁止帯）幅より大き
いことを特徴とする半導体装置。 - 【請求項２】ｐ型の導電型不純物を有するシリコン層が
多結晶シリコンであることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】積層絶縁膜がＳｉＯ2と、その上に積層さ
れたＴａ2Ｏ5を含む積層膜であることを特徴とする請求
項１記載の半導体装置。 - 【請求項４】積層絶縁膜がＳｉＯ2と、その上に積層さ
れたＳｉ3Ｎ4を含むことを特徴とする請求項１記載の半
導体装置。 - 【請求項５】Ｗ、またはＭｏ、またはＡｌ、またはＴ
ｉ、またはＣｕ、またはＰｔ、またはＴａを電極とする
請求項１記載の半導体装置。 - 【請求項６】ＴｉＮ、またはＴａＮ、またはＲｕＯ2を
電極とする請求項１記載の半導体装置。 - 【請求項７】半導体基板表面に形成され、基板の不純物
とは反対導電型の不純物を有する第１の不純物層と、 該第１の不純物層上に形成された第１の絶縁膜と、 該第１の絶縁膜上に形成され、かつ該第１の絶縁膜の開
孔を通じて該第１の不純物層に電気的に接続され、かつ
ｐ型不純物を有するシリコン層を有し、 該ｐ型不純物を有するシリコン層上に、少なくとも２層
の絶縁膜で構成される積層絶縁膜を有し、 該積層絶縁膜上に金属、または導電性を有する金属窒化
物、または導電性を有する金属酸化物による電極を有す
る半導体装置において、 該積層絶縁膜の最下層絶縁膜のバンドギャップ（禁止
帯）幅がその上に積層された絶縁膜のバンドギャップ
（禁止帯）幅より大きいことを特徴とする半導体装置。 - 【請求項８】第１の不純物層とｐ型不純物を有するシリ
コン層との電気的接続境界部に、不純物に対する拡散バ
リアを有することを特徴とする請求項７記載の半導体装
置。 - 【請求項９】ＴｉＮを拡散バリアとすることを特徴とす
る請求項８記載の半導体装置。 - 【請求項１０】第１の不純物層がｐ型拡散層であること
を特徴とする請求項７記載の半導体装置。 - 【請求項１１】第１の不純物層がＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor）のソ
ースまたはドレインに接続されていることを特徴とする
請求項７記載の半導体装置。 - 【請求項１２】第１の不純物層がＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor）のソ
ースまたはドレインに接続されていることを特徴とする
請求項８記載の半導体装置。 - 【請求項１３】上記高濃度のｐ型の導電型不純物を有す
るシリコン層は１０19／ｃｍ3以上の濃度のｐ型の導電
型不純物を有することを特徴とする請求項１記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323701A JPH07183395A (ja) | 1993-12-22 | 1993-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323701A JPH07183395A (ja) | 1993-12-22 | 1993-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183395A true JPH07183395A (ja) | 1995-07-21 |
Family
ID=18157639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323701A Pending JPH07183395A (ja) | 1993-12-22 | 1993-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183395A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11111942A (ja) * | 1997-09-30 | 1999-04-23 | Oki Electric Ind Co Ltd | 多結晶シリコンプラグを用いたコンタクトホールの形成方法 |
| US6800502B2 (en) | 1998-10-07 | 2004-10-05 | Lg Philips Lcd Co., Ltd. | Thin film transistor, method of producing the same, liquid crystal display, and thin film forming apparatus |
| US6891744B2 (en) | 1999-03-29 | 2005-05-10 | Hewlett-Packard Development Company, L.P. | Configurable nanoscale crossbar electronic circuits made by electrochemical reaction |
-
1993
- 1993-12-22 JP JP5323701A patent/JPH07183395A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11111942A (ja) * | 1997-09-30 | 1999-04-23 | Oki Electric Ind Co Ltd | 多結晶シリコンプラグを用いたコンタクトホールの形成方法 |
| US6800502B2 (en) | 1998-10-07 | 2004-10-05 | Lg Philips Lcd Co., Ltd. | Thin film transistor, method of producing the same, liquid crystal display, and thin film forming apparatus |
| US6891744B2 (en) | 1999-03-29 | 2005-05-10 | Hewlett-Packard Development Company, L.P. | Configurable nanoscale crossbar electronic circuits made by electrochemical reaction |
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