JPH077084A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH077084A JPH077084A JP4187032A JP18703292A JPH077084A JP H077084 A JPH077084 A JP H077084A JP 4187032 A JP4187032 A JP 4187032A JP 18703292 A JP18703292 A JP 18703292A JP H077084 A JPH077084 A JP H077084A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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-
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法を提供するこ
と。 【構成】 セルアレイ領域と周辺回路領域から構成され
る半導体メモリ装置において、前記セルアレイ領域と周
辺回路領域の間の境界領域に、前記セルアレイ領域を囲
む形でその上部が除去された形のトンネルが形成され
る。 【効果】 従来半導体メモリ装置で問題となったセルア
レイ領域と周辺回路領域の間の段差による導電層の信頼
度低下を防止できるだけではなく、周辺回路領域の表面
平坦化を同時に達成できる。
と。 【構成】 セルアレイ領域と周辺回路領域から構成され
る半導体メモリ装置において、前記セルアレイ領域と周
辺回路領域の間の境界領域に、前記セルアレイ領域を囲
む形でその上部が除去された形のトンネルが形成され
る。 【効果】 従来半導体メモリ装置で問題となったセルア
レイ領域と周辺回路領域の間の段差による導電層の信頼
度低下を防止できるだけではなく、周辺回路領域の表面
平坦化を同時に達成できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関するもので、特にセルアレイ領域と周辺回路
領域を含む半導体メモリ装置及びその製造方法に関する
ものである。
造方法に関するもので、特にセルアレイ領域と周辺回路
領域を含む半導体メモリ装置及びその製造方法に関する
ものである。
【０００２】
【従来の技術】DRAMメモリセルにおいて、セルキャパシ
タンスの増加はメモリセルの読み出し能力を向上させソ
フトエラー率を減少させる役割をすることによりセルの
メモリ特性を向上させるのに大きく寄与する。メモリセ
ルの集積度が増加するにしたがって１つのチップで単位
セルが示す面積は減り、これは結果的にセルキャパシタ
領域減少をもたらす。したがって集積度が増加すること
により、単位面積当たりの静電容量が増加しなければな
らない。
タンスの増加はメモリセルの読み出し能力を向上させソ
フトエラー率を減少させる役割をすることによりセルの
メモリ特性を向上させるのに大きく寄与する。メモリセ
ルの集積度が増加するにしたがって１つのチップで単位
セルが示す面積は減り、これは結果的にセルキャパシタ
領域減少をもたらす。したがって集積度が増加すること
により、単位面積当たりの静電容量が増加しなければな
らない。
【０００３】最近は、セルキャパシタンスを増加させる
ため多くの研究報告が提出されてきたが、これらの大部
分はセルキャパシタを構成するストリッジ電極のスタッ
ク形構造に関するものである。このような例には、富士
通社のフィン構造電極（3-DIMENSIONAL STACKD CAPACIT
OR CELL FOR 16M AND 64M DRAMS,by T.Ema et al.,IEDM
1988,pp.592〜595 ）、東芝社のボックス構造電極（A
New Stacked Capacitor Cell With Thin Box Structure
d Storage Node by S.Inoue et al.,SSDM,1989,PP.141
〜144 ）とSSC 構造電極（A SPREAD STACKED CAPACITOR
(SSC)CELL FOR64MBIT DRAMS by S.INOUE et al.,IEDM 1
989,pp31 〜 34 ）及び三菱社の円筒構造電極（NOVEL S
TACKD CAPACITOR CELL FOR 64Mb DRAM by W.Wakamiya e
t al.,VLSI technology symposium,1989,PP.69 〜70）
等がある。このようにDRAMを構成するキャパシタをスタ
ック形で製造する技術は簡単な工程，アルバ粒子に対す
る抵抗性，及びキャパシタンス増加の容易性などのいろ
いろな長所があるが、セル段差（１つのセルが完成され
たとき半導体基板表面からその上に形成された最終層ま
での高さの差）を増加させるという致命的な短所があ
る。セル段差の増加は後続工程で進行させる金属化工程
を難しくするが、そのうち特にセルアレイ領域と周辺回
路領域の間の境界領域での金属化を難しくする。
ため多くの研究報告が提出されてきたが、これらの大部
分はセルキャパシタを構成するストリッジ電極のスタッ
ク形構造に関するものである。このような例には、富士
通社のフィン構造電極（3-DIMENSIONAL STACKD CAPACIT
OR CELL FOR 16M AND 64M DRAMS,by T.Ema et al.,IEDM
1988,pp.592〜595 ）、東芝社のボックス構造電極（A
New Stacked Capacitor Cell With Thin Box Structure
d Storage Node by S.Inoue et al.,SSDM,1989,PP.141
〜144 ）とSSC 構造電極（A SPREAD STACKED CAPACITOR
(SSC)CELL FOR64MBIT DRAMS by S.INOUE et al.,IEDM 1
989,pp31 〜 34 ）及び三菱社の円筒構造電極（NOVEL S
TACKD CAPACITOR CELL FOR 64Mb DRAM by W.Wakamiya e
t al.,VLSI technology symposium,1989,PP.69 〜70）
等がある。このようにDRAMを構成するキャパシタをスタ
ック形で製造する技術は簡単な工程，アルバ粒子に対す
る抵抗性，及びキャパシタンス増加の容易性などのいろ
いろな長所があるが、セル段差（１つのセルが完成され
たとき半導体基板表面からその上に形成された最終層ま
での高さの差）を増加させるという致命的な短所があ
る。セル段差の増加は後続工程で進行させる金属化工程
を難しくするが、そのうち特にセルアレイ領域と周辺回
路領域の間の境界領域での金属化を難しくする。
【０００４】図１は従来の半導体メモリ装置の断面図
で、セルアレイ領域，周辺回路領域及びセルアレイ領域
と周辺回路領域の間の境界領域を図示したものである。
セルアレイ領域には、ソース領域１４，ドレイン領域１
６及びゲート電極１８から構成されたトランジスタ，前
記ゲート電極１８を他の導電層から隔離させるための絶
縁層２０，平坦化層２６，トランジスタの前記各ドレイ
ン領域１６と接触するビットライン２４，及びトランジ
スタの前記各ソース領域とその一部が接触し、ストリッ
ジ電極１００，誘電体膜１１０及びプレート電極１２０
から構成されるキャパシタＣ１，Ｃ２及びＣ３が形成さ
れており、周辺回路領域には多数のセンスアンプや周辺
回路を構成する素子，例えばソース領域１４，ドレイン
領域１６及びゲート電極１８から構成される１つのＭＯ
Ｓトランジスタが形成されている。前記したセルキャパ
シタンスを容易に増加させられる方法で円筒型キャパシ
タを形成する方法が主に使用されている。前記円筒型キ
ャパシタでは円筒の内面及び外面までセルキャパシタン
ス増加のための有効キャパシタ領域で利用される。した
がって、単位面積当たり確保できるキャパシタンスを増
加させるためには円筒の高さが増加される。しかしなが
ら、前記図１に図示された断面図を参照したとき、大き
なセルキャパシタンス確保のため円筒（ストリッジ電極
１００を構成している）の高さを増加させるほど、セル
アレイ領域と周辺回路領域の間の段差はさらに増加する
ことが分かる。セルアレイ領域と周辺回路領域の間の段
差増加は、後続工程で進行される導電層６０形成のため
の金属化工程時、いろいろな問題を起こすが、ノッチン
グ現象による導電層パターンの壊れ、段差縁部で発生す
るストリンガー及び導電層での断線（前記図１ではＡ部
分）がその代表的な問題である。
で、セルアレイ領域，周辺回路領域及びセルアレイ領域
と周辺回路領域の間の境界領域を図示したものである。
セルアレイ領域には、ソース領域１４，ドレイン領域１
６及びゲート電極１８から構成されたトランジスタ，前
記ゲート電極１８を他の導電層から隔離させるための絶
縁層２０，平坦化層２６，トランジスタの前記各ドレイ
ン領域１６と接触するビットライン２４，及びトランジ
スタの前記各ソース領域とその一部が接触し、ストリッ
ジ電極１００，誘電体膜１１０及びプレート電極１２０
から構成されるキャパシタＣ１，Ｃ２及びＣ３が形成さ
れており、周辺回路領域には多数のセンスアンプや周辺
回路を構成する素子，例えばソース領域１４，ドレイン
領域１６及びゲート電極１８から構成される１つのＭＯ
Ｓトランジスタが形成されている。前記したセルキャパ
シタンスを容易に増加させられる方法で円筒型キャパシ
タを形成する方法が主に使用されている。前記円筒型キ
ャパシタでは円筒の内面及び外面までセルキャパシタン
ス増加のための有効キャパシタ領域で利用される。した
がって、単位面積当たり確保できるキャパシタンスを増
加させるためには円筒の高さが増加される。しかしなが
ら、前記図１に図示された断面図を参照したとき、大き
なセルキャパシタンス確保のため円筒（ストリッジ電極
１００を構成している）の高さを増加させるほど、セル
アレイ領域と周辺回路領域の間の段差はさらに増加する
ことが分かる。セルアレイ領域と周辺回路領域の間の段
差増加は、後続工程で進行される導電層６０形成のため
の金属化工程時、いろいろな問題を起こすが、ノッチン
グ現象による導電層パターンの壊れ、段差縁部で発生す
るストリンガー及び導電層での断線（前記図１ではＡ部
分）がその代表的な問題である。
【０００５】
【発明が解決しようとする課題及びその課題を解決する
ための手段】本発明の目的は、セルアレイ領域と周辺回
路領域の間の段差を最小化し、信頼性ある金属化を可能
にする半導体メモリ装置を提供することにある。
ための手段】本発明の目的は、セルアレイ領域と周辺回
路領域の間の段差を最小化し、信頼性ある金属化を可能
にする半導体メモリ装置を提供することにある。
【０００６】本発明の他の目的は、前記半導体メモリ装
置を製造するにあたって、適合なその製造方法を提供す
ることにある。
置を製造するにあたって、適合なその製造方法を提供す
ることにある。
【０００７】本発明の前記目的は、セルアレイ領域と周
辺回路領域から構成される半導体メモリ装置において、
前記セルアレイ領域と周辺回路領域の間の境界領域に、
前記セルアレイ領域を囲む形でチャネルが形成されてあ
ることを特徴とする半導体メモリ装置により達成され
る。
辺回路領域から構成される半導体メモリ装置において、
前記セルアレイ領域と周辺回路領域の間の境界領域に、
前記セルアレイ領域を囲む形でチャネルが形成されてあ
ることを特徴とする半導体メモリ装置により達成され
る。
【０００８】本発明の前記又は他の目的は、セルアレイ
領域，周辺回路領域及びセルアレイ領域と周辺回路領域
の間の境界領域を含む半導体メモリ装置の製造方法にお
いて、半導体ウェーハの全面に絶縁物質層を形成する工
程と、前記境界領域の絶縁物質層に前記セル領域を囲む
溝を形成する工程と、前記溝の内面上に第１物質でチャ
ネルを形成する工程と、前記境界領域の絶縁物質層を除
去する工程を含む半導体メモリ装置の製造方法により達
成される。
領域，周辺回路領域及びセルアレイ領域と周辺回路領域
の間の境界領域を含む半導体メモリ装置の製造方法にお
いて、半導体ウェーハの全面に絶縁物質層を形成する工
程と、前記境界領域の絶縁物質層に前記セル領域を囲む
溝を形成する工程と、前記溝の内面上に第１物質でチャ
ネルを形成する工程と、前記境界領域の絶縁物質層を除
去する工程を含む半導体メモリ装置の製造方法により達
成される。
【０００９】前記第１物質は導電性又は非導電性でもあ
りえる。セルアレイ領域のキャパシタのストリッジ電極
と前記チャネルを同時に形成する場合には前記第１物質
は導電性物質であることが望ましい。このような導電性
物質としては、例えば不純物が注入されたポリシリコン
である。
りえる。セルアレイ領域のキャパシタのストリッジ電極
と前記チャネルを同時に形成する場合には前記第１物質
は導電性物質であることが望ましい。このような導電性
物質としては、例えば不純物が注入されたポリシリコン
である。
【００１０】前記チャネルは前記溝が形成された絶縁物
質層全面に第１物質を塗布し第１物質層が形成された溝
内部を第２物質で埋め立て、第２物質を蝕刻マスクとし
て用いて前記第１物質層を異方性蝕刻し前記溝の内面以
外の部分の第１物質層を除去し、前記第２物質及び前記
絶縁物質層を除去して形成することができる。
質層全面に第１物質を塗布し第１物質層が形成された溝
内部を第２物質で埋め立て、第２物質を蝕刻マスクとし
て用いて前記第１物質層を異方性蝕刻し前記溝の内面以
外の部分の第１物質層を除去し、前記第２物質及び前記
絶縁物質層を除去して形成することができる。
【００１１】この場合、前記第２物質としては任意の異
方性及び等方性蝕刻に対して前記第２物質と蝕刻率が異
なる物質ならいかなるものでも使用できる。例えば第１
物質が不純物が注入されたポリシリコンの場合、第２物
質にはレジストを使用することができる。
方性及び等方性蝕刻に対して前記第２物質と蝕刻率が異
なる物質ならいかなるものでも使用できる。例えば第１
物質が不純物が注入されたポリシリコンの場合、第２物
質にはレジストを使用することができる。
【００１２】前記第２物質としてレジストを使用し前記
溝内部を埋め立てる工程は前記第１物質層上に前記レジ
ストを前記溝の深さより厚く塗布した後、前記溝の内面
部位以外の第１物質層の最上部位が露出されるまでエッ
チバックして遂行する。
溝内部を埋め立てる工程は前記第１物質層上に前記レジ
ストを前記溝の深さより厚く塗布した後、前記溝の内面
部位以外の第１物質層の最上部位が露出されるまでエッ
チバックして遂行する。
【００１３】前記絶縁物質層は、前記チャネルを形成し
た後、前記境界領域以外の部位にレジスト層を形成した
後、前記レジスト層をエッチングマスクとして用いて蝕
刻工程を遂行し除去することができる。
た後、前記境界領域以外の部位にレジスト層を形成した
後、前記レジスト層をエッチングマスクとして用いて蝕
刻工程を遂行し除去することができる。
【００１４】又、本発明の前記又他の目的は、セルアレ
イ領域，周辺回路領域及びセルアレイ領域と周辺回路領
域の間の境界領域から構成される半導体メモリ装置を製
造するにおいて、半導体基板全面に絶縁物質層を形成す
る工程と、前記絶縁物質層を部分的に除去することによ
り、前記セルアレイ領域には各セルを構成するトランジ
スタのソース領域上にソース領域を含み、ソース領域よ
り広い凹部を形成し、前記境界領域で前記セルアレイ領
域を囲む溝を形成する工程と、結果物全面にストリッジ
電極の形成のための第１物質層を形成する工程と、前記
凹部及び溝の第１物質上に第２物質を埋め立てる工程
と、前記第２物質を蝕刻マスクにし、前記第１物質層を
蝕刻対象物にした異方性蝕刻を結果物全面に行ない凹部
及び溝の内面上に形成された部分以外の全ての第１物質
層全てを除去する工程と、前記第２物質を除去する工程
と、及び前記セルアレイ領域及び境界領域の絶縁物質層
を除去する工程からなることを特徴とする半導体メモリ
装置の製造方法により達成させられることもある。
イ領域，周辺回路領域及びセルアレイ領域と周辺回路領
域の間の境界領域から構成される半導体メモリ装置を製
造するにおいて、半導体基板全面に絶縁物質層を形成す
る工程と、前記絶縁物質層を部分的に除去することによ
り、前記セルアレイ領域には各セルを構成するトランジ
スタのソース領域上にソース領域を含み、ソース領域よ
り広い凹部を形成し、前記境界領域で前記セルアレイ領
域を囲む溝を形成する工程と、結果物全面にストリッジ
電極の形成のための第１物質層を形成する工程と、前記
凹部及び溝の第１物質上に第２物質を埋め立てる工程
と、前記第２物質を蝕刻マスクにし、前記第１物質層を
蝕刻対象物にした異方性蝕刻を結果物全面に行ない凹部
及び溝の内面上に形成された部分以外の全ての第１物質
層全てを除去する工程と、前記第２物質を除去する工程
と、及び前記セルアレイ領域及び境界領域の絶縁物質層
を除去する工程からなることを特徴とする半導体メモリ
装置の製造方法により達成させられることもある。
【００１５】前記セルアレイ領域及び境界領域の絶縁物
層は、前記第２物質を除去した後結果物の全面に第３物
質層を形成した後，前記セルアレイ領域の全部と前記境
界領域の一部が露出されるように前記第３物質層を部分
的に除去し第３物質層パターンを形成し、前記第３物質
層パターンを蝕刻マスクとして用いてセルアレイ及び境
界領域の絶縁物質層を除去する。前記絶縁物質層を除去
した後第３物質層パタ−ンを除去する。前記第３物質は
前記絶縁物質と蝕刻率が異なる感光性物質が望ましく，
この例にはレジストがある。
層は、前記第２物質を除去した後結果物の全面に第３物
質層を形成した後，前記セルアレイ領域の全部と前記境
界領域の一部が露出されるように前記第３物質層を部分
的に除去し第３物質層パターンを形成し、前記第３物質
層パターンを蝕刻マスクとして用いてセルアレイ及び境
界領域の絶縁物質層を除去する。前記絶縁物質層を除去
した後第３物質層パタ−ンを除去する。前記第３物質は
前記絶縁物質と蝕刻率が異なる感光性物質が望ましく，
この例にはレジストがある。
【００１６】
【作用】本発明による半導体装置によると、従来半導体
メモリ装置で問題となったセルアレイ領域と周辺回路領
域の間の段差による導電層の信頼度低下を防止できるだ
けではなく、周辺回路領域の表面平坦化を同時に達成で
きる。
メモリ装置で問題となったセルアレイ領域と周辺回路領
域の間の段差による導電層の信頼度低下を防止できるだ
けではなく、周辺回路領域の表面平坦化を同時に達成で
きる。
【００１７】
【実施例】以下，本発明に係る実施例を添付図面に従っ
て説明する。図面の符号が前記図１で参照した図面の符
号と同じ場合は同一部分を意味する。
て説明する。図面の符号が前記図１で参照した図面の符
号と同じ場合は同一部分を意味する。
【００１８】図２は本発明の方法により製造された半導
体メモリ装置の製造方法を説明するための簡略な斜視図
で、セルアレイ領域Ｒ１，周辺回路領域Ｒ３及びセルア
レイ領域と周辺領域の間の境界領域Ｒ２が表示された図
面である。同図で前記境界領域Ｒ２には前記セルアレイ
領域Ｒ１を囲む形でチャンネルＴが形成されたことが分
かる。
体メモリ装置の製造方法を説明するための簡略な斜視図
で、セルアレイ領域Ｒ１，周辺回路領域Ｒ３及びセルア
レイ領域と周辺領域の間の境界領域Ｒ２が表示された図
面である。同図で前記境界領域Ｒ２には前記セルアレイ
領域Ｒ１を囲む形でチャンネルＴが形成されたことが分
かる。
【００１９】図３Ａ及び図３Ｂは本発明の方法により製
造されるメモリ装置を説明するための半導体メモリ装置
の斜視図である。
造されるメモリ装置を説明するための半導体メモリ装置
の斜視図である。
【００２０】図３Ａに示した半導体メモリ装置はセルア
レイ領域，周辺回路領域及びその両者の間の境界領域に
分けられる半導体基板１０を含む。ここで、前記セルア
レイ領域はソース領域１４，ドレイン領域１６及びゲー
ト電極１８から構成されたトランジスタと前記トランジ
スタのドレイン領域１６と接触するビットライン２４を
含む。前記周辺回路領域には又，ソース領域１４，ドレ
イン領域１６及びゲート電極１８から構成されたトラン
ジスタが形成されている。前記境界領域には前記セルア
レイ領域と周辺回路領域を隔離するフィールド酸化膜１
２が形成されている。前記半導体メモリ装置は又，平坦
化層２６，セルアレイ領域に形成された前記トランジス
タのソース領域１４と接触するように形成されストリッ
ジ電極を構成することになる柱１００ａ，前記柱１００
ａが形成されている基板全面に積層され前記平坦化層２
６を部分的に露出させる蝕刻阻止層２８（例えばシリコ
ン室化膜）及び絶縁物質層３０，前記蝕刻阻止層２８及
び絶縁物質層３０に形成され前記柱１００ａ及び平坦化
層２６を露出させセルアレイ領域だけに形成される凹部
９，及び前記蝕刻阻止層及び絶縁物質層３０に形成され
前記セルアレイ領域を囲む形で前記平坦化層２６を露出
させる溝７を含む。前記半導体メモリ装置は、セルアレ
イ領域に形成されるキャパシター及び境界領域に形成さ
れるチャネルを形成するための中間工程で製造される。
レイ領域，周辺回路領域及びその両者の間の境界領域に
分けられる半導体基板１０を含む。ここで、前記セルア
レイ領域はソース領域１４，ドレイン領域１６及びゲー
ト電極１８から構成されたトランジスタと前記トランジ
スタのドレイン領域１６と接触するビットライン２４を
含む。前記周辺回路領域には又，ソース領域１４，ドレ
イン領域１６及びゲート電極１８から構成されたトラン
ジスタが形成されている。前記境界領域には前記セルア
レイ領域と周辺回路領域を隔離するフィールド酸化膜１
２が形成されている。前記半導体メモリ装置は又，平坦
化層２６，セルアレイ領域に形成された前記トランジス
タのソース領域１４と接触するように形成されストリッ
ジ電極を構成することになる柱１００ａ，前記柱１００
ａが形成されている基板全面に積層され前記平坦化層２
６を部分的に露出させる蝕刻阻止層２８（例えばシリコ
ン室化膜）及び絶縁物質層３０，前記蝕刻阻止層２８及
び絶縁物質層３０に形成され前記柱１００ａ及び平坦化
層２６を露出させセルアレイ領域だけに形成される凹部
９，及び前記蝕刻阻止層及び絶縁物質層３０に形成され
前記セルアレイ領域を囲む形で前記平坦化層２６を露出
させる溝７を含む。前記半導体メモリ装置は、セルアレ
イ領域に形成されるキャパシター及び境界領域に形成さ
れるチャネルを形成するための中間工程で製造される。
【００２１】前記図３Ｂは、後続工程を進行した前記図
３Ａで図示した半導体メモリ装置を図示した斜視図であ
る。セルアレイ領域には前記凹部９を利用して形成され
た円筒型ストリッジ電極１００が形成されており、境界
領域には前記溝７を利用して形成されたチャネル２００
が形成されている。
３Ａで図示した半導体メモリ装置を図示した斜視図であ
る。セルアレイ領域には前記凹部９を利用して形成され
た円筒型ストリッジ電極１００が形成されており、境界
領域には前記溝７を利用して形成されたチャネル２００
が形成されている。
【００２２】図４Ａないし図６Ｅは本発明による半導体
メモリ装置の製造方法を説明するための断面図である。
メモリ装置の製造方法を説明するための断面図である。
【００２３】まず、図４Ａはストリッジ電極形成のため
の凹部９及びチャネル２００形成のための溝７を形成す
る工程を図示したものである。下部構造物（セルアレイ
領域では単位セルを構成するトランジスタを意味し、周
辺回路領域では周辺回路を構成するいろいろな素子を意
味する。）が形成されている半導体基板全面にＢＰＳＧ
層と同じ厚さ３０００オングストローム〜７０００オン
グストロームの絶縁物質層３０を形成する。次いで、絶
縁物質層を部分的に除去することによりセルアレイ領域
では各セル単位に限定され、各セルを構成するトランジ
スタのソース領域上にソース領域より広い内径３０００
オングストローム〜５０００オングストロームのシリン
ダー形凹部９を形成し、境界領域では前記セルアレイ領
域を囲む幅３０００オングストローム〜５０００オング
ストロームの溝７を形成する。このとき前記溝７は一つ
以上形成されることが望ましい。
の凹部９及びチャネル２００形成のための溝７を形成す
る工程を図示したものである。下部構造物（セルアレイ
領域では単位セルを構成するトランジスタを意味し、周
辺回路領域では周辺回路を構成するいろいろな素子を意
味する。）が形成されている半導体基板全面にＢＰＳＧ
層と同じ厚さ３０００オングストローム〜７０００オン
グストロームの絶縁物質層３０を形成する。次いで、絶
縁物質層を部分的に除去することによりセルアレイ領域
では各セル単位に限定され、各セルを構成するトランジ
スタのソース領域上にソース領域より広い内径３０００
オングストローム〜５０００オングストロームのシリン
ダー形凹部９を形成し、境界領域では前記セルアレイ領
域を囲む幅３０００オングストローム〜５０００オング
ストロームの溝７を形成する。このとき前記溝７は一つ
以上形成されることが望ましい。
【００２４】図４Ｂを参照すると、第１物質層１００ｂ
を形成する工程，及び前記凹部を第２物質７０で埋める
工程を図示したものである。前記凹部及び溝（図４Ａの
参照符号９及び７）が形成されている基板全面に第１物
質としてストリッジ電極形成のための導電物質，例えば
多結晶シリコンのような物資を蒸着し厚さ５００オング
ストローム〜１５００オングストロームの第１物質層１
００ｂを形成する。次いで、任意の異方性蝕刻または等
方性（主に湿式）蝕刻に対して前記第１物質層１００ｂ
を構成する物質とはその蝕刻率が異なる第２物質７０，
例えばフォトレジストを結果物全面に前記凹部と溝の深
さ以上の厚さで塗布した後、前記第１物質層１００ｂの
最上部分面が現れるまで前記第２物質だけをエッチバッ
クすることにより、前記凹部及び構内だけに第２物質が
埋められるようにする。
を形成する工程，及び前記凹部を第２物質７０で埋める
工程を図示したものである。前記凹部及び溝（図４Ａの
参照符号９及び７）が形成されている基板全面に第１物
質としてストリッジ電極形成のための導電物質，例えば
多結晶シリコンのような物資を蒸着し厚さ５００オング
ストローム〜１５００オングストロームの第１物質層１
００ｂを形成する。次いで、任意の異方性蝕刻または等
方性（主に湿式）蝕刻に対して前記第１物質層１００ｂ
を構成する物質とはその蝕刻率が異なる第２物質７０，
例えばフォトレジストを結果物全面に前記凹部と溝の深
さ以上の厚さで塗布した後、前記第１物質層１００ｂの
最上部分面が現れるまで前記第２物質だけをエッチバッ
クすることにより、前記凹部及び構内だけに第２物質が
埋められるようにする。
【００２５】図５Ｃを参照すると、円筒型ストリッジ電
極１００，チャネル２００及び第３物質層パターン７４
を形成する工程を図示したもので、前記第２物質（図４
Ｂの参照符号７０）を蝕刻マスクとし前記第１物質層
（図４Ｂの参照符号１００ｂ）を蝕刻対象物とした異方
性蝕刻を結果物全面に行うことにより、セルアレイ領域
では各セル単位に限定された形で前記ストリッジ電極１
００を形成し、境界領域では、前記セルアレイ領域を囲
む形でチャネル２００を形成する。このようにして収得
した、そのチャネルの層の高さはストリッジ電極の層の
高さと同じである。
極１００，チャネル２００及び第３物質層パターン７４
を形成する工程を図示したもので、前記第２物質（図４
Ｂの参照符号７０）を蝕刻マスクとし前記第１物質層
（図４Ｂの参照符号１００ｂ）を蝕刻対象物とした異方
性蝕刻を結果物全面に行うことにより、セルアレイ領域
では各セル単位に限定された形で前記ストリッジ電極１
００を形成し、境界領域では、前記セルアレイ領域を囲
む形でチャネル２００を形成する。このようにして収得
した、そのチャネルの層の高さはストリッジ電極の層の
高さと同じである。
【００２６】又そのトンネルの厚さは前記ストリッジ電
極の厚さと同じである。そして、周辺回路領域及び境界
領域の一部に第３物質層７４を形成するが通常前記第３
物質層で光に感光する物質，例えばフォトレジストを使
うことが望ましい。前記フォトレジストを塗布した後露
光及び現状工程に第３物質層７４であるレジストパター
ンが形成されるが、このとき、マスクのミスアライン
（Ｍｉｓａｌｉｇｎ）等により願うパターンの形とは若
干ずれて（Ｌ部分程度）形成されることも有り得る。
極の厚さと同じである。そして、周辺回路領域及び境界
領域の一部に第３物質層７４を形成するが通常前記第３
物質層で光に感光する物質，例えばフォトレジストを使
うことが望ましい。前記フォトレジストを塗布した後露
光及び現状工程に第３物質層７４であるレジストパター
ンが形成されるが、このとき、マスクのミスアライン
（Ｍｉｓａｌｉｇｎ）等により願うパターンの形とは若
干ずれて（Ｌ部分程度）形成されることも有り得る。
【００２７】図５Ｄを参照すると、絶縁物質層３０を除
去する工程を図示したもので、前記第３物質層７４を蝕
刻マスクにし前記絶縁物質層３０を蝕刻対象物とした等
方性蝕刻（通常，湿式蝕刻）を結果物全面に行うことに
より前記絶縁物質層３０を除去する。このときレジスト
パターン形成のための露光時発生するかもしれないミス
アラインにより、前記パターンが周辺回路領域方向に縮
小された形で形成される場合、前記湿式蝕刻後除去され
ず残らなけらばならない周辺回路領域上の絶縁物質層ま
で除去されるので本発明の目的を達成できない場合が生
じる。前記図４Ａで前記溝７を一つ以上形成したもの
は、マスクパターンのミスアラインで発生する言及した
問題点を防止するためである。
去する工程を図示したもので、前記第３物質層７４を蝕
刻マスクにし前記絶縁物質層３０を蝕刻対象物とした等
方性蝕刻（通常，湿式蝕刻）を結果物全面に行うことに
より前記絶縁物質層３０を除去する。このときレジスト
パターン形成のための露光時発生するかもしれないミス
アラインにより、前記パターンが周辺回路領域方向に縮
小された形で形成される場合、前記湿式蝕刻後除去され
ず残らなけらばならない周辺回路領域上の絶縁物質層ま
で除去されるので本発明の目的を達成できない場合が生
じる。前記図４Ａで前記溝７を一つ以上形成したもの
は、マスクパターンのミスアラインで発生する言及した
問題点を防止するためである。
【００２８】図６Ｅを参照すると、導電層６０を形成す
る工程を図示したもので、前記ストリッジ電極１００全
面に固有導電物質，例えばＴａ２Ｏ３やＯＮＯ膜を塗布
し誘電体膜１１０を形成し、結果物全面に不純物がドー
プされた多結晶シリコンのような導電物質を蒸着した後
パターニングすることによりプレート電極１２０を形成
した後，結果物全面に，例えばＢＰＳＧ（Ｂｏｒｏ Ｐ
ｈｏｓｐｈｏｒｏｕｓＳｉｌｉｃａｔｅ Ｇｌａｓｓ）
のような絶縁物質を塗布し層間絶縁層４０を形成する。
引き続き、導電層６０を形成するが、これは通常の金属
化工程による。
る工程を図示したもので、前記ストリッジ電極１００全
面に固有導電物質，例えばＴａ２Ｏ３やＯＮＯ膜を塗布
し誘電体膜１１０を形成し、結果物全面に不純物がドー
プされた多結晶シリコンのような導電物質を蒸着した後
パターニングすることによりプレート電極１２０を形成
した後，結果物全面に，例えばＢＰＳＧ（Ｂｏｒｏ Ｐ
ｈｏｓｐｈｏｒｏｕｓＳｉｌｉｃａｔｅ Ｇｌａｓｓ）
のような絶縁物質を塗布し層間絶縁層４０を形成する。
引き続き、導電層６０を形成するが、これは通常の金属
化工程による。
【００２９】図７は本発明による半導体メモリ装置の製
造方法の一適用例を説明するための断面図で、前記図４
Ａないし図６Ｅではその表面が平坦化層（参照符号２
６）を形成し、キャパシタを形成する前に表面を平坦化
にした後チャネルを形成した場合を図示しているが、前
記図７では平坦化工程なしにキャパシタを形成した場合
でも前述した本発明の目的を達成できることを示してい
る。
造方法の一適用例を説明するための断面図で、前記図４
Ａないし図６Ｅではその表面が平坦化層（参照符号２
６）を形成し、キャパシタを形成する前に表面を平坦化
にした後チャネルを形成した場合を図示しているが、前
記図７では平坦化工程なしにキャパシタを形成した場合
でも前述した本発明の目的を達成できることを示してい
る。
【００３０】なお、本発明は前記実施例に限定されるも
のではなく、本発明の精神を逸脱しない範囲で種々の改
変をなし得ることは勿論である。
のではなく、本発明の精神を逸脱しない範囲で種々の改
変をなし得ることは勿論である。
【００３１】
【発明の効果】したがって本発明による半導体メモリ装
置によると、セルアレイ領域と周辺回路領域の間の境界
領域にセルアレイを形成するため使われる物質でチャネ
ルを一つ以上形成し境界領域で発生する段差を最小化す
る。その結果、従来、半導体メモリ装置で問題となっ
た，セルアレイ領域と周辺回路領域の間の段差による導
電層の信頼度低下問題を防止できるだけではなく、周辺
回路領域の表面平坦化を同時に達成できる。
置によると、セルアレイ領域と周辺回路領域の間の境界
領域にセルアレイを形成するため使われる物質でチャネ
ルを一つ以上形成し境界領域で発生する段差を最小化す
る。その結果、従来、半導体メモリ装置で問題となっ
た，セルアレイ領域と周辺回路領域の間の段差による導
電層の信頼度低下問題を防止できるだけではなく、周辺
回路領域の表面平坦化を同時に達成できる。
【図１】図１は従来方法により製造された半導体メモリ
装置の断面図。
装置の断面図。
【図２】図２は本発明の方法により製造された半導体メ
モリ装置を説明するための簡略な斜視図。
モリ装置を説明するための簡略な斜視図。
【図３】図３Ａ及び図３Ｂは本発明の方法により製造さ
れる半導体メモリ装置を説明するための半導体メモリ装
置の斜視図。
れる半導体メモリ装置を説明するための半導体メモリ装
置の斜視図。
【図４】図４Ａ及び図４Ｂは本発明による半導体メモリ
装置の製造方法を説明するための断面図。
装置の製造方法を説明するための断面図。
【図５】図５Ｃ及び図５Ｄは本発明による半導体メモリ
装置の製造方法を説明するための断面図。
装置の製造方法を説明するための断面図。
【図６】図６Ｅは本発明による半導体メモリ装置の製造
方法を説明するための断面図。
方法を説明するための断面図。
【図７】図７は本発明による半導体メモリ装置の製造方
法の一適用例を説明するための断面図。
法の一適用例を説明するための断面図。
７…溝 ９…凹部 １４，１６，１８．．トランジスタ− ３０…絶縁物質層 ７０…第２物質 ７４…第３物質層 １００…ストリッジ電極 １００ｂ…第１物質層 ２００…チャネル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｓ
Claims (12)
- 【請求項１】セルアレイ領域，周辺回路領域及び前記セ
ルアレイ領域と周辺回路領域の間の境界領域で構成され
る半導体メモリ装置において、前記境界領域に前記セル
アレイ領域を囲む形でチャネルが形成されていることを
特徴とする半導体メモリ装置。 - 【請求項２】前記セルアレイ領域に形成されたメモリセ
ルは１つのキャパシタと１つのトランジスタで構成され
るダイナミックランダムアクセスメモリセルであること
を特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】前記キャパシタは円筒型ストリッジ電極で
構成されることを特徴とする請求項２記載の半導体メモ
リ装置。 - 【請求項４】前記チャネルの最上部はセルアレイ領域に
形成された前記ストリッジ電極の最上部と同じ高さで形
成されることを特徴とする請求項３記載の半導体メモリ
装置。 - 【請求項５】前記チャネルの厚さは前記円筒型ストリッ
ジ電極の厚さと同一であることを特徴とする請求項３記
載の半導体メモリ装置。 - 【請求項６】前記チャネルは１個以上形成されることを
特徴とする請求項１記載の半導体メモリ装置。 - 【請求項７】セルアレイ領域，周辺回路領域及びセルア
レイ領域と周辺回路領域の間の境界領域を含む半導体メ
モリ装置の製造方法において、半導体ウェーハの全面に
絶縁物質層を形成する工程と、前記境界領域の絶縁物質
層に前記セルアレイ領域を囲む溝を形成する工程と、前
記溝の内面上に第１物質で構成された上部が除去された
トンネルを形成する工程と、前記境界領域の絶縁物質層
を除去する工程とを含む半導体メモリ装置の製造方法。 - 【請求項８】前記チャネルは前記溝が形成された絶縁物
質層の全面に第１物質を塗布して第１物質層を形成し、
前記第１物質層が形成された溝内部を第２物質で埋め立
て、前記第２物質を蝕刻マスクに用いて前記第１物質層
を異方性蝕刻し前記溝内面以外の部分の第１物質層を除
去し、前記第２物質及び前記絶縁物質層を除去して形成
することを特徴とする請求項７記載の半導体メモリ装置
の製造方法。 - 【請求項９】前記第１物質層上に前記レジストを前記溝
の深さよりも厚く塗布した後、前記溝内面部位以外に形
成された第１物質層の最上部が露出されるまでエッチバ
ックし溝を埋め立てることを特徴とする請求項８記載の
半導体メモリ装置の製造方法。 - 【請求項１０】前記チャネルを形成した後、前記境界領
域以外の部位にレジスト層を形成した後、前記レジスト
層をエッチングマスクとして用いて前記絶縁物質層を蝕
刻し除去することを特徴とする請求項７記載の半導体メ
モリ装置の製造方法。 - 【請求項１１】セルアレイ領域，周辺回路領域及びセル
アレイ領域と周辺回路領域の間の境界領域で構成される
半導体メモリ装置を製造するにおいて、半導体基板全面
に絶縁物質層を形成する工程と、前記絶縁物質層を部分
的に除去することにより、前記セルアレイ領域には各セ
ルを構成するトランジスタのソース領域上にソース領域
を含み、ソース領域より広い凹部を形成し、前記境界領
域で前記セルアレイ領域を囲む溝を形成する工程と、結
果物全面にストリッジ電極の形成のための第１物質を形
成する工程と、前記凹部及び溝の第１物質層上に第２物
質を埋め立てる工程と、前記第２物質を蝕刻マスクに
し、前記第１物質層を蝕刻対象物にした異方性蝕刻を結
果物全面に行ない凹部及び溝の内面上に形成された部分
以外の全ての第１物質層全てを除去する工程と、前記第
２物質を除去する工程と、及び前記セルアレイ領域及び
境界領域の絶縁物質層を除去する工程からなることを特
徴とする半導体メモリ装置の製造方法。 - 【請求項１２】前記セルアレイ領域及び境界領域の絶縁
物質層を除去する工程は、前記第２物質を除去した後結
果物の全面に第３物質層を形成した後、前記セルアレイ
領域の全部と前記境界領域の一部が露出されるように前
記第３物質を部分的に除去し第３物質層パターンを形成
する工程と、前記第３物質層パターンを蝕刻マスクとし
て用いて前記セルアレイ領域及び境界領域の絶縁物質層
を除去した後前記第３物質層パターンを除去する工程か
らなることを特徴とする請求項１１記載の半導体メモリ
装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920000052A KR960003864B1 (ko) | 1992-01-06 | 1992-01-06 | 반도체 메모리장치 및 그 제조방법 |
| KR1992P52 | 1992-01-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077084A true JPH077084A (ja) | 1995-01-10 |
| JP2608363B2 JP2608363B2 (ja) | 1997-05-07 |
Family
ID=19327560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187032A Expired - Fee Related JP2608363B2 (ja) | 1992-01-06 | 1992-07-14 | 半導体メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5279983A (ja) |
| JP (1) | JP2608363B2 (ja) |
| KR (1) | KR960003864B1 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997019468A1 (fr) * | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif |
| KR20000029201A (ko) * | 1998-10-20 | 2000-05-25 | 가네코 히사시 | 반도체 메모리 디바이스 및 그의 제조 방법 |
| US6255151B1 (en) | 1997-12-19 | 2001-07-03 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing same |
| US6258649B1 (en) | 1998-09-03 | 2001-07-10 | Hitachi, Ltd | Semiconductor integrated circuit device and method of manufacturing the same |
| US6444405B1 (en) | 1999-07-01 | 2002-09-03 | Hitachi, Ltd. | Method of forming conductive layers in the trenches or through holes made in an insulating film on a semiconductors substrate |
| US6462369B1 (en) | 1999-05-12 | 2002-10-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory cell with porous cylindrical electrode |
| JP2004022850A (ja) * | 2002-06-18 | 2004-01-22 | Renesas Technology Corp | 半導体記憶装置の製造方法 |
| KR100416601B1 (ko) * | 2001-06-30 | 2004-02-05 | 삼성전자주식회사 | 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| JP2005223339A (ja) * | 2004-02-04 | 2005-08-18 | Samsung Electronics Co Ltd | キャパシタを有する半導体素子およびその製造方法 |
| JP2009164535A (ja) * | 2008-01-10 | 2009-07-23 | Elpida Memory Inc | 半導体装置、及びその製造方法 |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003864B1 (ko) * | 1992-01-06 | 1996-03-23 | 삼성전자주식회사 | 반도체 메모리장치 및 그 제조방법 |
| JP2820187B2 (ja) * | 1992-04-16 | 1998-11-05 | 三星電子 株式会社 | 半導体装置の製造方法 |
| KR100189963B1 (ko) * | 1992-11-27 | 1999-06-01 | 윤종용 | 반도체 메모리장치 및 그 제조방법 |
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR960015490B1 (ko) * | 1993-07-28 | 1996-11-14 | 삼성전자 주식회사 | 반도체장치 및 그 제조방법 |
| KR970007830B1 (ko) * | 1993-12-21 | 1997-05-17 | 현대전자산업 주식회사 | 반도체 장치 및 그 제조방법 |
| JPH07235537A (ja) * | 1994-02-23 | 1995-09-05 | Mitsubishi Electric Corp | 表面が平坦化された半導体装置およびその製造方法 |
| JP2770789B2 (ja) * | 1995-05-22 | 1998-07-02 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| KR0147640B1 (ko) * | 1995-05-30 | 1998-08-01 | 김광호 | 반도체 장치의 커패시터 및 그 제조방법 |
| US5624865A (en) * | 1995-10-13 | 1997-04-29 | Micron Technology, Inc. | High pressure reoxidation anneal of silicon nitride for reduced thermal budget silicon processing |
| US5643819A (en) * | 1995-10-30 | 1997-07-01 | Vanguard International Semiconductor Corporation | Method of fabricating fork-shaped stacked capacitors for DRAM cells |
| KR0168355B1 (ko) * | 1995-11-02 | 1999-02-01 | 김광호 | 반도체장치의 배선 형성방법 |
| US5595929A (en) * | 1996-01-16 | 1997-01-21 | Vanguard International Semiconductor Corporation | Method for fabricating a dram cell with a cup shaped storage node |
| JPH1070252A (ja) * | 1996-08-27 | 1998-03-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100213249B1 (ko) * | 1996-10-10 | 1999-08-02 | 윤종용 | 반도체 메모리셀의 레이아웃 |
| US5728617A (en) * | 1996-11-12 | 1998-03-17 | Vanguard International Semiconductor Corporation | Method for fabricating vertical walled stacked capacitors for dram cells |
| US5731130A (en) * | 1996-11-12 | 1998-03-24 | Vanguard International Semiconductor Corporation | Method for fabricating stacked capacitors on dynamic random access memory cells |
| US5834349A (en) * | 1996-12-02 | 1998-11-10 | Vanguard International Semiconductor Corporation | Method for fabricating memory cells using chemical mechanical polishing technology |
| US5753547A (en) * | 1997-01-28 | 1998-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Formation of a cylindrical polysilicon module in dram technology |
| US6258662B1 (en) * | 1997-05-06 | 2001-07-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming cylindrical DRAM capacitors |
| US6077560A (en) * | 1997-12-29 | 2000-06-20 | 3M Innovative Properties Company | Method for continuous and maskless patterning of structured substrates |
| JP2000049306A (ja) * | 1998-07-29 | 2000-02-18 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US6174824B1 (en) | 1999-03-04 | 2001-01-16 | International Business Machines Corporation | Post-processing a completed semiconductor device |
| TW448565B (en) * | 1999-06-03 | 2001-08-01 | Taiwan Semiconductor Mfg | Structure and manufacture method for window-frame type capacitor |
| US6077738A (en) * | 1999-06-25 | 2000-06-20 | Taiwan Semiconductor Manufacturing Company | Inter-level dielectric planarization approach for a DRAM crown capacitor process |
| TW429579B (en) * | 1999-08-23 | 2001-04-11 | Taiwan Semiconductor Mfg | Manufacturing method of inter-layer dielectric |
| JP4703807B2 (ja) * | 1999-11-29 | 2011-06-15 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| KR100400047B1 (ko) * | 2001-11-19 | 2003-09-29 | 삼성전자주식회사 | 반도체 소자의 본딩패드 구조 및 그 형성방법 |
| KR100487558B1 (ko) * | 2003-03-03 | 2005-05-03 | 삼성전자주식회사 | 반실린더형 캐패시터를 갖는 강유전체 메모리 소자 및 그제조방법 |
| DE112005000820B4 (de) * | 2004-04-15 | 2022-05-12 | Milwaukee Electric Tool Corp. | Säge, wie eine Gehrungssäge |
| KR100549012B1 (ko) * | 2004-06-24 | 2006-02-02 | 삼성전자주식회사 | 박스형의 실린더형 스토리지 노드들을 갖는 반도체소자 및그 제조방법 |
| JP2006032574A (ja) * | 2004-07-14 | 2006-02-02 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR100712989B1 (ko) * | 2005-03-14 | 2007-05-02 | 주식회사 하이닉스반도체 | 리세스 채널 및 비대칭접합 구조를 갖는 반도체 소자의제조방법 |
| KR100634251B1 (ko) * | 2005-06-13 | 2006-10-13 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US7381635B2 (en) * | 2005-07-18 | 2008-06-03 | International Business Machines Corporation | Method and structure for reduction of soft error rates in integrated circuits |
| US7482221B2 (en) * | 2005-08-15 | 2009-01-27 | Infineon Technologies Ag | Memory device and method of manufacturing a memory device |
| JP2011108927A (ja) * | 2009-11-19 | 2011-06-02 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2011146428A (ja) * | 2010-01-12 | 2011-07-28 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| KR102173083B1 (ko) * | 2014-06-11 | 2020-11-02 | 삼성전자주식회사 | 높은 종횡비를 갖는 반도체 소자 형성 방법 및 관련된 소자 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410651A (ja) * | 1990-04-27 | 1992-01-14 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57210657A (en) * | 1981-06-19 | 1982-12-24 | Toshiba Corp | Array substrate for display device |
| JPH0821682B2 (ja) * | 1987-04-24 | 1996-03-04 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US5171713A (en) * | 1990-01-10 | 1992-12-15 | Micrunity Systems Eng | Process for forming planarized, air-bridge interconnects on a semiconductor substrate |
| JP2905583B2 (ja) * | 1990-09-13 | 1999-06-14 | 株式会社日立製作所 | 半導体集積回路装置 |
| KR960003864B1 (ko) * | 1992-01-06 | 1996-03-23 | 삼성전자주식회사 | 반도체 메모리장치 및 그 제조방법 |
-
1992
- 1992-01-06 KR KR1019920000052A patent/KR960003864B1/ko not_active IP Right Cessation
- 1992-06-30 US US07/906,376 patent/US5279983A/en not_active Expired - Lifetime
- 1992-07-14 JP JP4187032A patent/JP2608363B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-30 US US08/129,369 patent/US5386382A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410651A (ja) * | 1990-04-27 | 1992-01-14 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997019468A1 (fr) * | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif |
| US7196368B2 (en) | 1995-11-20 | 2007-03-27 | Renesas Technology Corp. | Semiconductor memory arrangements with crown shaped capacitor arrangements trenched in interlayer dielectric film |
| US6255151B1 (en) | 1997-12-19 | 2001-07-03 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing same |
| US6423992B2 (en) | 1997-12-19 | 2002-07-23 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6258649B1 (en) | 1998-09-03 | 2001-07-10 | Hitachi, Ltd | Semiconductor integrated circuit device and method of manufacturing the same |
| KR20000029201A (ko) * | 1998-10-20 | 2000-05-25 | 가네코 히사시 | 반도체 메모리 디바이스 및 그의 제조 방법 |
| US6462369B1 (en) | 1999-05-12 | 2002-10-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory cell with porous cylindrical electrode |
| US6541337B2 (en) | 1999-05-12 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and manufacturing method thereof |
| US6770528B2 (en) | 1999-07-01 | 2004-08-03 | Hitachi Ulsi Systems Co., Ltd. | Method of forming a data-storing capacitive element made in an insulating film on a semiconductor substrate |
| US6444405B1 (en) | 1999-07-01 | 2002-09-03 | Hitachi, Ltd. | Method of forming conductive layers in the trenches or through holes made in an insulating film on a semiconductors substrate |
| KR100416601B1 (ko) * | 2001-06-30 | 2004-02-05 | 삼성전자주식회사 | 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| JP2004022850A (ja) * | 2002-06-18 | 2004-01-22 | Renesas Technology Corp | 半導体記憶装置の製造方法 |
| US6743693B2 (en) | 2002-06-18 | 2004-06-01 | Renesas Technology Corp. | Method of manufacturing semiconductor memory |
| JP2005223339A (ja) * | 2004-02-04 | 2005-08-18 | Samsung Electronics Co Ltd | キャパシタを有する半導体素子およびその製造方法 |
| JP2009164535A (ja) * | 2008-01-10 | 2009-07-23 | Elpida Memory Inc | 半導体装置、及びその製造方法 |
| US8188529B2 (en) | 2008-01-10 | 2012-05-29 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
| USRE46882E1 (en) | 2008-01-10 | 2018-05-29 | Longitude Semiconductor S.A.R.L. | Semiconductor device and method for manufacturing the same |
| USRE47988E1 (en) | 2008-01-10 | 2020-05-12 | Longitude Licensing Limited | Semiconductor device and method for manufacturing the same |
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