JP2011108927A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】偽下部電極および下部電極となる導電膜を形成し、下部電極の内径を十分に大きくすることができ、しかも、境界領域から周辺回路領域にわたって空洞が形成されることを防止できる微細化に対応可能な半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜２４に、キャパシタの形状を規定するシリンダ孔９１と偽下部電極５１ａの形状を規定する偽下部電極溝９１ａとを形成する工程と、シリンダ孔９１内および偽下部電極溝９１ａ内に導電膜５１ｂを形成する工程と、導電膜５１ｂをストッパとしてウエットエッチングすることにより、偽下部電極溝９１ａのメモリセル領域側に設けられている層間絶縁膜２４を除去するウエットエッチング工程と、導電膜５１ｂを薄膜化する薄膜化工程とを備える半導体装置の製造方法とする。
【選択図】図１

Description

本発明は、メモリセル領域と周辺回路領域とを有する半導体装置の製造方法に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭを含む混載ＬＳＩを備える半導体装置の製造方法に好適に用いることができる半導体装置の製造方法に関する。
ＤＲＡＭ等のメモリセルは、選択用トランジスタとキャパシタとからなる。近年、微細加工技術の進展によるメモリセルの微細化に伴って、キャパシタの電荷蓄積量の減少が問題となってきている。この問題を解決するため、クラウン形状のキャパシタを採用する技術がある。クラウン形状のキャパシタでは、下部電極の表裏両面を電極として機能させることで、キャパシタの電極面積を増加させている。
特許文献１には、クラウン形状のキャパシタが記載されており、メモリセル（セルアレイ）領域と周辺回路領域の間の段差を最小化し、セルアレイ領域と周辺回路領域の間の段差による導電層の信頼度低下問題を防止できるだけではなく、周辺回路領域の表面平坦化を同時に達成できる技術が記載されている。
また、特許文献１には、メモリセル領域と周辺回路領域との境界領域にチャネルが形成された半導体メモリ装置の製造方法として、絶縁物質層を部分的に除去することにより、ストリッジ電極形成のための凹部とチャネル形成のための一つ以上の溝を形成してから、基板全面に導電物質を形成し、湿式蝕刻（ウエットエッチング）することにより、各セル単位に限定されたストリッジ電極とチャネルとを形成する方法が記載されている。
さらに、特許文献１には、湿式蝕刻後除去されず残らねばならない周辺回路領域上の絶縁物質層まで除去されることによる問題点を防止するために、チャネル形成のための溝を一つ以上形成することが記載されている。
特開平７−７０８４号公報
しかしながら、発明者らが検討した結果、以下に示すように、従来の技術では、微細化の要求に対応させると、キャパシタのリーク電流が増大したり、下部電極と接続プラグとが短絡したりするという問題が生じることが判明した。
ここで、図面を用いて従来の技術の問題点について説明する。図２１は、従来の半導体記憶装置の製造方法の問題点を説明するための図であり、従来の半導体記憶装置の製造方法を用いて製造途中の一工程を示した半導体記憶装置の一部の縦断面図である。図２２は、従来の半導体記憶装置の一例を示した縦断面図であり、図２１に示す製造方法を用いて製造された半導体記憶装置の一部を示した図である。
図２２に示す従来の半導体記憶装置では、メモリセル領域のシリコン基板１０の主面を分離絶縁膜２によって区画した活性領域に、２つの選択用トランジスタが形成されている。各々の選択用トランジスタは、シリコン基板１０の主面上にゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域、ドレイン領域となる一対の拡散層領域５、６からなるものである。
一対の拡散層領域５、６のうち一方の拡散層領域６は、層間絶縁膜２１を貫通する接続プラグ１１ａによって層間絶縁膜２１、３１上に形成されたビット線８と接続されている。ビット線８は層間絶縁膜２２に覆われている。層間絶縁膜２２上には、下部電極５１と容量絶縁膜５２と上部電極５３とからなる複数のキャパシタが形成されている。
キャパシタの下部電極５１は、コップ形状をしていて、ランディングパッド８１を介して接続プラグ１２と接続されている。接続プラグ１２は、一対の拡散層領域５、６のうち他方の拡散層領域５に、接続プラグ１１を介して電気的に接続されている。また、上部電極５３上には、第２層配線６１が形成されており、上部電極５３と第２層配線６１とが、層間絶縁膜２５を貫通する接続プラグ４４によって電気的に接続されている。
また、キャパシタの隣接する下部電極５１同士は、梁として機能する層間絶縁膜３６によって、相互に接触しないように、また倒壊しないように支えられている。
一方、周辺回路領域(ロジック回路領域)には、周辺回路用のトランジスタが形成されている。このトランジスタは、ゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域、ドレイン領域となる一対の拡散層領域７、７ａからなる。一方の拡散層領域７は、接続プラグ４１、４２、４３、第一層配線８ａ、局所配線８１ａを介して第２層配線６１と電気的に接続されている。また、他方の拡散層領域７ａは、接続プラグ４１ａ、第１層配線８ｂ、接続プラグ４２ａ、局所配線８１ｂ、接続プラグ４３ａを介して第２層配線６１ａと電気的に接続されている。
また、図２２に示すように、メモリセル領域と周辺回路領域(ロジック回路領域)との境界領域には、メモリセル領域を囲む平面視枠状の溝形状を有する偽下部電極（チャネル）５１ａが設けられている。偽下部電極５１ａは、土手８１ｃ上に設けられ、偽下部電極５１ａの内側には、下部電極５１内と同様に容量絶縁膜５２と上部電極５３とが設けられている。
図２２に示す従来の半導体記憶装置においては、偽下部電極５１ａの周辺回路領域側に空洞１１１が形成されており、空洞１１１の内壁に沿って形成された金属膜１１２によって、偽下部電極５１ａと接続プラグ４３とが電気的に接続されている。接続プラグ４３の周辺回路領域側には、層間絶縁膜２４が設けられている。
図２２に示す従来の半導体記憶装置を、従来の半導体記憶装置の製造方法を用いて製造する場合、まず、層間絶縁膜２４よりも下層の各部材を形成する。その後、層間絶縁膜２４よりも下層の各部材の形成されたシリコン基板１０上の全面に層間絶縁膜２４を形成し、層間絶縁膜２４を部分的に除去することにより、キャパシタの形状を規定するシリンダ孔と、メモリセル領域を囲む平面視枠状の溝形状を有する偽下部電極５１ａの形状を規定する偽下部電極溝とを形成する。次いで、シリンダ孔内および偽下部電極溝内に、下部電極５１および偽下部電極５１ａとなる導電層を形成する。その後、偽下部電極溝のメモリセル領域側に設けられている層間絶縁膜２４を、ウエットエッチング法を用いて除去する。
図２１は、偽下部電極溝のメモリセル領域側に設けられている層間絶縁膜２４を、ウエットエッチング法を用いて除去した後の状態を示している。
ここで、特許文献１に記載の技術のように、層間絶縁膜２４を、ウエットエッチング法を用いて除去すると、図２１に示すように、境界領域から周辺回路領域にわたって空洞１１１が形成されてしまう場合がある。図２１に示す空洞１１１は、層間絶縁膜２４、３２、３６ａ、偽下部電極５１ａの周辺回路領域側の外壁に囲まれたものである。空洞１１１は、層間絶縁膜２４をウエットエッチングする薬液が、偽下部電極溝の周辺回路領域側に浸透して、残さなければならない層間絶縁膜２４の配置されている偽下部電極溝の周辺回路領域側の領域にまで達し、偽下部電極溝の周辺回路領域側に配置されている層間絶縁膜２４が除去されてしまうことによって形成される。
図２１に示すように、境界領域から周辺回路領域にわたって空洞１１１が形成されると、その後に行われる周辺回路領域に配置される接続プラグ４３を形成する工程において、図２２に示すように、空洞１１１の内壁に沿って接続プラグ４３の材料からなる金属膜１１２が形成されてしまう場合がある。この金属膜１１２は、上述したように、周辺回路領域に配置された接続プラグ４３と偽下部電極５１ａとを電気的に接続させるものであるので、接続プラグ４３と偽下部電極５１ａとを短絡させてしまう。その結果、半導体装置が不良となり、歩留まりが低下する。
なお、ウエットエッチング法を用いて層間絶縁膜２４を除去しても、空洞１１１が形成されないようにする方法としては、偽下部電極５１ａとなる導電膜の膜厚を厚くして、導電膜をウエットエッチングのストッパとして十分に機能しうるものとする方法が考えられる。
しかし、偽下部電極５１ａとなる導電膜は、効率よく製造するために、下部電極５１となる導電膜と同時に形成することが好ましい。偽下部電極５１ａとなる導電膜と下部電極５１となる導電膜とを同時に形成する場合、キャパシタの形状を規定するシリンダ孔の大きさを大きくせずに、単に下部電極５１および偽下部電極５１ａとなる導電膜の膜厚を厚くすると、シリンダ孔内に形成される下部電極５１の内径が小さくなる。このため、下部電極５１となる導電膜の内側に、容量絶縁膜５２と上部電極５３とをカバレッジ良く形成することができなくなり、下部電極５１内側のキャパシタでリーク電流が増大してしまう。しかしながら、容量絶縁膜５２と上部電極５３とをカバレッジ良く形成するために、キャパシタの形状を規定するシリンダ孔の大きさを大きくすることは、微細化の要求に対応するために好ましくない。
このように、偽下部電極溝のメモリセル領域側に設けられている層間絶縁膜を、ウエットエッチング法を用いて除去する場合、偽下部電極となる導電膜と下部電極となる導電膜とを同時に形成し、微細化の要求に対応させると、キャパシタのリーク電流が増大したり、偽下部電極と周辺回路領域に配置された接続プラグとが短絡したりするという問題が生じる。
したがって、偽下部電極となる導電膜と下部電極となる導電膜とを同時に形成でき、かつ、下部電極の内径を十分に大きくすることができ、しかも、境界領域から周辺回路領域にわたって空洞が形成されることを防止できる微細化に対応可能な半導体装置の製造方法が望まれている。
本発明者は、上記問題を解決し、キャパシタのリーク電流が増大する問題や、偽下部電極と接続プラグとが短絡する問題の生じない半導体装置の製造方法を提供するために、鋭意検討を重ねた。
その結果、メモリセル領域に設けられたキャパシタと、前記メモリセル領域を囲む平面視枠状の溝形状を有する偽下部電極とを有する半導体装置の製造方法において、キャパシタの形状を規定するシリンダ孔と、メモリセル領域を囲む溝形状を有する偽下部電極の形状を規定する偽下部電極溝とを層間絶縁膜に形成し、シリンダ孔内および偽下部電極溝内に下部電極および偽下部電極となる導電膜として、層間絶縁膜のウエットエッチングのストッパとして機能する十分に膜厚の厚い導電膜を形成しておき、偽下部電極溝のメモリセル領域側に設けられている層間絶縁膜をウエットエッチング法により除去する際に、必要以上に層間絶縁膜をウエットエッチングする薬液が浸透しないようにするとともに、偽下部電極溝のメモリセル領域側に設けられている層間絶縁膜を除去した後、少なくとも下部電極となる導電膜を薄膜化して下部電極となる導電膜の内径を十分に大きくし、下部電極となる導電膜の内側に容量絶縁膜と上部電極とをカバレッジ良く形成できるようにすればよいことを見出した。
本発明の半導体装置の製造方法は、メモリセル領域に設けられたキャパシタと、前記メモリセル領域を囲む溝形状を有する偽下部電極とを有する半導体装置の製造方法であって、層間絶縁膜に、前記キャパシタの形状を規定するシリンダ孔と前記偽下部電極の形状を規定する偽下部電極溝とを形成する工程と、前記シリンダ孔内および前記偽下部電極溝内に導電膜を形成する工程と、前記導電膜をストッパとしてウエットエッチングすることにより、前記偽下部電極溝の前記メモリセル領域側に設けられている前記層間絶縁膜を除去するウエットエッチング工程と、前記導電膜を薄膜化する薄膜化工程とを備えることを特徴とする。
本発明の半導体装置の製造方法は、メモリセル領域に設けられたキャパシタと、前記メモリセル領域を囲む溝形状を有する偽下部電極とを有する半導体装置の製造方法であって、層間絶縁膜に、前記キャパシタの形状を規定するシリンダ孔と前記偽下部電極の形状を規定する偽下部電極溝とを形成する工程と、前記シリンダ孔内および前記偽下部電極溝内に導電膜を形成する工程と、前記導電膜をストッパとしてウエットエッチングすることにより、前記偽下部電極溝の前記メモリセル領域側に設けられている前記層間絶縁膜を除去するウエットエッチング工程を備えているので、導電膜のストッパとしての機能によって、ウエットエッチング工程において層間絶縁膜をウエットエッチングする薬液が必要以上に浸透しないようにすることができる。したがって、偽下部電極溝の周辺回路領域側に配置されている層間絶縁膜が除去されて空洞が形成されることを防止することができ、周辺回路領域に配置される接続プラグと偽下部電極との短絡を防止できるため、歩留まりを向上させることができる。
また、本発明の半導体装置の製造方法は、導電膜を薄膜化する薄膜化工程を備えているので、導電膜として、偽下部電極およびキャパシタの下部電極となるものを形成し、導電膜の膜厚を、層間絶縁膜をウエットエッチングする薬液が必要以上に浸透しないように十分に厚くしても、シリンダ孔内に形成される下部電極の内径を小さくすることができる。このため、下部電極となる導電膜の内側に、容量絶縁膜と上部電極とをカバレッジ良く形成することができ、キャパシタのリーク電流の増大が生じず、微細化の要求に対応できる。
図１は、本発明の半導体装置の製造方法を用いて製造された半導体装置の一例である半導体記憶装置の一部を示した縦断面図である。 図２は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図３は、図１に示す半導体記憶装置の製造途中の一部を示した上面図であって、図２に示す工程に対応する図であり、図３に示す上面図のＡ−Ｂ線の範囲が図２に示すＡ−Ｂ線の断面図と対応している。 図４は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図５は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図６は、図１に示す半導体記憶装置の製造途中の一部を示した上面図であり、図３と同じ領域の図５に示す工程に対応する図である。 図７は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図８は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図９は、図１に示す半導体記憶装置の製造途中の一部を示した上面図であり、図３と同じ領域の図８に示す工程に対応する図である。 図１０は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図１１（ａ）および図１１（ｂ）は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図１２は、図１に示す半導体記憶装置の製造途中の一部を示した上面図であり、図３と同じ領域の図１１（ａ）に示す工程に対応する図である。 図１３は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図１４は、図１に示す半導体記憶装置の製造途中の一部を示した上面図であり、図３と同じ領域の図１３に示す工程に対応する図である。 図１５は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図１６は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図１７は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図１８は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図１９は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。 図２０は、導電膜の膜厚と、周辺回路領域側に配置されている層間絶縁膜に形成された空洞数との関係を示したグラフである。 図２１は、従来の半導体記憶装置の製造方法の問題点を説明するための図であり、従来の半導体記憶装置の製造方法を用いて製造途中の一工程を示した半導体記憶装置の一部の縦断面図である。 図２２は、従来の半導体記憶装置の一例を示した縦断面図であり、図２１に示す製造方法を用いて製造された半導体記憶装置の一部を示した図である。
本発明の実施形態について、図面を参照して詳細に説明する。
図１〜図１９は、本発明の半導体装置の製造方法の一例を説明するための図である。図１は、本発明の半導体装置の製造方法を用いて製造された半導体装置の一例である半導体記憶装置の一部を示した縦断面図である。
図１に示す半導体記憶装置は、メモリセル領域に設けられたクラウン形状の複数のキャパシタと、１つの偽下部電極（チャネル）５１ａとを有している。偽下部電極５１ａは、メモリセル領域を囲む平面視枠状の溝形状を有するものであり、メモリセル領域と周辺回路領域(ロジック回路領域)との間に配置された境界領域に設けられている。
図１に示す半導体記憶装置では、メモリセル領域のシリコン基板１０（半導体基板）の主面を分離絶縁膜２によって区画した活性領域に、２つの選択用のトランジスタが形成されている。各々の選択用のトランジスタは、シリコン基板１０の主面上にゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域、ドレイン領域となる一対の拡散層領域５、６からなるものである。２つの選択用トランジスタの拡散層領域６は、一体化されており、２つの選択用トランジスタに共有化されている。
一対の拡散層領域５、６のうち一方の拡散層領域６は、層間絶縁膜２１を貫通するポリシリコンなどの導電材料からなる接続プラグ１１ａによって層間絶縁膜２１、３１上に形成されたビット線８と接続されている。ビット線８は、タングステン（Ｗ）膜などの導電膜からなるものであり、層間絶縁膜２２に覆われている。層間絶縁膜２２上には、下部電極５１と容量絶縁膜５２と上部電極５３とからなる複数のキャパシタが形成されている。
キャパシタの下部電極５１は、窒化チタン膜などの導電膜からなる平面視円形のコップ形状のものである。図１に示すように、下部電極５１の底面は、ランディングパッド８１に接しており、下部電極５１の底部の外壁は、窒化シリコン膜からなる層間絶縁膜３２（ストッパ絶縁膜）に覆われている。また、下部電極５１の底面および層間絶縁膜３２と接する外壁は、その他の領域と比較して、下部電極５１の膜厚が厚くなっている。
また、キャパシタの隣接する下部電極５１同士は、梁として機能する層間絶縁膜３６（耐エッチング膜）によって、相互に接触しないように、また倒壊しないように支えられている。
容量絶縁膜５２は、酸化アルミニウム膜と酸化ジルコニウム膜との多重積層膜（絶縁膜）からなるものである。容量絶縁膜５２は、平面視でメモリセル領域および境界領域に設けられており、図１に示すように、下部電極５１の内壁および下部電極５１の層間絶縁膜３２と接する部分より上側の外壁、偽下部電極５１ａの内壁全面および偽下部電極５１ａのメモリセル領域側の外壁、層間絶縁膜３６の上面および下面、層間絶縁膜３６ａの上面に沿って連続して設けられている。
また、上部電極５３は、窒化チタン膜などの導電膜（上部導電膜）からなるものである。上部電極５３は、平面視でメモリセル領域および境界領域に設けられており、図１に示すように、偽下部電極５１ａのメモリセル領域側の領域において、下部電極５１の内壁および外壁、偽下部電極５１ａの内壁および偽下部電極５１ａのメモリセル領域側の外壁に沿って、容量絶縁膜５２を介して覆うように埋め込まれている。
キャパシタの下部電極５１は、下部電極５１の底面に接して設けられたランディングパッド８１を介して接続プラグ１２と接続されている。なお、下部電極５１と接続プラグ１２とをランディングパッド８１を介して接続する目的は、下部電極５１と接続プラグ１２との接触面積を大きくして、電気的接続を安定化するためである。接続プラグ１２は、一対の拡散層領域５、６のうち他方の拡散層領域５に、ポリシリコンなどの導電材料からなる接続プラグ１１を介して電気的に接続されている。また、上部電極５３上には、層間絶縁膜２５が設けられ、層間絶縁膜２５上には、第２層配線６１が形成されている。上部電極５３と第２層配線６１とは、層間絶縁膜２５を貫通する接続プラグ４４によって電気的に接続されている。
一方、周辺回路領域(ロジック回路領域)には、周辺回路用のトランジスタが形成されている。このトランジスタは、周辺回路領域のシリコン基板１０の主面を分離絶縁膜２によって区画した活性領域に設けられている。このトランジスタは、ゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域、ドレイン領域となる一対の拡散層領域７、７ａからなる。
一方の拡散層領域７は、接続プラグ４１、４２、４３、第一層配線８ａ、局所配線８１ａを介して第２層配線６１と電気的に接続されている。また、他方の拡散層領域７ａは、接続プラグ４１ａ、第１層配線８ｂ、接続プラグ４２ａ、局所配線８１ｂ、接続プラグ４３ａを介して第２層配線６１ａと電気的に接続されている。なお、第１層配線８ｂは、図面の奥行き方向で他の接続プラグを介して他の拡散層領域に電気的に接続されている。
また、図１に示すように、メモリセル領域と周辺回路領域(ロジック回路領域)との境界領域には、メモリセル領域を囲む平面視枠状の溝形状を有する偽下部電極５１ａが設けられている。偽下部電極５１ａは、土手８１ｃ上に設けられ、偽下部電極５１ａの内側には、下部電極５１内と同様に容量絶縁膜５２と上部電極５３とが設けられ、偽下部電極５１ａの周辺回路領域側には、層間絶縁膜２４が設けられている。偽下部電極５１ａの底面および層間絶縁膜２４、３２と接する外壁は、その他の領域と比較して、偽下部電極５１ａの膜厚が厚くなっている。土手８１ｃは、後述する製造方法において、偽下部電極５１ａと下部電極５１とを同時に形成するために、キャパシタの形状を規定するシリンダ孔と偽下部電極５１ａの形状を規定する偽下部電極溝とを層間絶縁膜２４に同時に設けることができるように形成されたものである。
次に、図１に示す半導体記憶装置の製造方法を説明する。
図２は、図１に示す半導体記憶装置の製造途中の一部を示した図であり、図１に対応する縦断面図である。図３は、図１に示す半導体記憶装置の製造途中の一部を示した上面図であって、図２に示す工程に対応する図であり、図３に示す上面図のＡ−Ｂ線の範囲が図２に示すＡ−Ｂ線の断面図と対応している。
図１に示す半導体記憶装置を製造するには、まず、シリコン基板１０（半導体基板）の主面に分離絶縁膜２を設け、活性領域を区画する。その後、メモリセル領域および周辺回路領域(ロジック回路領域)に同時に、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａを備えるトランジスタを形成する。
続いて、ゲート電極４を覆うように窒化シリコン膜などからなる層間絶縁膜３１を形成する。その後、酸化シリコン膜などからなる層間絶縁膜２１を形成して表面を平坦化し、層間絶縁膜２１を貫通するコンタクト孔を開孔して、メモリセル領域のコンタクト孔内に拡散層領域５，６を露出させ、周辺回路領域（ロジック回路領域）のコンタクト孔内に拡散層領域７，７ａを露出させる。そして、コンタクト孔内に、ポリシリコンなどの導電材料を埋め込むことにより、拡散層領域５，６，７，７ａにそれぞれ電気的に接続する接続プラグ１１、１１ａ、４１，４１ａを同時に形成する。
次に、接続プラグ１１ａに電気的に接続するビット線８と、接続プラグ４１，４１ａに電気的に接続する第１配線層８ａ、８ｂとなる導電層を形成し、部分的に除去することにより、ビット線８と第１配線層８ａ、８ｂとを同時に形成する。
なお、ビット線８と第１層配線８ａ、８ｂは、効率よく製造するために、同じ材料を用いて同時に形成することが好ましいが、別々の材料を用いて個別に形成してもよい。
続いて、ビット線８上および第１層配線８ａ，８ｂ上に、酸化シリコン膜（ＳｉＯ）などからなる層間絶縁膜２２を形成する。その後、層間絶縁膜２２にコンタクト孔を開孔して、メモリセル領域のコンタクト孔内に接続プラグ１１を露出させ、周辺回路領域（ロジック回路領域）のコンタクト孔内に第１配線８ａ，８ｂを露出させる。そして、コンタクト孔の開孔された層間絶縁膜２２上に、例えば、チタン膜と窒化チタン膜とタングステン膜とを順に形成し、コンタクト孔外のチタン膜と窒化チタン膜とタングステン膜とをＣＭＰ法により除去することにより、コンタクト孔内に導電材料を埋め込み、接続プラグ１２、４２、４２ａを形成する。
その後、層間絶縁膜２２上および接続プラグ１２、４２、４２ａ上に、例えば、窒化タングステン膜（ＷＮ）とタングステン膜（Ｗ）とをスパッタ法により形成し、フォトリソグラフィー技術とドライエッチング技術などを用いてパターニングする。このことにより、図２および図３に示すように、メモリセル領域において接続プラグ１２に電気的に接続された平面視円形のランディングパッド８１と、周辺回路領域において接続プラグ４２、４２ａにそれぞれ電気的に接続された局所配線８１ａ、８１ｂ（図３においては不図示）と、境界領域の層間絶縁膜２２上にメモリセル領域を囲むように設けられた平面視枠状のランディングパッドの土手８１ｃとを同時に形成する。
次に、層間絶縁膜２２上、ランディングパッド８１上、土手８１ｃ上、局所配線８１ａ、８１ｂ上を覆うように、層間絶縁膜３２（ストッパ絶縁膜）を形成する。層間絶縁膜３２は、層間絶縁膜２４をウエットエッチングする際にストッパとして機能させるために、層間絶縁膜２４をウエットエッチングする薬液のエッチングレートが、層間絶縁膜２４よりも十分に遅い材料を用いて形成することが好ましい。具体的には、層間絶縁膜２４を酸化シリコン膜なるものとし、層間絶縁膜２４をウエットエッチングする薬液として希釈フッ化水素酸（ＨＦ）溶液を用いる場合、窒化シリコン膜（ＳｉＮ）からなる層間絶縁膜３２を形成することが好ましい。窒化シリコン膜（ＳｉＮ）からなる層間絶縁膜３２は、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法またはＡＬＤ法などにより形成できる。
また、層間絶縁膜３２の厚みは厚いほど、層間絶縁膜２４をウエットエッチングする際のストッパとしての機能が向上するため好ましい。しかし、層間絶縁膜３２の厚みが厚すぎると、後述する導電膜５１ｂのうち層間絶縁膜３２に埋め込まれてキャパシタとして十分に機能しない領域が多くなり、好ましくない。また、層間絶縁膜３２の厚みが厚すぎると、後述するシリンダ孔９１の開孔時に非開孔などの問題が生じたり、後述する接続プラグ４３を形成するためのコンタクト孔の開孔時に非開孔などの問題が生じたりするので、好ましくない。このため、層間絶縁膜３２の厚みは、１５ｎｍ〜１５０ｎｍの範囲であることが好ましく、５０ｎｍ程度とすることが好ましい。
次いで、図４に示すように、層間絶縁膜３２上に、例えば、酸化シリコン膜からなる層間絶縁膜２４と、窒化シリコン膜（ＳｉＮ）からなる層間絶縁膜３６（耐エッチング膜）とを順次形成する。
層間絶縁膜２４の厚みは、キャパシタの高さを規定するものであり、厚くするほどキャパシタの電極面積を増加させることができ好ましい。しかし、層間絶縁膜２４の厚みが厚すぎると、後述するシリンダ孔９１の開孔時に非開孔などの問題が生じたり、後述する接続プラグ４３を形成するためのコンタクト孔の開孔時に非開孔などの問題が生じたりするし、後述する層間絶縁膜２４をウエットエッチングする工程において層間絶縁膜２４を除去しにくくなる。
キャパシタの高さは特に限定されないが、シリンダ孔９１の開孔のしやすさや、隣接するシリンダ孔が繋がる問題を生じることなく開孔する点から、シリンダ孔９１の直径の１５倍〜３５倍の範囲とすることが好ましく、１５〜２５倍の範囲とすることがより好ましい。例えば、シリンダ孔９１の直径を８０ｎｍ、層間絶縁膜２４の厚みを１.５μｍとすることができる。なお、本実施形態においては、キャパシタの高さを、層間絶縁膜２４の厚みを便宜的に用いて表記する（層間絶縁膜３２と３６の厚みを除いて表記する）。
層間絶縁膜２４は、１層の絶縁膜からなる単層膜であってもよいが、積層膜であってもよい。層間絶縁膜２４が積層膜からなるものである場合、例えば、層間絶縁膜２４として、Ｂ（ボロン）とＰ(リン）を含むＳｉＯ２膜であるＢＰＳＧ（Boron Phosphor Silicate Glass）膜(下層)とＰＴＥＯＳ（プラズマテトラエトキシシラン（Plasma Tetra ethoxy silane））膜（上層）との積層膜を用いることができる。
ドライエッチング技術を用いて層間絶縁膜２４にシリンダ孔９１を開孔すると、シリンダ孔９１の直径は下端側よりも上端側が大きくなりやすく、下端側と上端側との直径の差が１０〜３０ｎｍ程度と大きくなってしまう恐れがある。層間絶縁膜２４が、ＢＰＳＧ膜とＰＴＥＯＳ膜との積層膜である場合、ドライエッチング技術を用いてシリンダ孔９１を開孔した後に、ＰＴＥＯＳ膜よりもＢＰＳＧ膜の方がエッチングレートの大きい希釈フッ化水素酸（ＨＦ）溶液などの薬液を用いてウエットエッチングすることにより、シリンダ孔９１の下端側の直径をシリンダ孔９１の上端側よりも優先的に拡大し、シリンダ孔９１の直径を均一化することができる。
また、ＢＰＳＧ膜は、希釈フッ化水素酸（ＨＦ）溶液によるウエットエッチングレートが大きいため、層間絶縁膜２４をウエットエッチングする薬液として希釈フッ化水素酸（ＨＦ）溶液を用いる場合のウエットエッチング時間を短くでき、層間絶縁膜２４をウエットエッチングする際にストッパとして機能する層間絶縁膜３６の厚みを薄くすることができる。その結果、層間絶縁膜３６に後述する窓７１を形成する際の加工を容易とすることができる。
また、層間絶縁膜３６は、層間絶縁膜２４をウエットエッチングする際にストッパとして機能させるために、層間絶縁膜２４をウエットエッチングする薬液のエッチングレートが、層間絶縁膜２４よりも十分に遅い材料を用いて形成することが好ましい。具体的には、層間絶縁膜２４を酸化シリコン膜からなるものとし、層間絶縁膜２４をウエットエッチングする薬液として希釈フッ化水素酸（ＨＦ）溶液を用いる場合、窒化シリコン膜からなる層間絶縁膜３６を形成することが好ましい。特に、層間絶縁膜３６を、成膜温度５５０℃のＡＬＤ法で成膜した窒化シリコン膜（ＳｉＮ）からなるものとした場合、ウエットエッチングする薬液として希釈フッ化水素酸（ＨＦ）溶液を用いる場合における酸化シリコン膜とのエッチングレート比が大きいものとなるため、好ましい。
希釈フッ化水素酸（ＨＦ）溶液としては、４９重量％（ｗｔ％）のものを用いることが好ましい。希釈フッ化水素酸（ＨＦ）溶液として４９重量％（ｗｔ％）のものを用いる場合、工業用として通常供給される希釈フッ化水素酸（ＨＦ）溶液を原液のまま用いることができる。
層間絶縁膜３６の厚みは厚いほど、梁としての機能や、層間絶縁膜２４をウエットエッチングする際のストッパとしての機能が向上するため好ましい。しかし、層間絶縁膜３６の厚みが厚すぎると、後述する短冊状の窓７１の形成時に非開孔の問題を生じ、層間絶縁膜２４をウエットエッチングする際に、梁として機能する層間絶縁膜３６の直下に存在している層間絶縁膜２４が除去されずに残ってしまう恐れが生じる。このため、層間絶縁膜３６の厚みは、２０ｎｍ〜２００ｎｍの範囲であることが好ましく、層間絶縁膜２４をウエットエッチングした後の層間絶縁膜３６の厚みが４０ｎｍ以上となるように、７０ｎｍ以上であることがより好ましく、製造時のマージンを考慮して１００ｎｍ程度とすることがさらに好ましい。
次に、図５および図６に示すように、メモリセル領域の層間絶縁膜３６、２４、３２にキャパシタの形状を規定する複数のシリンダ孔９１を設けると同時に、境界領域の層間絶縁膜３６、２４、３２に偽下部電極５１ａの形状を規定する１つの偽下部電極溝９１ａを設ける。シリンダ孔９１および偽下部電極溝９１ａは、例えば、フォトリソグラフィー技術とドライエッチング技術とを用いて、所定の位置に所定の形状で層間絶縁膜３６、２４、３２を貫く孔を開孔することによって形成できる。図５および図６に示すように、シリンダ孔９１の底面部分には、ランディングパッド８１の表面を露出されており、偽下部電極溝９１ａの底面部分には土手８１ｃの表面が露出されている。本実施形態においては、図５および図６に示すように、シリンダ孔９１が平面視円形とされており、偽下部電極溝９１ａがメモリセル領域を囲む平面視枠状の溝形状とされている。
また、図６に示すように、層間絶縁膜３６は、偽下部電極溝９１ａを設けることにより、偽下部電極溝９１ａのメモリセル領域側に配置された層間絶縁膜３６と、偽下部電極溝９１ａの周辺回路領域側に配置された層間絶縁膜３６ａとに分離される。
次に、図７に示すように、メモリセル領域と境界領域と周辺回路領域とに、例えば、化学気相成長法（ＣＶＤ（Chemical Vapor Deposition）法）により導電膜５１ｂ形成することにより、層間絶縁膜３６、３６ａ上とシリンダ孔９１の内壁と偽下部電極溝９１ａの内壁とに沿って、下部電極および偽下部電極となる導電膜５１ｂが形成される。
ここで、導電膜５１ｂの膜厚は、層間絶縁膜２４をウエットエッチングする薬液が必要以上に浸透しないように十分に厚くする必要がある。しかし、導電膜５１ｂの膜厚が厚すぎると、後述する導電膜５１ｂを薄膜化する際に薄膜化しにくくなり、薄膜化に長い時間が必要となるので、生産性が低下する。具体的には、例えば、導電膜５１ｂが窒化チタン（ＴｉＮ）膜であって、層間絶縁膜２４が酸化シリコン膜であって、層間絶縁膜２４をウエットエッチングする薬液として希釈フッ化水素酸（ＨＦ）溶液を用いる場合、導電膜５１ｂの厚さは１８ｎｍ〜２５ｎｍの範囲であることが好ましく、２０ｎｍ〜２４ｎｍであることがより好ましい。
続いて、図７に示すように、プラズマＣＶＤ法などを用いて、導電膜５１ｂ上に、窒化シリコン膜（ＳｉＮ）などからなる層間絶縁膜３７を形成する。このことにより、図７に示すようにシリンダ孔９１内および偽下部電極溝９１ａ内には上部にのみ、層間絶縁膜３７が埋め込まれる。
ここで形成された層間絶縁膜３７は、メモリセル領域に配置された層間絶縁膜３６の一部を除去して層間絶縁膜３６を梁として機能するものとする際に、表面に形成するレジスト膜がシリンダ孔９１内および偽下部電極溝９１ａ内へ浸入することを防止する。レジスト膜は、シリンダ孔９１内および偽下部電極溝９１ａ内に浸入すると、除去するのが困難であるものである。また、層間絶縁膜３７は、メモリセル領域に配置された層間絶縁膜３６の一部を除去して、層間絶縁膜３６を梁として機能するものとする際に行われる層間絶縁膜３６のエッチング工程において、シリンダ孔９１の内壁および偽下部電極溝９１ａの内壁に沿って設けられている導電膜５１ｂがエッチングされてしまうことや、周辺回路領域に設けられている導電膜５１ｂがエッチングされてしまうこと防止する。
次に、フォトリソグラフィー技術を用いて、層間絶縁膜３７上の全面にフォトレジスト膜１０１を形成し、図８および図９に示すように、メモリセル領域に並行して並べられた複数の短冊状の開口１０１ａを形成する。
次に、フォトレジスト膜１０１をマスクとして、ドライエッチングを行うことにより、層間絶縁膜３７と導電膜５１ｂと層間絶縁膜３６の一部を除去して、図１０に示す窓７１を開孔し、層間絶縁膜３６を梁として機能するものとする。なお、ここでの層間絶縁膜３６のエッチングでは、偽下部電極溝９１ａの周辺回路領域側に配置された層間絶縁膜３６ａは全て除去されずに残される。
その後、図１０に示すように、例えば、アッシングなどを行うことにより、フォトレジスト膜１０１を除去する。
続いて、ドライエッチング技術などにより、層間絶縁膜３７と、シリンダ孔９１の内壁および偽下部電極溝９１ａの内壁に沿って設けられている導電膜５１ｂ以外の導電膜５１ｂとを除去し、シリンダ孔９１内および前記偽下部電極溝９１ａ内にのみ前記導電膜を残存させる。このことにより、図１１（ａ）および図１２に示すように、導電膜５１ｂからなる偽下部電極５１ａと下部電極５１とが同時に形成される。
なお、層間絶縁膜３７がプラズマＣＶＤ法で形成した窒化シリコン膜であり、層間絶縁膜３２がＬＰＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜であり、層間絶縁膜３６が成膜温度５５０℃のＡＬＤ法で形成した窒化シリコン膜である場合、シリンダ孔９１の内壁および偽下部電極溝９１ａの内壁に沿って設けられている導電膜５１ｂ以外の導電膜５１ｂを除去した後に、シリンダ孔９１内および偽下部電極溝９１ａ内の上部に層間絶縁膜３７が残存していたとしても、希釈フッ化水素酸（ＨＦ）溶液を用いて酸化シリコン膜からなる層間絶縁膜２４を除去する際のエッチングによって除去できる（なお、図１１（ａ）および図１２には、層間絶縁膜３７が全て除去された状況を示す）。すなわち、層間絶縁膜３７がプラズマＣＶＤ法で形成した窒化シリコン膜であり、層間絶縁膜３２がＬＰＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜であり、層間絶縁膜３６が成膜温度５５０℃のＡＬＤ法で形成した窒化シリコン膜である場合、希釈フッ化水素酸（ＨＦ）溶液に対するエッチングレートは、層間絶縁膜３２（ＬＰＣＶＤ―ＳｉＮ）が１．３ｎｍ／ｓ、層間絶縁膜３６（ＡＬＤ−ＳｉＮ）が０．５８ｎｍ／ｓ、層間絶縁膜３７（プラズマＣＶＤ−ＳｉＮ）が５ｎｍ／ｓ程度である。したがって、希釈フッ化水素酸（ＨＦ）溶液を用いる酸化シリコン膜からなる層間絶縁膜２４のエッチングにおいて、層間絶縁膜３２、３６を残しつつ、層間絶縁膜３７を除去できる。
次に、図１３および図１４に示すように、導電膜５１ｂからなる偽下部電極５１ａと層間絶縁膜３２、３６、３６ａとをストッパとして、ウエットエッチングすることにより、偽下部電極溝９１ａのメモリセル領域側に設けられている層間絶縁膜２４を除去する。
層間絶縁膜２４をウエットエッチングする薬液は、例えば、導電膜５１ｂが窒化チタン膜であって、層間絶縁膜２４が酸化シリコン膜である場合、希釈フッ化水素酸（ＨＦ）溶液を用いることが好ましい。
層間絶縁膜２４のウエットエッチングは等方的に進むので、梁として機能する層間絶縁膜３６の直下に存在していた層間絶縁膜２４はすべて除去される。しかし、偽下部電極溝９１ａの周辺回路領域側に配置された層間絶縁膜２４は、層間絶縁膜３６ａと偽下部電極５１ａとによって、除去されずに残存する。なお、偽下部電極溝９１ａのメモリセル領域側に設けられている層間絶縁膜２４を除去した後、隣接する下部電極５１同士は、図１３および図１４に示すように、梁として機能する層間絶縁膜３６によって相互に接触しないように、また倒壊しないように支えられている。
層間絶縁膜２４を除去する際、偽下部電極５１ａは、層間絶縁膜２４をウエットエッチングする薬液が必要以上に浸透して偽下部電極溝９１ａの周辺回路領域側に達しないようにするガードリングとして機能する。また、層間絶縁膜３２は、層間絶縁膜２４をウエットエッチングする薬液が、層間絶縁膜３２の下層に設けられている層間絶縁膜２２に達しないようにするストッパとして機能する。層間絶縁膜２４および層間絶縁膜２２が、酸化シリコン膜などからなるものである場合など、層間絶縁膜２２と層間絶縁膜２４とが同じ材料からなるものである場合、層間絶縁膜２４をウエットエッチングする薬液が層間絶縁膜２２に達すると、層間絶縁膜２２も除去されてしまい、歩留まりを低下させてしまう恐れがある。
次に、下部電極５１および偽下部電極５１ａを構成する導電膜５１ｂを薄膜化する。下部電極５１および偽下部電極５１ａ（導電膜５１ｂ）の薄膜化は、ウエットエッチング法により行ってもよいし、ドライエッチング法により行ってもよい。また、導電膜５１ｂの薄膜化においては、製造工程を簡略化するために、下部電極５１を薄膜化すると同時に偽下部電極５１ａも薄膜化することが好ましいが、下部電極５１のみ薄膜化し、偽下部電極５１ａを薄膜化しなくてもよい。
薄膜化後の導電膜５１ｂの厚みは、薄くするほど、下部電極５１の内径を大きくすることができるので、容量絶縁膜５２と上部電極５３とをカバレッジ良く形成することができる。具体的には、薄膜化後の導電膜５１ｂの厚みは、１８ｎｍ未満であることが好ましい。しかし、薄膜化後の導電膜５１ｂの厚みは、厚いほど強度の高いものとなり、変形したり折損したりすることを防止でき、好ましい。このため、薄膜化後の導電膜５１ｂの厚みは、８ｎｍ〜１８ｎｍ未満の範囲であることが好ましく、１４ｎｍ〜１５ｎｍであることがより好ましい。
また、薄膜化後の導電膜５１ｂからなる下部電極５１の内径は、２枚分の容量絶縁膜５２の厚みと、１枚分の上部電極５３となる導電膜の厚みとを足した寸法以上であればよく、特に限定されないが、大きいほど容量絶縁膜５２と上部電極５３とをカバレッジ良く形成することができ、好ましい。したがって、薄膜化後の導電膜５１ｂからなる下部電極５１の内径は、１５ｎｍ以上であることが好ましく、２０ｎｍ以上であることがより好ましい。
下部電極５１および偽下部電極５１ａ（導電膜５１ｂ）が窒化チタン膜であって、ウエットエッチング法により下部電極５１および偽下部電極５１ａを薄膜化する場合、ウエットエッチング液としては、例えば、市販のＮ−３１１（ナガセケムテック(株)製）用いることができる。Ｎ−３１１は、主にヒドロキシルアミンと２−アミノエタノール（アルカノールアミン類)とジメチルスルホキシドを含有するものであり、ヒドロキシルアミンと２−アミノエタノールとが窒化チタン膜を溶解する。窒化チタン膜からなる下部電極５１および偽下部電極５１ａは、Ｎ−３１１を用いて２０分程度エッチング処理することにより、３ｎｍ程度薄くなる。
次に、下部電極５１および偽下部電極５１ａ（導電膜５１ｂ）の薄膜化をドライエッチング法により行う場合について説明する。下部電極５１および偽下部電極５１ａが窒化チタン膜である場合、エッチング装置として、ＩＣＰ型のドライエッチング装置などプラズマのダウンフローをウエハに導く方式のものを用い、エッチングガスとして、塩素（Ｃｌ２）とアルゴン（Ａｒ）、塩素と窒素（Ｎ２）、あるいは塩素と酸素（Ｏ２）から選ばれる混合ガスを、それぞれ１ｓｃｃｍ（前者）と１０ｓｃｃｍ（後者）の割合でエッチング装置内に導き、圧力を１から１０ｍＴｏｒｒ、温度を２０〜３０℃に保ち、１０００〜２０００ＷのＲＦパワー（ソース側）を印加してエッチングすることが好ましい。
なお、下部電極５１および偽下部電極５１ａをエッチング法により薄膜化する際、下部電極５１および偽下部電極５１ａを構成する導電膜５１ｂのうち、ランディングパッド８１、土手８１ｃ、層間絶縁膜２４、３２のいずれかに接している部分は、エッチングされない。このことにより、図１５に示すように、下部電極５１の底面および下部電極５１の層間絶縁膜３２と接する外壁が、その他の領域と比較して膜厚が厚いものとなるとともに、偽下部電極５１ａの底面および偽下部電極５１ａの層間絶縁膜２４、３２と接する外壁が、その他の領域と比較して膜厚が厚いものとなる。
次に、層間絶縁膜３６、３６ａ上、下部電極５１および偽下部電極５１ａの露出面を覆うように、例えば、酸化アルミニウム膜と酸化ジルコニウム膜とからなる合計厚さ６ｎｍ〜７ｎｍ程度の容量絶縁膜５２となる多重積層膜（図１６においては符号５２で示す）を、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法などにより形成する。
続いて、図１６に示すように、周辺回路領域の容量絶縁膜５２となる多重積層膜を覆い、メモリセル領域および境界領域の容量絶縁膜５２となる多重積層膜上を埋め込むように、例えば、窒化チタン膜などからなる厚さ８ｎｍ程度の上部電極５３となる導電膜（図１６においては符号５３で示す）を、ＣＶＤ法などにより形成する。なお、上部電極５３となる導電膜は、シリコン基板１０の厚み方向よりも、シリコン基板１０の延在方向の厚みが薄いものとなる。具体的には、例えば、シリコン基板１０の厚み方向の厚みを８ｎｍとし、シリコン基板１０の延在方向の厚みを５ｎｍとすることができる。
なお、上部電極５３となる導電膜は、１層の導電膜からなる単層膜であってもよいが、積層膜であってもよい。上部電極５３となる導電膜が積層膜からなるものである場合、例えば、ＣＶＤ法によって形成された厚さ８ｎｍ程度の窒化チタン膜と、ＣＶＤ法によって形成されたＢドープされた厚さ１３０ｎｍ程度のポリＳｉＧｅ膜と、スパッタ法によって形成された厚さ１００ｎｍ程度のタングステン膜とを順に積層した多重積層膜を用いることができる。この場合、窒化チタン膜が、主にキャパシタの上部電極として機能するものとなる。また、ポリＳｉＧｅ膜は、隣接する下部電極５１間の間隙や、下部電極５１と偽下部電極５１ａとの間の間隙を埋め込み、後の配線工程などでキャパシタが変形してキャパシタのリーク電流が増加したり、下部電極５１と偽下部電極５１ａとの間の間隙を起点としてクラックが生じたりすることを防止する。また、タングステン膜は、上部電極５３を低抵抗化して、キャパシタに蓄えられた電荷の情報を読み取る際の電気的ノイズを低減させる。
次に、容量絶縁膜５２となる多重積層膜（絶縁膜）と、上部電極５３となる導電膜（上部導電膜）と、層間絶縁膜３６ａの周辺回路領域に配置された部分を、例えば、フォトリソグラフィー技術とドライエッチング技術とを用いて選択的に除去することにより、周辺回路領域の層間絶縁膜２４を露出させるとともに、図１７に示すように、下部電極５１と容量絶縁膜５２と上部電極５３とからなる高さが１．５μｍ程度のクラウン形状のキャパシタが得られる。
なお、容量絶縁膜５２となる多重積層膜と、上部電極５３となる導電膜の周辺回路領域に配置された部分を除去する際に、同時に、層間絶縁膜３６ａの周辺回路領域に配置された部分を除去するのは、後述する接続プラグ４３，４３ａを形成するためのコンタクト孔の開孔時に、開孔不良を引き起こしにくくするためである。
次に、上部電極５３上および層間絶縁膜２４上に、例えば、酸化シリコン膜からなる層間絶縁膜２５を形成し、ＣＭＰ法によりメモリセル領域および境界領域と周辺回路領域との段差を平坦化する（図１８）。
なお、層間絶縁膜２５は、酸化シリコン膜からなるものに限定されないが、後述する接続プラグ４３，４３ａを形成するためのコンタクト孔を容易に開孔できるように、層間絶縁膜２４と同じ材料で形成することが好ましい。
次に、層間絶縁膜２４、２５、３２を貫通するコンタクト孔を開孔して、コンタクト孔内に上部電極５３、局所配線８１ａ、８１ｂを露出させ、コンタクト孔内に窒化チタン膜とタングステン膜との積層膜などの導電材料を埋め込む。その後、コンタクト孔外に設けられた導電材料をＣＭＰ法により除去することにより、図１９に示すように、上部電極５３、局所配線８１ａ、８１ｂにそれぞれ電気的に接続された接続プラグ４３，４３ａ、４４を、同時に形成する。
次に、スパッタ法などにより、例えば、チタン膜とアルミニウム膜と窒化チタン膜とを順に形成してなる積層膜からなる導電膜を形成し、リソグラフィー技術とドライエッチング技術を用いる方法などによりパターニングして、上部電極５３および局所配線８１ａに接続プラグ４３、４４を介して接続された第２層配線６１と、局所配線８１ｂに接続プラグ４３ａを介して接続された第２層配線６１ａを形成する。
以上の工程により、図１に示す半導体記憶装置が得られる。
本実施形態の半導体記憶装置の製造方法では、層間絶縁膜２４に、キャパシタの形状を規定するシリンダ孔９１と偽下部電極５１ａの形状を規定する偽下部電極溝９１ａとを設け、シリンダ孔９１内および偽下部電極溝９１ａ内に導電膜５１ｂを形成し、導電膜５１ｂをストッパとしてウエットエッチングすることにより、偽下部電極溝９１ａのメモリセル領域側に設けられている層間絶縁膜２４を除去するウエットエッチング工程を備えているので、導電膜５１ｂのストッパとしての機能によって、ウエットエッチング工程において層間絶縁膜２４をウエットエッチングする薬液が必要以上に浸透しないようにすることができる。したがって、偽下部電極溝９１ａの周辺回路領域側に配置されている層間絶縁膜２４が除去されて空洞が形成されることを防止することができ、周辺回路領域に配置される接続プラグ４３と偽下部電極５１ａとの短絡を防止できる。
また、本実施形態の半導体記憶装置の製造方法では、導電膜５１ｂを薄膜化する薄膜化工程を備えているので、導電膜５１ｂとして、偽下部電極５１ａおよびキャパシタの下部電極５１となるものを形成し、導電膜５１ｂの膜厚を、層間絶縁膜２４をウエットエッチングする薬液が必要以上に浸透しないように十分に厚くしても、シリンダ孔９１内に形成される下部電極５１の内径を小さくすることができる。このため、下部電極５１となる導電膜５１ｂの内側に、容量絶縁膜５２と上部電極５３とをカバレッジ良く形成することができ、キャパシタのリーク電流の増大が生じず、微細化の要求に対応できる。
また、本実施形態の半導体記憶装置の製造方法では、土手８１ｃとランディングパッド８１とを同時に、偽下部電極５１ａと下部電極５１とを同時に、周辺回路領域の層間絶縁膜３６ａと、梁として機能する層間絶縁膜３６とを同時に、それぞれ一度のホトリソグラィー工程とドライエッチング工程を用いて形成している。よって、本実施形態によれば、メモリセル領域および境界領域と周辺回路領域との段差を緩和するために特別な工程数を増やすことなく、メモリセル領域および境界領域と周辺回路（ロジック回路）領域との段差を平坦化できるという利点が得られる。
また、本実施形態の半導体記憶装置の製造方法では、メモリセル領域を囲む平面視枠状の溝形状を有する偽下部電極５１ａと、偽下部電極５１ａの周辺回路領域側に設けられた層間絶縁膜２４とを形成することにより、キャパシタを設けることによるメモリセル領域と周辺回路領域との段差をなくすことができるので、偽下部電極５１ａを設けない場合のように、境界領域の面積を広くして、メモリセル領域と周辺回路領域との段差を緩和する必要はなく、境界領域の面積を狭くすることができる。
また、本実施形態の半導体記憶装置の製造方法では、境界領域の面積を広くして、メモリセル領域と周辺回路領域との段差を緩和する必要がないので、上部電極５３および局所配線８１ａに接続プラグ４３、４４を介して接続された第２層配線６１を、チップ面積を増大させることなく設けることができる。
なお、以上説明した本実施形態の半導体記憶装置の製造方法において、本発明の特徴とする部分以外の製造方法や、配線構造等は適宜変更を加えることが可能である。
例えば、図１０に示すように、層間絶縁膜３７と導電膜５１ｂと層間絶縁膜３６の一部を除去して、窓７１を開孔し、層間絶縁膜３６を梁として機能するものとした後の製造工程を、以下に示す製造工程とすることができる。
上述した実施形態の半導体記憶装置の製造方法と同様にして、窓７１を開孔し、層間絶縁膜３６を梁として機能するものとした後、上述した実施形態と同様にして、フォトレジスト膜１０１を除去する。
その後、図１１（ｂ）に示すように、ドライエッチング技術などにより、層間絶縁膜３７を除去する。なお、層間絶縁膜３７がプラズマＣＶＤ法で形成した窒化シリコン膜であり、層間絶縁膜３２がＬＰＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜であり、層間絶縁膜３６が成膜温度５５０℃のＡＬＤ法で形成した窒化シリコン膜である場合、層間絶縁膜３７は、層間絶縁膜２４を除去する際のエッチングによって除去してもよい。
次いで、上述した実施形態と同様に、導電膜５１ｂと層間絶縁膜３２、３６ａとをストッパとして、ウエットエッチングすることにより、偽下部電極溝９１ａのメモリセル領域側に設けられている層間絶縁膜２４を除去する。
その後、ドライエッチング技術などにより、シリンダ孔９１の内壁および偽下部電極溝９１ａの内壁に沿って設けられている導電膜５１ｂ以外の導電膜５１ｂを除去し、シリンダ孔９１内および前記偽下部電極溝９１ａ内にのみ前記導電膜を残存させる。このことにより、図１３に示すように、導電膜５１ｂからなる偽下部電極５１ａと下部電極５１とが同時に形成される。
次に、上述した実施形態と同様にして、下部電極５１および偽下部電極５１ａを構成する導電膜５１ｂを薄膜化する。
（実験例１）
以下に示す方法により、図１に示す半導体記憶装置を製造し、偽下部電極溝９１ａの周辺回路領域側に配置されている層間絶縁膜２４に形成された空洞数を調べた。
まず、図１に示すシリコン基板１０の主面に分離絶縁膜２を設け、活性領域を区画した。次いで、メモリセル領域および周辺回路領域(ロジック回路領域)に同時に、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａを備えるトランジスタを形成した。
続いて、ゲート電極４を覆うように窒化シリコン膜からなる層間絶縁膜３１を形成した。その後、酸化シリコン膜からなる層間絶縁膜２１を形成して表面を平坦化し、層間絶縁膜２１を貫通するコンタクト孔を開孔し、コンタクト孔内に、ポリシリコンを埋め込み、拡散層領域５，６，７，７ａにそれぞれ電気的に接続する接続プラグ１１、１１ａ、４１，４１ａを同時に形成した。
次に、接続プラグ１１ａに電気的に接続するビット線８と、接続プラグ４１，４１ａに電気的に接続する第１配線層８ａ、８ｂとを同時に形成した。
続いて、ビット線８上および第１層配線８ａ，８ｂ上に、酸化シリコン膜からなる層間絶縁膜２２し、層間絶縁膜２２にコンタクト孔を開孔した。そして、コンタクト孔の開孔された層間絶縁膜２２上に、チタン膜と窒化チタン膜とタングステン膜とを順に形成し、コンタクト孔外のチタン膜と窒化チタン膜とタングステン膜とをＣＭＰ法により除去することにより、接続プラグ１２、４２、４２ａを形成した。
その後、層間絶縁膜２２上および接続プラグ１２、４２、４２ａ上に、窒化タングステン膜とタングステン膜とをスパッタ法により形成し、フォトリソグラフィー技術とドライエッチング技術を用いてパターニングし、平面視円形のランディングパッド８１と、周辺回路領域において接続プラグ４２、４２ａにそれぞれ電気的に接続された局所配線８１ａ、８１ｂと、境界領域の層間絶縁膜２２上にメモリセル領域を囲むように設けられた平面視枠状の土手８１ｃとを同時に形成した。
次に、層間絶縁膜２２上、ランディングパッド８１上、土手８１ｃ上、局所配線８１ａ、８１ｂ上を覆うように、窒化シリコン膜からなる膜厚５０ｎｍの層間絶縁膜３２をＬＰＣＶＤ法により形成し、層間絶縁膜３２上に、酸化シリコン膜からなる膜厚１．５μｍの層間絶縁膜２４と、成膜温度５５０℃のＡＬＤ法で成膜した窒化シリコン膜からなる膜厚１００ｎｍの層間絶縁膜３６とを順次形成した。
次に、図５および図６に示すように、フォトリソグラフィー技術とドライエッチング技術とを用いて、メモリセル領域の層間絶縁膜３６、２４、３２に平面視円形の直径８０ｎｍの複数のシリンダ孔９１を設けると同時に、境界領域の層間絶縁膜３６、２４、３２にメモリセル領域を囲む平面視枠状の溝形状の偽下部電極溝９１ａを設けた。
次に、図７に示すように、層間絶縁膜３６、３６ａ上およびシリンダ孔９１の内壁および偽下部電極溝９１ａの内壁に沿って、下部電極および偽下部電極となる膜厚１８ｎｍの窒化チタン膜からなる導電膜５１ｂをＣＶＤ法により形成した。
続いて、プラズマＣＶＤ法などを用いて、導電膜５１ｂ上に、窒化シリコン膜からなる層間絶縁膜３７を形成した。
次に、フォトリソグラフィー技術を用いて、層間絶縁膜３７上の全面にフォトレジスト膜１０１を形成し、図８および図９に示すように、メモリセル領域に並行して並べられた複数の短冊状の開口を形成した。
次に、フォトレジスト膜１０１をマスクとして、ドライエッチングを行うことにより、層間絶縁膜３７と導電膜５１ｂと層間絶縁膜３６の一部を除去して、図１０に示す窓７１を開孔し、層間絶縁膜３６を梁として機能するものとした。その後、アッシングを行うことにより、フォトレジスト膜１０１を除去した。
続いて、ドライエッチング技術により、層間絶縁膜３７と、シリンダ孔９１の内壁および偽下部電極溝９１ａの内壁に沿って設けられている導電膜５１ｂ以外の導電膜５１ｂとを除去し、図１１（ａ）および図１２に示すように、導電膜５１ｂからなる偽下部電極５１ａと下部電極５１とを同時に形成した。
次に、図１３および図１４に示すように、導電膜５１ｂからなる偽下部電極５１ａと層間絶縁膜３２、３６、３６ａとをストッパとして、希釈フッ化水素酸（ＨＦ）溶液を用いてウエットエッチングすることにより、偽下部電極溝９１ａのメモリセル領域側に設けられている層間絶縁膜２４を除去した。
次に、下部電極５１および偽下部電極５１ａを構成する導電膜５１ｂを、Ｎ−３１１を用いて２０分間ウエットエッチングすることにより薄膜化し、導電膜５１ｂの厚みを１５ｎｍとした。このことにより下部電極５１の内径は、５０ｎｍとなった。
次に、層間絶縁膜３６、３６ａ上、下部電極５１および偽下部電極５１ａの露出面を覆うように、酸化アルミニウム膜と酸化ジルコニウム膜とからなる合計厚さ６ｎｍの容量絶縁膜５２となる多重積層膜を、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法により形成した。
続いて、図１６に示すように、周辺回路領域の容量絶縁膜５２となる多重積層膜を覆い、メモリセル領域および境界領域の容量絶縁膜５２となる多重積層膜上を埋め込むように、窒化チタン膜からなる厚さ８ｎｍの上部電極５３となる導電膜を、ＣＶＤ法により形成した。
次に、容量絶縁膜５２となる多重積層膜と、上部電極５３となる導電膜と、層間絶縁膜３６ａの周辺回路領域に配置された部分を、フォトリソグラフィー技術とドライエッチング技術とを用いて選択的に除去することにより、図１７に示すように、下部電極５１と容量絶縁膜５２と上部電極５３とからなる高さ１．５μｍのクラウン形状のキャパシタを得た。
次に、上部電極５３上および層間絶縁膜２４上に、酸化シリコン膜からなる層間絶縁膜２５を形成し、ＣＭＰ法によりメモリセル領域および境界領域と周辺回路領域との段差を平坦化した（図１８）。
次に、層間絶縁膜２４、２５、３２を貫通するコンタクト孔を開孔して、コンタクト孔内に上部電極５３、局所配線８１ａ、８１ｂを露出させ、コンタクト孔内に窒化チタン膜とタングステン膜からなる導電材料を埋め込んだ。その後、コンタクト孔外に設けられた導電材料をＣＭＰ法により除去することにより、図１９に示すように、上部電極５３、局所配線８１ａ、８１ｂにそれぞれ電気的に接続された接続プラグ４３，４３ａ、４４を、同時に形成した。
次に、スパッタ法により、チタン膜とアルミニウム膜と窒化チタン膜とを順に形成してなる積層膜からなる導電膜を形成し、リソグラフィー技術とドライエッチング技術を用いる方法によりパターニングして、上部電極５３および局所配線８１ａに接続プラグ４３、４４を介して接続された第２層配線６１と、局所配線８１ｂに接続プラグ４３ａを介して接続された第２層配線６１ａを形成した。
以上の工程により得られた実験例１の半導体記憶装置の偽下部電極溝９１ａの周辺回路領域側に配置されている層間絶縁膜２４に形成された空洞数を調べた。その結果、シリコン基板１０上に半導体記憶装置が形成されてなるウエハ１枚における空洞数が１００（個／ウエハ）以下となった。
（実験例２）
下部電極および偽下部電極となる導電膜５１ｂの膜厚以外は、実験例１と同様にして、複数の半導体記憶装置を形成し、実験例１と同様にして、空洞数を調べた。その結果を図２０に示す。
図２０は、導電膜の膜厚と、周辺回路領域側に配置されている層間絶縁膜に形成された空洞数との関係を示したグラフである。図２０に示すように、導電膜の膜厚を１８ｎｍ以上にすることにより、空洞が形成されることを防止できることが分かる。また、導電膜の膜厚を２０ｎｍ以上にすることにより、空洞が形成されることをより効果的に防止できることが分かる。
２…分離絶縁膜、３…ゲート絶縁膜、４…ゲート電極、５，６，７，７ａ…拡散層領域、８…ビット線，８ａ，８ｂ…第１層配線、１０…シリコン基板、１１，１１ａ、１２…接続プラグ、２１，２２，２４、２５、３１，３２、３６、３６ａ、３７…層間絶縁膜、４１，４１ａ，４２，４２ａ，４３，４３ａ，４４…接続プラグ、５１…下部電極、５１ａ…偽下部電極、５２…容量絶縁膜、５３…上部電極、６１，６１ａ…第２層配線、７１…窓、８１…ランディングパッド、８１ａ，８１ｂ…局所配線、８１ｃ…土手、９１…シリンダ孔、９１ａ…偽下部電極溝、１０１…フォトレジスト膜、１１１…空洞、１１２…金属膜。

Claims (20)

  1. メモリセル領域に設けられたキャパシタと、前記メモリセル領域を囲む溝形状を有する偽下部電極とを有する半導体装置の製造方法であって、
    層間絶縁膜に、前記キャパシタの形状を規定するシリンダ孔と前記偽下部電極の形状を規定する偽下部電極溝とを形成する工程と、
    前記シリンダ孔内および前記偽下部電極溝内に導電膜を形成する工程と、
    前記導電膜をストッパとしてウエットエッチングすることにより、前記偽下部電極溝の前記メモリセル領域側に設けられている前記層間絶縁膜を除去するウエットエッチング工程と、
    前記導電膜を薄膜化する薄膜化工程とを備えることを特徴とする半導体装置の製造方法。
  2. メモリセル領域に設けられたキャパシタと、前記メモリセル領域を囲む溝形状を有する偽下部電極とを有する半導体装置の製造方法であって、
    層間絶縁膜に、前記キャパシタの形状を規定するシリンダ孔と前記偽下部電極の形状を規定する偽下部電極溝とを形成する工程と、
    前記シリンダ孔内および前記偽下部電極溝内に導電膜を形成する工程と、
    前記導電膜をストッパとしてウエットエッチングすることにより、前記偽下部電極溝の前記メモリセル領域側に設けられている前記層間絶縁膜を除去するウエットエッチング工程と、
    前記シリンダ孔内の前記導電膜を薄膜化する薄膜化工程とを備えることを特徴とする半導体装置の製造方法。
  3. 前記薄膜化工程において、前記シリンダ孔内の前記導電膜と同時に前記偽下部電極溝内の前記導電膜を薄膜化することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記導電膜が窒化チタン膜であり、前記層間絶縁膜が酸化シリコン膜であることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置の製造方法。
  5. 前記シリンダ孔内および前記偽下部電極溝内に導電膜を形成する工程が、
    前記メモリセル領域と、周辺回路領域と、前記メモリセル領域と前記周辺回路領域との間に配置された境界領域とに前記導電膜を形成する工程と、
    前記シリンダ孔の内壁および前記偽下部電極溝の内壁に沿って設けられている前記導電膜以外の導電膜を除去することにより、前記シリンダ孔内および前記偽下部電極溝内にのみ前記導電膜を残存させる工程とを備えることを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置の製造方法。
  6. 前記シリンダ孔内および前記偽下部電極溝内に導電膜を形成する工程が、
    前記メモリセル領域と、周辺回路領域と、前記メモリセル領域と前記周辺回路領域との間に配置された境界領域とに前記導電膜を形成することにより、前記シリンダ孔内および前記偽下部電極溝内に前記導電膜を形成する工程と、
    前記ウエットエッチング工程の後、前記薄膜化工程の前に、
    前記シリンダ孔の内壁および前記偽下部電極溝の内壁に沿って設けられている前記導電膜以外の導電膜を除去することにより、前記シリンダ孔内および前記偽下部電極溝内にのみ前記導電膜を残存させる工程を備えることを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置の製造方法。
  7. キャパシタの設けられたメモリセル領域と、周辺回路領域と、前記メモリセル領域と前記周辺回路領域との間に配置され、前記メモリセル領域を囲む溝形状を有する偽下部電極の設けられた境界領域とを有する半導体基板を準備する工程と、
    前記半導体基板上の前記メモリセル領域と前記境界領域と前記周辺回路領域とに層間絶縁膜を形成する工程と、
    前記メモリセル領域の少なくとも前記層間絶縁膜に前記キャパシタの形状を規定するシリンダ孔を形成する工程と、
    前記境界領域の少なくとも前記層間絶縁膜に前記偽下部電極の形状を規定する偽下部電極溝を設ける工程と、
    少なくとも前記メモリセル領域および前記境界領域に導電膜を形成する工程と、
    前記導電膜をストッパとしてウエットエッチングすることにより、前記偽下部電極溝の前記メモリセル領域側に設けられている前記層間絶縁膜を除去するウエットエッチング工程と、
    少なくとも前記メモリセル領域上に位置する前記導電膜を薄膜化する薄膜化工程とを備えることを特徴とする半導体装置の製造方法。
  8. 前記薄膜化工程において、前記メモリセル領域上に位置する前記導電膜を薄膜化すると同時に前記境界領域の前記導電膜を薄膜化することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記導電膜を形成する工程の後、前記ウエットエッチング工程の前に、
    前記シリンダ孔の内壁および前記偽下部電極溝の内壁に沿って設けられている前記導電膜以外の導電膜を除去することにより、前記シリンダ孔内および前記偽下部電極溝内にのみ前記導電膜を残存させる工程を備えることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
  10. 前記ウエットエッチング工程の後、前記薄膜化工程の前に、
    前記シリンダ孔の内壁および前記偽下部電極溝の内壁に沿って設けられている前記導電膜以外の導電膜を除去することにより、前記シリンダ孔内および前記偽下部電極溝内にのみ前記導電膜を残存させる工程を備えることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
  11. 前記薄膜化工程の後、薄膜化した少なくとも前記メモリセル領域上の前記導電膜上に、絶縁膜と上部導電膜とをこの順に形成し、前記導電膜と前記絶縁膜と前記上部導電膜とからなる前記キャパシタを形成する工程を備えることを特徴とする請求項７〜請求項１０のいずれかに記載の半導体装置の製造方法。
  12. 前記シリンダ孔を形成する工程と、前記偽下部電極溝を設ける工程とを同時に行うことを特徴とする請求項７〜請求項１１のいずれかに記載の半導体装置の製造方法。
  13. 前記層間絶縁膜に前記シリンダ孔および前記偽下部電極溝を設ける前に、前記層間絶縁膜上に耐エッチング膜を形成する工程を備え、
    前記シリンダ孔を形成する工程が、前記メモリセル領域の少なくとも前記層間絶縁膜と前記耐エッチング膜とに前記キャパシタの形状を規定するシリンダ孔を形成する工程であり、
    前記偽下部電極溝を設ける工程が、前記境界領域の少なくとも前記層間絶縁膜と前記耐エッチング膜とに前記偽下部電極の形状を規定する偽下部電極溝を設ける工程であり、
    前記ウエットエッチング工程の前に、前記メモリセル領域上の前記耐エッチング膜の一部を除去する工程を行い、
    前記ウエットエッチング工程において、少なくとも前記耐エッチング膜と前記導電膜とをストッパとしてウエットエッチングすることを特徴とする請求項７〜請求項１２のいずれかに記載の半導体装置の製造方法。
  14. 前記導電膜が窒化チタン膜であり、前記層間絶縁膜が酸化シリコン膜であり、前記耐エッチング膜が窒化シリコン膜であることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記層間絶縁膜を形成する前に、半導体基板上の前記メモリセル領域と前記境界領域と前記周辺回路領域とにストッパ絶縁膜を形成する工程を備え、
    前記シリンダ孔を形成する工程が、前記メモリセル領域の少なくとも前記層間絶縁膜と前記ストッパ絶縁膜とに前記キャパシタの形状を規定するシリンダ孔を形成する工程であり、
    前記偽下部電極溝を設ける工程が、前記境界領域の少なくとも前記層間絶縁膜と前記ストッパ絶縁膜とに前記偽下部電極の形状を規定する偽下部電極溝を設ける工程であり、
    前記ウエットエッチング工程において、少なくとも前記ストッパ絶縁膜と前記導電膜とをストッパとしてウエットエッチングすることを特徴とする請求項７〜請求項１４のいずれかに記載の半導体装置の製造方法。
  16. 前記導電膜が窒化チタン膜であり、前記層間絶縁膜が酸化シリコン膜であり、前記ストッパ絶縁膜が窒化シリコン膜であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記層間絶縁膜をウエットエッチングする薬液が希釈フッ化水素酸溶液であることを特徴とする請求項１〜請求項１６のいずれかに記載の半導体装置の製造方法。
  18. 前記薄膜化工程前の前記導電膜の膜厚が１８ｎｍ以上であり、前記薄膜化工程後の前記導電膜の膜厚が１８ｎｍ未満であることを特徴とする請求項１〜請求項１７のいずれかに記載の半導体装置の製造方法。
  19. 前記薄膜化工程が、ウエットエッチングすることにより前記導電膜を薄膜化する工程であることを特徴とする請求項１〜請求項１８のいずれかに記載の半導体装置の製造方法。
  20. 前記薄膜化工程が、ドライエッチングすることにより前記導電膜を薄膜化する工程であることを特徴とする請求項１〜請求項１８のいずれかに記載の半導体装置の製造方法。
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