JP2006216649A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 高い歩留まりを確保しつつ、キャパシタの容量を増加させることが可能な半導体装置及びその製造方法を提供する。
【解決手段】 複数の蓄積電極１２４と、前記蓄積電極１２４の表面を覆う容量絶縁膜１２０と、前記複数の蓄積電極１２４の間に設けられたプレート電極１１８とを含むキャパシタ層１１が複数積層され（１１，１２，・・・，１ｎ）、積層された各キャパシタ層のプレート電極及び対応する蓄積電極が互いに電気的に接続されている。
【選択図】 図２０

Description

本発明は半導体装置及びその製造方法に関し、特に、スタック型のキャパシタを備えた半導体装置及びその製造方法に関する。
従来、スタック型のキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）において、微細化に伴うキャパシタの静電容量の減少を補償するためには、立体的なキャパシタを高さ方向に大きくするか、あるいは容量絶縁膜の材料として誘電率の高い材料を用いることにより対応してきた。
しかしながら、キャパシタの高さを高くすると、隣り合うキャパシタ間に形成する絶縁膜やプレート電極（対向電極）の埋め込みが困難となる。特に、シリンダ型のキャパシタでは、シリンダ形状を有する蓄積電極の内側に容量絶縁膜及びプレート電極（対向電極）を形成しなければならず、その被覆性や埋め込み特性の悪化、あるいは隣接セル間の漏れ電流の増加やカップリングノイズの影響増大等の問題が生じる。また、キャパシタの高さが高くなると、周辺回路領域において上下の配線を接続するためのスルーホールの高さ（深さ）も大きくなり、これによりアスペクト比が大きくなるため、スルーホール内への導体の埋め込み特性の確保も厳しくなる。
また、さらに微細化が進むと、上記二つの対策を同時に採用する必要がある。すなわち、従来材料でも適用が困難な高さのキャパシタの作製に、製造技術として十分な成膜条件あるいは加工条件が得られていない新規材料を用いざるを得なくなると予想される。このため、開発期間の遅延や歩留りの低迷等の課題が発生するおそれがあった。
特開２００１−２３０３８８号 特開２００１−１１１００８号 特開２０００−１９６０３８号 特開２０００−１５６４８０号
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、高い歩留まりを確保しつつ、キャパシタの容量を増加させることが可能な半導体装置及びその製造方法を提供することである。
また、本発明の他の目的は、メモリセル領域と周辺回路領域とを整合性良く製造することが可能な半導体装置の製造方法を提供することである。
本発明による半導体装置は、複数の蓄積電極と、前記蓄積電極の表面を覆う容量絶縁膜と、前記複数の蓄積電極間に設けられたプレート電極とを含むキャパシタ層が複数積層されており、積層された各キャパシタ層のプレート電極及び対応する蓄積電極が互いに電気的に接続されていることを特徴とする。
また、本発明による半導体装置の製造方法は、半導体基板上に、柱状の第１蓄積電極と、前記第１蓄積電極の側面を覆う第１容量絶縁膜と、前記第１容量絶縁膜を介して前記第１蓄積電極の側面の少なくとも一部を覆う第１プレート電極とを有する第１キャパシタ層を形成する第１のステップと、前記第１キャパシタ層上に、前記第１蓄積電極に接続された柱状の第２蓄積電極と、前記第２蓄積電極の側面を覆う第２容量絶縁膜と、前記第２容量絶縁膜を介して前記第２蓄積電極の側面の少なくとも一部を覆い、前記第１プレート電極に接続された第２プレート電極とを有する第２キャパシタ層を形成する第２のステップとを備えることを特徴とする。
本発明によれば、複数のキャパシタ層を積層していることから、同一の静電容量値を得る場合、単層のキャパシタと比較して各キャパシタ層のアスペクト比を抑制することが可能となる。すなわち、各キャパシタ層を、キャパシタを構成する容量絶縁膜あるいは導体膜の被覆性が問題とならない高さとし、これを積層することにより、高い歩留まりを確保しつつ、情報保持に必要な最低限の蓄積電荷量を確保することができる。
また、本発明による半導体装置の製造方法は、プレート電極の形成と同時に、周辺回路領域に、プレート電極と同一材料のコンタクトプラグ又は配線を形成することを特徴とする。これにより、製造工程数の増加を抑え、製造コストの増大を最小限に抑えることが可能となる。
本発明によれば、複数のキャパシタ層を積層していることから、各キャパシタ層のアスペクト比を抑制することが可能となる。これにより、高い歩留まりを確保しつつ、十分な静電容量を得ることが可能となる。特に、微細化に伴い新規材料を採用する場合において、その材料に関する被覆性等の製造上の特性で実現可能なアスペクト比になるように各キャパシタ層の高さを決定し、情報蓄積のための静電容量値が不足する場合は、積層キャパシタの層数を増やすことにより補うことが可能となる。したがって、新規材料を採用しても、開発初期段階から高歩留で生産することが可能となり、開発期間の短縮も可能となる。また、各キャパシタ層を実質的に同じプロセスで形成すれば、同じ装置を繰り返し使用することで複数のキャパシタ層を形成できることから、製造コストの増大を最小限に抑えることが可能となる。
また、通常キャパシタ層を積層化すると、製造工程数は増加するが、本発明では、各キャパシタ層においてプレート電極と周辺回路領域のコンタクトプラグあるいは配線を同一材料で同時形成するので、製造工程数の増加を抑え、製造コストの増大を最小限に抑えることが可能となる。さらに、キャパシタ層毎に、対応する周辺回路領域にコンタクトプラグあるいは配線を形成できるので、キャパシタ構造体と同等かより深いコンタクトプラグを要した従来技術と比較して、周辺回路領域の配線間を接続するコンタクトプラグのアスペクト比を抑えることができ、歩留まり向上が図れる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
本実施形態による半導体装置（ＤＲＡＭ）の表面は、多数のメモリセルが配置される「メモリセル領域」と、デコーダなどの周辺回路が配置される「周辺回路領域」に分けられる。以下の説明に用いる断面図（図１など）では、左側にメモリセル領域Ｍの部分断面を図示し、右側に周辺回路領域Ｐの部分断面を図示している。
まず、本発明の第１の実施形態について説明する。第１の実施形態は、キャパシタ層を複数積層するとともに、メモリセル領域に含まれるプレート電極と、周辺回路領域に含まれるコンタクトプラグを同時に形成する例である。以下、第１の実施形態による半導体装置の製造方法について、図１乃至図２０を用いて詳細に説明する。
図１に示すように、まず、シリコン基板１００に、ＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜からなる素子分離領域１０１を形成し、次に、メモリセル領域Ｍ及び周辺回路領域Ｐにそれぞれトランジスタを形成する。特に限定されるものではないが、本実施形態では、トランジスタのゲート１０２はいずれもポリシリコン膜、窒化タングステン（ＷＮ）膜及びタングステン（Ｗ）膜からなる積層膜によって構成されている。なお、図１に示すメモリセル領域Ｍは、ワード線の延在方向に沿った断面である関係上、ゲート電極は図示されておらず、また、メモリセルトランジスタの一方の拡散層１０４のみが図示されている。
次に、全面に層間絶縁膜１０５を形成した後、メモリセル領域Ｍの拡散層１０４に接続するコンタクトプラグ１０６を形成する。コンタクトプラグ１０６の材料としては、ポリシリコンを用いればよい。次に、全面に層間絶縁膜１０７を形成した後、周辺回路領域Ｐの拡散層１０３に接続するコンタクトプラグ１０８を形成する。コンタクトプラグ１０８としては、ＴｉＮとタングステンの積層体を用いればよい。その後全面にタングステン膜を形成し、これをパターニングすることによって配線１０９を形成する。配線１０９は、メモリセル領域Ｍにおいてはビット線として用いられる。なお、コンタクトプラグ１０８は、メモリセル領域Ｍには図示されていないが、メモリセルトランジスタのもう一方の拡散層上に形成されたコンタクトプラグ１０６上にも形成され、ビット線である配線１０９に接続されている。
次に、全面にシリコン酸化膜１１０及びシリコン窒化膜１１１を形成した後、メモリセル領域Ｍにコンタクトプラグ１１２を形成し、周辺回路領域Ｐにコンタクトプラグ１１３を形成する。コンタクトプラグ１１２は、コンタクトプラグ１０６に接続されるように形成する必要があり、コンタクトプラグ１１３は、配線１０９に接続されるように形成する必要がある。コンタクトプラグ１１２，１１３の材料としては、タングステン（Ｗ）を用いることができる。以上により、図１に示す構成が得られる。
次に、図２に示すように、全面に厚さ約１０００ｎｍのタングステン膜１１４と厚さ約２００ｎｍのシリコン窒化膜１１５をこの順に形成する。そして、リソグラフィー技術により、図示しないマスクを用いてシリコン窒化膜１１５をパターニングし、これにより図３に示すようにキャップ絶縁膜１１６を形成する。さらに、タングステン膜１１４（図２参照）をパターニングすることにより、メモリセル領域Ｍにプレート電極１１８を形成し、周辺回路領域Ｐにコンタクトプラグ１１９を形成する。プレート電極１１８は、複数のコンタクトプラグ１１２を避けるように形成され、これにより、コンタクトプラグ１１２の上面は、それぞれ開口１１７によって露出した状態となる。ここで、タングステン膜１１４のパターニング時（プレート電極１１８形成時）のエッチングの制御性が悪く、開口１１７底部のコンタクトプラグ１１２が大きく削れてしまう場合は、コンタクトプラグ１１２上に予めストッパ絶縁膜を形成しておくのが好ましい。一方、コンタクトプラグ１１９は、コンタクトプラグ１１３上に形成され、これにより、コンタクトプラグ１１９とコンタクトプラグ１１３は接続された状態となる。なお、プレート電極１１８は、複数のメモリセルトランジスタに対して共通に設けられた一つの大きな電極であり、本断面図においては分断されて表示されているが、別の断面ではつながっている。
次に、キャップ絶縁膜１１６を除去することなく、図４に示すように、ＡＬＤ（Atomic Layer Deposition）法により全面にキャパシタの容量絶縁膜となる厚さ約５ｎｍのタンタルオキサイド（Ｔａ２Ｏ５）膜１２０を形成し、さらにタンタルオキサイド膜１２０を保護するための厚さ約５ｎｍのシリコン酸化膜１２１を形成する。これにより、プレート電極１１８及びコンタクトプラグ１１９の表面が、タンタルオキサイド膜１２０とシリコン酸化膜１２１によって覆われた状態となる。
次に、図５に示すように、シリコン酸化膜１２１の全面エッチバック及びタンタルオキサイド膜１２０の全面エッチバックをこの順に行う。これにより、シリコン基板１００と平行な領域に形成されたシリコン酸化膜１２１及びタンタルオキサイド膜１２０が除去されるため、開口１１７の底部においてコンタクトプラグ１１２の上面が露出する。一方、シリコン基板１００に対してほぼ垂直な領域に形成されたシリコン酸化膜１２１及びタンタルオキサイド膜１２０は除去されず、これにより、プレート電極１１８の側壁及びコンタクトプラグ１１９の側壁には、タンタルオキサイド膜１２０及びシリコン酸化膜１２１が残存する。本実施形態では、タンタルオキサイド膜１２０の表面をシリコン酸化膜１２１が覆っていることから、タンタルオキサイド膜１２０をエッチバックする際、シリコン酸化膜１２１の存在により、タンタルオキサイド膜１２０が受けるエッチングダメージが抑制される。
次に、開口１１７及びコンタクトプラグ１１９の間を埋め込むよう、図６に示すように全面にシリコン酸化膜１２２を厚く形成し、その後、化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)法によりシリコン酸化膜１２２を平坦化する。なお、図６では、キャップ絶縁膜１１６上にシリコン酸化膜１２２を残すように図示しているが、ＣＭＰ法の制御性が十分であれば、キャップ絶縁膜１１６をＣＭＰ法のストッパ膜として露出させても良い。
次に、図７に示すように、周辺回路領域Ｐ全体をマスク層（図示せず）で覆い、ウェットエッチングを行って、メモリセル領域Ｍのシリコン酸化膜１２２及びシリコン酸化膜１２１を選択的に除去する。これにより、開口１１７が再び形成されることになる。そして、図８に示すように、開口１１７を埋め込むように全面にタングステン膜１２３を形成する。
次に、キャップ絶縁膜１１６をストッパとして、ＣＭＰ法によりタングステン膜１２３及びシリコン酸化膜１２２を研磨する。この工程により、図９に示すように、開口１１７に埋め込まれたキャパシタの蓄積電極１２４が形成される。続いて、全面に厚さ約１００ｎｍのシリコン窒化膜１２５を形成する。そして、図１０に示すように、メモリセル領域Ｍにおいてプレート電極１１８上の接続部１２６を除く領域をマスク層（図示せず）で覆い、この状態で、シリコン窒化膜１２５及びキャップ絶縁膜１１６をエッチングする。
以上の工程により、メモリセル領域Ｍには、蓄積電極１２４、タンタルオキサイド膜（容量絶縁膜）１２０及びプレート電極１１８からなる１層目のキャパシタ層１１が形成され、同時に周辺回路領域Ｐにはコンタクトプラグ１１９が形成される。以降、２層目、３層目・・・のキャパシタ層を順次形成する。次に、２層目のキャパシタ層の製造工程について説明する。
図１１〜図１９は、２層目のキャパシタ層の製造工程を示している。
図１１に示すように、図２及び図３に示した工程と同様にして、全面に厚さ約１０００ｎｍのタングステン膜と厚さ約２００ｎｍのシリコン窒化膜を形成し、続いて、リソグラフィー技術により、シリコン窒化膜をパターニングしてキャップ絶縁膜１２７を形成し、さらにタングステン膜をパターニングして、メモリセル領域Ｍにはプレート電極１２９を形成し、周辺回路領域Ｐにはコンタクトプラグ１３０を形成する。
図１１に示すように、プレート電極１２９が形成されていない領域である開口１２８の平面的な位置は、それぞれ蓄積電極１２４の平面的な位置に対応している。また、開口１２８の底部ではシリコン窒化膜１２５が露出した状態となる。尚、図１０に示した工程において、プレート電極１１８の上面の接続部１２６を露出させていることから、プレート電極１１８とプレート電極１２９とはこの接続部１２６を介して短絡されることになる。また、周辺回路領域Ｐにおいては、コンタクトプラグ１３０とコンタクトプラグ１１９とが短絡された状態となる。
次に、図１２に示すように、エッチバックにより、開口１２８の底部に露出したシリコン窒化膜１２５を除去し、これにより蓄積電極１２４の上面を露出させる。
次に、図１３に示すように、図４に示した工程と同様にして、マスクとして用いたキャップ絶縁膜１２７を除去することなく、全面にキャパシタの容量絶縁膜となる厚さ約５ｎｍのタンタルオキサイド（Ｔａ２Ｏ５）膜１３１及びこれを保護するための厚さ約５ｎｍのシリコン酸化膜１３２を形成する。
次に、図１４に示すように、図５に示した工程と同様に全面エッチバックを行い、開口１２８の底部において蓄積電極１２４の上面を露出させる。一方、プレート電極１２９の側壁及びコンタクトプラグ１３０の側壁には、タンタルオキサイド膜１３１及びシリコン酸化膜１３２を残存させる。
次に、図６に示した工程と同様にして、開口１２８及び複数のコンタクトプラグ１３０の間を埋め込むよう、図１５に示すように全面にシリコン酸化膜１３３を厚く形成し、その後、ＣＭＰ法によりシリコン酸化膜１３３を平坦化する。
次に、図１６に示すように、図７に示した工程と同様、周辺回路領域Ｐをマスク層（図示せず）で覆い、ウェットエッチングを行って、メモリセル領域Ｍのシリコン酸化膜１３３及び開口１２８内のシリコン酸化膜１３２を選択的に除去する。これにより、開口１２８が再び形成されることになる。そして、図１７に示すように、図８に示した工程と同様にして、開口１２８を埋め込むように全面にタングステン膜１３４を形成する。
次に、図１８に示すように、キャップ絶縁膜１２７をストッパとして、図９に示した工程と同様、ＣＭＰ法によりタングステン膜１３４及びシリコン酸化膜１３３を除去する。この工程により、開口１２８に埋め込まれたキャパシタの蓄積電極１３５が形成される。続いて、全面に厚さ約１００ｎｍのシリコン窒化膜１３６を形成する。そして、図１９に示すように、図１０に示した工程と同様にして、メモリセル領域Ｍにおいてプレート電極１２９上の接続部１３７を除く領域をマスク層（図示せず）で覆い、この状態で、シリコン窒化膜１３６及びキャップ絶縁膜１２７をエッチングする。
以上の工程により、メモリセル領域Ｍには、蓄積電極１３５、タンタルオキサイド膜（容量絶縁膜）１３１及びプレート電極１２９からなる２層目のキャパシタ層１２が形成される。また、露出したプレート電極１２９の接続部１３７は、この上に形成される３層目のキャパシタ層のプレート電極との接続部となる。
この後は、図１１〜図１９の工程と同様の工程を繰り返し行い、必要な容量値が得られる分のキャパシタ層（ｎ層）を積層する。
そして、図２０に示すように、メモリセル領域Ｍの最上層のキャパシタ層１ｎ上に層間絶縁膜１３８を形成した後、全面にＴｉＮ／Ｔｉ膜１３９ａ、ＡｌＣｕ膜１３９ｂ及びＴｉＮ膜１３９ｃの積層膜を形成し、パターニングして、配線層１３９を形成する。その後、配線層１３９を覆う絶縁膜１４０を形成し、さらに、図示しないが、配線接続用プラグおよび上層配線を必要層数形成して、最後に最上の配線層上に保護膜を形成し、保護膜に電極パッドを露出する接続孔を開口する。
以上の工程により、メモリセル領域Ｍに複数のキャパシタ層が積層され、周辺回路領域Ｐに複数のコンタクトプラグが積層されたＤＲＡＭが完成する。
このように、本実施形態では、実質的に同じ構成を有するキャパシタ層を複数繰り返し形成していることから、各キャパシタ層におけるアスペクト比を抑制することが可能となる。これにより、高い歩留まりを確保しつつ、非常に大きな静電容量を得ることが可能となる。また、各キャパシタ層において、メモリセル領域のプレート電極と周辺回路領域のコンタクトプラグを同一材料で同時形成するので、製造工程数の増加を抑え、製造コストの増大を最小限に抑えることが可能となる。さらに、各キャパシタ層を実質的に同じプロセスで形成しているため、同じ装置を繰り返し使用することで複数のキャパシタ層を形成できることから、製造コストの増大を最小限に抑えることが可能となる。
また、リソグラフィーによって形成されるパターン形状は、一般に所望のパターンよりも細くなりやすいが、本実施形態では、プレート電極を蓄積電極よりも先にリソグラフィーにより形成していることから、プレート電極のパターンが所望のパターンよりも細くなったとしても、その後形成する蓄積電極の表面積が縮小することはなく、むしろ拡大する。つまり、従来の先に蓄積電極を独立した島状のパターンとして形成する場合と比較して、リソグラフィー条件のばらつきによってプレート電極のパターン形状がばらついたとしても、このばらつきは静電容量を拡大する方向に作用することから、容量不足が生じる可能性を低減することが可能となる。
また、プレート電極を先に形成し、プレート電極上にキャップ絶縁膜を形成していることから、下層の蓄積電極と上層の蓄積電極との接続を自己整合的に行うことが可能となる。つまり、図１１の工程において、開口１２８は、蓄積電極１２４の直上に形成されるようアライメント調整が行われるが、目合わせズレにより、開口１２８の一部がプレート電極上にまたがって形成される可能性がある。このような目合わせズレが生じても、プレート電極１１８上にはキャップ絶縁膜１１６が設けられているため、シリコン窒化膜１２５が除去され蓄積電極１２４の上面が露出した時点でエッチングを終了すれば、プレート電極１１８が露出することはない。このため、下層のプレート電極１１８と上層のキャパシタの蓄積電極１３５とが短絡することがなくなる。
また、導電膜をリソグラフィーによりパターニングして、開口を備えたプレート電極を先に形成し、プレート電極の開口内に埋め込むように蓄積電極を形成していることから、蓄積電極の断面積は、基板に近くなるほど小さくなる。つまり、下面の面積が上面の面積よりも小さくなる。これも目合わせズレに対するマージンとなり、下層のプレート電極と上層の蓄積電極の短絡を効果的に防止することが可能となる。
次に、本発明の第２の実施形態について説明する。第２の実施形態は、キャパシタ層を複数積層する点は第１の実施形態と同様であるが、メモリセル領域に含まれるプレート電極と、周辺回路領域に含まれる配線層を同時に形成する点において異なっている。以下、第２の実施形態による半導体装置の製造方法について、図２１乃至図３５を用いて詳細に説明する
本実施形態による製造工程は、上記第１の実施形態による製造工程の図１の工程までは同様であるため重複する説明は省略する。
図１に続いて、図２１に示すように、全面に厚さ約２０／３０ｎｍのＴｉ／ＴｉＮ膜２１４ａ、厚さ約８００ｎｍのＡｌＣｕ膜２１４ｂ及び厚さ約５０ｎｍのＴｉＮ膜２１４ｃの積層からなる導電膜２１４と、厚さ約２００ｎｍのシリコン窒化膜２１５をこの順に形成する。そして、リソグラフィー技術により、図示しないマスクを用いてシリコン窒化膜２１５をパターニングし、これにより図２２に示すようにキャップ絶縁膜２１６を形成する。さらに、導電膜２１４（図２１参照）をパターニングすることにより、メモリセル領域Ｍにプレート電極２１８を形成し、周辺回路領域Ｐに複数の配線２１９を形成する。
次に、キャップ絶縁膜２１６を除去することなく、図２３に示すように、ＡＬＤ（Atomic Layer Deposition）法により、全面にキャパシタの容量絶縁膜となる厚さ約５ｎｍのタンタルオキサイド（Ｔａ２Ｏ５）膜２２０を形成し、さらにタンタルオキサイド膜２２０を保護するための厚さ約５ｎｍのシリコン酸化膜２２１を形成する。
次に、図２４に示すように、シリコン酸化膜２２１の全面エッチバック及びタンタルオキサイド膜２２０の全面エッチバックをこの順に行い、これによって、開口２１７ａの底部においてコンタクトプラグ１１２の上面を露出させる。次に、開口２１７ａ及び配線間スペース２１７ｂを埋め込むよう、図２５に示すように全面にシリコン酸化膜２２２を厚く形成し、その後、ＣＭＰ法によりシリコン酸化膜２２２を平坦化する。なお、上記第１の実施形態と同様、図２５では、キャップ絶縁膜２１６上にシリコン酸化膜２２２を残すように図示しているが、ＣＭＰ法の制御性が十分であれば、キャップ絶縁膜２１６をＣＭＰ法のストッパ膜として露出させても良い。
次に、図２６に示すように、周辺回路領域Ｐ全体をマスク層（図示せず）で覆い、ウェットエッチングを行って、メモリセル領域Ｍのシリコン酸化膜２２２及び開口２１７ａ内のシリコン酸化膜２２１を選択的に除去する。これにより、開口２１７ａが再び形成されることになる。そして、図２７に示すように、開口２１７ａを埋め込むように全面にタングステン膜２２３を形成する。
次に、キャップ絶縁膜２１６をストッパとして、ＣＭＰ法によりタングステン膜２２３及びシリコン酸化膜２２２を研磨する。この工程により、図２８に示すように、開口２１７ａに埋め込まれたキャパシタの蓄積電極２２４が形成される。
以上の工程により、メモリセル領域Ｍには、蓄積電極２２４、タンタルオキサイド膜（容量絶縁膜）２２０及びプレート電極２１８からなる１層目のキャパシタ層２１が形成され、同時に周辺回路領域Ｐには配線層２１９が形成される。以降、２層目、３層目・・・のキャパシタ層を順次形成する。次に、２層目のキャパシタ層の製造工程について説明する。
図２９〜図３５は、２層目のキャパシタ層の製造工程を示している。
図２９に示すように、まず全面に厚さ約３００ｎｍのシリコン酸化膜２２５を形成する。次に、メモリセル領域Ｍにコンタクトプラグ２２６を形成し、周辺回路領域Ｐにコンタクトプラグ２２７を形成する。コンタクトプラグ２２６は、プレート電極２１８に接続され、コンタクトプラグ２２７は、配線２１９に接続される。コンタクトプラグ２２６，２２７の材料としては、例えばタングステン（Ｗ）を用いることができる。
次に、図３０に示すように、酸化膜２２５及びコンタクトプラグ２２６，２２７上に、厚さ約２０／３０ｎｍのＴｉ／ＴｉＮ膜２２８ａ、厚さ約８００ｎｍのＡｌＣｕ膜２２８ｂ及び厚さ約５０ｎｍのＴｉＮ膜２２８ｃからなる導電膜２２８と、厚さ約２００ｎｍのシリコン窒化膜２２９をこの順に形成する。次に、図３１に示すように、シリコン窒化膜２２９をパターニングしてキャップ絶縁膜２３０を形成し、さらに導電膜２２８（図３０参照）及びシリコン酸化膜２２５をパターニングする。これにより、メモリセル領域Ｍにはプレート電極２３２が形成され、周辺回路領域Ｐには配線２３３が形成される。
図３１に示すように、プレート電極２３２が形成されていない領域である開口２３１の平面的な位置は、それぞれ蓄積電極２２４の平面的な位置に対応しており、これにより、開口２３１の底部では対応する蓄積電極２２４の上面が露出した状態となる。尚、プレート電極２３２は、コンタクトプラグ２２６を介して１層目のプレート電極２１８と電気的に接続され、配線２３３は、コンタクトプラグ２２７を介して１層目の配線２１９と機能に応じて電気的に接続される。
次に、図３２に示すように、図２３に示した工程と同様にして、キャップ絶縁膜２３０を除去することなく、全面にキャパシタの容量絶縁膜となる厚さ約５ｎｍのタンタルオキサイド（Ｔａ２Ｏ５）膜２３４及びこれを保護するための厚さ約５ｎｍのシリコン酸化膜２３５を形成する。
次に、図３３に示すように、図２４に示した工程と同様に全面エッチバックを行い、開口２３１の底部において蓄積電極２２４の上面を露出させる。プレート電極２３２及び配線２３３の側壁には、タンタルオキサイド膜２３４及びシリコン酸化膜２３５が残存する。
次に、図２５に示した工程と同様にして、開口２３１及び複数の配線２３３の間を埋め込むよう、図３４に示すように全面にシリコン酸化膜２３６を厚く形成し、ＣＭＰ法により平坦化した後、図２６に示した工程と同様、周辺回路領域Ｐをマスク層（図示せず）で覆い、ウェットエッチングを行って、メモリセル領域Ｍのシリコン酸化膜２３６及び開口２３１内のシリコン酸化膜２３５を選択的に除去する。
次に、図２７に示した工程と同様にして、開口２３１を埋め込むように全面にタングステン膜を形成した後、キャップ絶縁膜２３０をストッパとして、ＣＭＰ法により、タングステン膜及びシリコン酸化膜２３６を除去する。これにより、図３５に示すように、開口２３１には、タングステンからなる蓄積電極２３７が埋め込まれた状態となる。
以上の工程により、メモリセル領域Ｍには、蓄積電極２３７、タンタルオキサイド膜（容量絶縁膜）２３４及びプレート電極２３２からなる２層目のキャパシタ層２２が形成される。
この後は、図２９〜図３５の工程と同様の工程を繰り返し行い、必要な容量値が得られる分のキャパシタ層（ｎ層）を積層する。
そして、図３６に示すように、メモリセル領域Ｍの最上層のキャパシタ層２ｎ上に層間絶縁膜２３８を形成した後、メモリセル領域Ｍに最上層のキャパシタのプレート電極に接続するコンタクトプラグ２３９を形成し、周辺回路領域Ｐに最上層の配線に接続するコンタクトプラグ２４０を形成する。次に、層間絶縁膜２３８上にＴｉＮ／Ｔｉ膜２４１ａ、ＡｌＣｕ膜２４１ｂ及びＴｉＮ膜２４１ｃの積層膜を形成し、これをパターニングして、配線層２４１を形成する。その後、配線層２４１を覆う絶縁膜２４２を形成し、さらに、図示しないが、配線接続用プラグおよび上層配線を必要層数形成して、最後に最上の配線層上に保護膜を生成し、保護膜に電極パッドを露出する接続孔を開口する。
以上の工程により、メモリセル領域Ｍに複数のキャパシタ層が積層され、周辺回路領域Ｐに複数の配線層が積層されたＤＲＡＭが完成する。
図３７は、第２の実施形態において、キャパシタ層を４層とした場合のＤＲＡＭの断面図である。
本ＤＲＡＭでは、１層目のキャパシタ層２１の高さが約９００ｎｍ、２層目〜４層目のキャパシタ層２２、２３及び２４の高さがそれぞれ１２００ｎｍ、キャパシタ層２２、２３及び２４それぞれにおけるプレート電極下の酸化膜の厚さが３００ｎｍであり、従って、９００ｎｍ＋（１２００−３００）ｎｍ×３＝３６００ｎｍの高さのキャパシタを実現することができる。
このように、本実施形態においても、上記第１の実施形態と同様、実質的に同じ構成を有するキャパシタ層を複数繰り返し形成していることから、第１の実施形態と同様の効果を得ることが可能となる。しかも、本実施形態においては、プレート電極の主な材料としてとしてＡｌＣｕを用いていることから、これと同時に形成される配線の抵抗を充分に低くすることができるばかりでなく、プレート電極の電位をより安定させることが可能となる。
さらに、第１の実施形態では、各キャパシタ層と同じ高さに位置する周辺回路領域Ｐの素子がコンタクトプラグのみであったのに対して、本実施形態では、周辺回路領域Ｐの各層毎に独立した配線としての機能を持たせることができるため、複雑な配線をもつ高機能型の周辺回路を組み込むことが可能であり、ＤＲＡＭとしての高性能化あるいはロジックとの混載型ＬＳＩにおいて超微細なＤＲＡＭの搭載が可能となる。また、同機能であれば周辺回路領域の面積を縮小することができるので、歩留り向上や低コスト化が実現可能となる。
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態では、プレート電極を先に形成し、その後、蓄積電極を形成しているが、本発明がこれに限定されるものではなく、蓄積電極を先に形成し、その後、プレート電極を形成しても構わない。但し、本発明においてプレート電極を先に形成すれば、既に説明した各種の効果を得ることが可能となる。
また、第１の実施形態では、プレート電極としてタングステン膜を用いているが、これに変えて、第２の実施形態で示したように、Ｔｉ／ＴｉＮ膜、ＡｌＣｕ膜及びＴｉＮ膜の積層膜を用いる等、他の導電材料を用いることも可能である。その他の絶縁膜や配線等の材料についても、もちろん適宜変更可能である。
容量絶縁膜の材料としては、タンタルオキサイド膜の代わりに、酸化アルミニウム膜又は酸化ハフニウム膜、あるいはこれらの積層膜を用いることも可能である。
本発明の第１の実施形態による半導体装置の製造方法の一工程（素子分離領域１０１〜コンタクトプラグ１１３の形成）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（タングステン膜１１４及びシリコン窒化膜１１５の形成）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（タングステン膜１１４及びシリコン窒化膜１１５のパターニング）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（タンタルオキサイド膜１２０及びシリコン酸化膜１２１の形成）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（タンタルオキサイド膜１２０及びシリコン酸化膜１２１のエッチバック）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１２２の形成）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１２１及び１２２の選択除去）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（タングステン膜１２３の形成）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（タングステン膜１２３のＣＭＰ〜シリコン窒化膜１２５の形成）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１２５及びキャップ絶縁膜１１６の選択除去）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（プレート電極１２９及びコンタクトプラグ１３０の形成）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１２５の選択除去）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（タンタルオキサイド膜１３１及びシリコン酸化膜１３２の形成）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（タンタルオキサイド膜１３１及びシリコン酸化膜１３２のエッチバック）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１３３の形成）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１３３及び１３２の選択除去）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（タングステン膜１３４の形成）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（タングステン膜１３４のＣＭＰ〜シリコン窒化膜１３６の形成）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１３６及びキャップ絶縁膜１２７の選択除去）を示す部分断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（配線層１４２の形成）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（導電膜２１４及びシリコン窒化膜２１５の形成）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（導電膜２１４及びシリコン窒化膜２１５のパターニング）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（タンタルオキサイド膜２２０及びシリコン酸化膜２２１の形成）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（タンタルオキサイド膜２２０及びシリコン酸化膜２２１のエッチバック）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜２２２の形成）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜２２１及び２２２の選択除去）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（タングステン膜２２３の形成）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（タングステン膜２２３のＣＭＰ）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜２２５の形成〜コンタクトプラグ２２６，２２７の形成）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（導電膜２２８及びシリコン窒化膜２２９の形成）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（導電膜２２８、シリコン窒化膜２２９及びシリコン酸化膜２２５のパターニング）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（タンタルオキサイド膜２３４及びシリコン酸化膜２３５の形成）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（タンタルオキサイド膜２３４及びシリコン酸化膜２３５のエッチバック）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜２３６の形成〜シリコン酸化膜２３６及び２３５の選択除去）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（蓄積電極２３７の形成）を示す部分断面図である。 本発明の第２の実施形態による半導体装置の製造方法の一工程（配線層２４１の形成）を示す部分断面図である。 第２の実施形態においてキャパシタ層を４層とした場合のＤＲＡＭの断面図である。
符号の説明
１１，１２，・・・１ｎ、２１，２２，・・・２ｎ キャパシタ層
１００ シリコン基板
１０１ 素子分離領域
１０２ ゲート
１０３，１０４ 拡散層
１０５，１０７，１３８，２３８ 層間絶縁膜
１０６，１０８，１１２，１１３，１１９，１３０，２２６，２２７，２３９，２４０ コンタクトプラグ
１０９，２１９，２３３ 配線
１１０，１２１，１２２，１２５，１３２，１３３，２２１，２２２，２２５，２３５，２３６ シリコン酸化膜
１１１，１１５，１３６，２１５，２２９ シリコン窒化膜
１１４，１２３，１３４，２２３ タングステン膜
１１６，１２７，２１６，２３０ キャップ絶縁膜
１１７，１２８，２１７ａ，２１７ｂ，２３１ 開口
１１８，１２９，２１８，２３２ プレート電極
１２０，１３１，２２０，２３４ タンタルオキサイド膜
１２４，１３５，２２４，２３７ 蓄積電極
１２６，１３７ 接続部
１３９，１４２，２４１ 配線層
１４０，２４２ 絶縁膜
２１４，２２８ 導電膜
Ｍ メモリセル領域
Ｐ 周辺回路領域

Claims (13)

  1. 複数の蓄積電極と、前記蓄積電極の表面を覆う容量絶縁膜と、前記複数の蓄積電極間に設けられたプレート電極とを含むキャパシタ層が複数積層されており、積層された各キャパシタ層のプレート電極及び対応する蓄積電極が互いに電気的に接続されていることを特徴とする半導体装置。
  2. 前記複数のキャパシタ層の少なくとも２つは、実質的に同じ構成を有していることを特徴とする請求項１記載の半導体装置。
  3. 周辺回路領域に設けられ、前記プレート電極と同じ材料からなるコンタクトプラグをさらに備えることを特徴とする請求項１又は２記載の半導体装置。
  4. 周辺回路領域に設けられ、前記プレート電極と同じ材料からなる配線をさらに備えることを特徴とする請求項１又は２記載の半導体装置。
  5. 各キャパシタ層に含まれる前記蓄積電極は、基板側に位置する下面の面積が前記基板とは反対側に位置する上面の面積よりも小さいことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 半導体基板上に、柱状の第１蓄積電極と、前記第１蓄積電極の側面を覆う第１容量絶縁膜と、前記第１容量絶縁膜を介して前記第１蓄積電極の側面の少なくとも一部を覆う第１プレート電極とを有する第１キャパシタ層を形成する第１のステップと、
    前記第１キャパシタ層上に、前記第１蓄積電極に接続された柱状の第２蓄積電極と、前記第２蓄積電極の側面を覆う第２容量絶縁膜と、前記第２容量絶縁膜を介して前記第２蓄積電極の側面の少なくとも一部を覆い、前記第１プレート電極に接続された第２プレート電極とを有する第２キャパシタ層を形成する第２のステップとを備えることを特徴とする半導体装置の製造方法。
  7. 前記第１のステップは、
    前記半導体基板上に第１電極材料を成膜する第１のサブステップと、
    前記第１電極材料をパターニングすることにより、第１スルーホールを有する前記第１プレート電極を形成する第２のサブステップと、
    前記第１スルーホールの内壁に前記第１容量絶縁膜を形成する第３のサブステップと、
    前記第１スルーホール内に第２電極材料を充填することにより、前記第１蓄積電極を形成する第４のサブステップとを有し、
    前記第２のステップは、
    前記第１のキャパシタ層上に第３電極材料を成膜する第５のサブステップと、
    前記第３電極材料をパターニングすることにより、第２スルーホールを有する前記第２プレート電極を形成する第６のサブステップと、
    前記第２スルーホールの内壁に前記第２容量絶縁膜を形成する第７のサブステップと、
    前記第２スルーホール内に第４電極材料を充填することにより、前記第２蓄積電極を形成する第８のサブステップとを有することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記第１のサブステップの後に前記第１電極材料上に第１絶縁膜を形成し、前記第２のサブステップにおいて、前記第１絶縁膜を前記第１プレート電極と同一パターンにパターニングすることにより前記第１プレート電極上に第１キャップ絶縁膜を形成し、前記第１キャップ絶縁膜を除去することなく、前記第３のサブステップを行い、
    前記第５のサブステップの後に前記第３電極材料上に第２絶縁膜を形成し、前記第６のサブステップにおいて、前記第２絶縁膜を前記第２プレート電極と同一パターンにパターニングすることにより前記第２プレート電極上に第２キャップ絶縁膜を形成し、前記第２キャップ絶縁膜を除去することなく、前記第７のサブステップを行うことを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記第４のサブステップは、前記第１キャップ絶縁膜をストッパとして、前記第２電極材料を研磨するステップを含み、
    前記第８のサブステップは、前記第２キャップ絶縁膜をストッパとして、前記第４電極材料を研磨するステップを含むことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第３のサブステップは、前記第１容量絶縁膜を覆う第１保護絶縁膜を形成するステップと、前記第１保護絶縁膜をエッチバックするステップと、前記第１容量絶縁膜をエッチバックするステップと、前記第１保護絶縁膜を除去するステップとを含み、
    前記第７のサブステップは、前記第２容量絶縁膜を覆う第２保護絶縁膜を形成するステップと、前記第２保護絶縁膜をエッチバックするステップと、前記第２容量絶縁膜をエッチバックするステップと、前記第２保護絶縁膜を除去するステップとを含むことを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記第１及び第２容量絶縁膜は、タンタルオキサイド膜、酸化アルミニウム膜、酸化ハフニウム膜、及び、酸化アルミニウム膜と酸化ハフニウム膜の積層膜のいずれかであることを特徴とする請求項６乃至１０のいずれか一項に記載の半導体装置の製造方法。
  12. 前記第２及び第４のサブステップのパターニングによって、周辺回路領域にコンタクトプラグを同時に形成することを特徴とする請求項７乃至１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記第２及び第４のサブステップのパターニングによって、周辺回路領域に配線を同時に形成することを特徴とする請求項７乃至１１のいずれか一項に記載の半導体装置の製造方法。
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