JP3914618B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置および製造方法に関し、特に、ＤＲＡＭ(Dynamic Random Access Memory)の欠陥救済構造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
互いに直交して配置された複数のワード線および複数のビット線ならびにそれらの各交点に配置された複数のメモリセルによって構成されるメモリアレイを備えたＤＲＡＭは、メモリアレイの一部に通常のメモリセルと構造および寸法が同じセルを含んだ予備の冗長回路を設けておき、ウエハテスト時に欠陥セルが検出されたライン（ワード線またはビット線）を冗長ラインと置き換えることによって、製品不良率の低減を図っている（例えば培風館発行、「超ＬＳＩメモリ」p181〜p183参照）。
【０００３】
特開平４−２３２６８８号公報は、リフレッシュサイクルの長時間化を図ったＤＲＡＭを開示している。このＤＲＡＭは、複数個の冗長メモリセルとメモリセルのアドレスを受け取るデコーダとスイッチ回路とを含み、そのリフレッシュサイクルは、正常メモリセルに比べて情報保持特性が劣る欠陥セルよりも長くなるように調節されている。デコーダは、受け取ったアドレスが正常メモリセルのそれであれば第１の出力を、欠陥セルのそれであれば第２の出力を発生し、スイッチ回路は、第１の出力に応答して救済セルにアクセスを許容することで欠陥セルへのアクセスを阻止するようになっている。
【０００４】
特開平７−２４４９９７号公報は、チップサイズを増大することなく、リーク障害を持つワード線（情報保持特性の劣る欠陥セルが接続されたワード線）を使用することのできるＤＲＡＭを開示している。このＤＲＡＭは、冗長アドレスデコーダに、冗長ワード線に割り当てられたワード線の障害がリーク障害であることを示す記憶手段（ヒューズ）を設けると共に、冗長ワード線に割り当てられたワード線の障害がリーク障害である場合には、このワード線と冗長ワード線とを同時に選択状態とする機能を持たせている。これにより、リーク障害を持つワード線に割り当てられた冗長ワード線が同じようなリーク障害を持つ場合でも、メモリセルの実質的な情報蓄積容量を２倍に拡大してこれを救済することが可能となる。
【０００５】
特開平１−２１３９００号公報は、雑音による誤動作に起因するセンスアンプ不良を救済するために、救済セルに高性能センスアンプを接続した冗長回路付き半導体記憶装置を開示している。このセンスアンプは、正常メモリセルに接続されたセンスアンプを構成するＭＯＳトランジスタに比べてゲート長およびゲート幅が大きい高駆動能力のＭＯＳトランジスタで構成されているために、雑音の影響を受け難い。これにより、正常メモリセルに接続されたセンスアンプが雑音によって誤動作した場合でも、確実な救済が可能となる。
【０００６】
特開平４−６７６６９号公報は、ゴミの付着などによる冗長回路の不良発生を回避するために、冗長回路の微細化度（冗長回路を構成するトランジスタ、ビット線およびワード線のサイズならびに間隔）を主回路部のそれよりも大きく設定した半導体記憶装置を開示している。
【０００７】
【発明が解決しようとする課題】
本発明者が検討したところによれば、上記した従来の欠陥救済技術には、それぞれ次のような問題がある。
【０００８】
ＤＲＡＭのリフレッシュ時間は、ＪＥＤＥＣ(Joint Electron Device Engineering Council standards) 規格に従い、集積度が増す毎に長くなる。しかし、集積度が増すとメモリセルサイズが微細になって素子分離長が短くなるため、基板濃度を高く設定することが原因となって接合電界強度が大きくなる。その結果、電界起因のリーク電流が増加してメモリセルの情報保持時間が短くなる。すなわち、集積度が増すと情報保持時間が規格以下の欠陥セル数が増えるため、救済セルの数も増やさなければならない。
【０００９】
ところが、救済セルの構造および寸法が通常のメモリセルと同じである場合には、集積度が増す毎に救済セルの数を増やしていくと、救済後にも情報保持時間の短いセルが含まれる確率が高くなってしまう。例えば、６４Ｍｂｉｔ（メガビット）ＤＲＡＭでは数十ビットの救済が、２５６ＭｂｉｔＤＲＡＭでは数百ビットの救済が、さらに１Ｇｂｉｔ（ギガビット）ＤＲＡＭでは数千ビットの救済が必要であるとした場合、１ビットを救済するためにはビット線４本分を救済用に置き換えるため、千ビット（２５６ビット×４）程度を置き換えることになり、６４Ｍｂｉｔ、２５６Ｍｂｉｔおよび１ＧｂｉｔＤＲＡＭでは、それぞれ数十Ｋｂｉｔ（キロビット）、数百Ｋｂｉｔおよび数Ｍｂｉｔを置き換えることになる。そのため、集積度が増すにつれて救済後にも救済セル中に不良ビットが含まれる確率が高くなってしまい、この不良による製品歩留りの低下分は、６４Ｍｂｉｔ、２５６Ｍｂｉｔおよび１ＧｂｉｔＤＲＡＭでそれぞれ１％未満、数％〜１０％程度および数十％〜１００％となる。すなわち、集積度が増すとそれにつれて製品歩留りが低下するという問題が顕在化する。
【００１０】
特開平４−２３２６８８号公報に記載された欠陥救済構造は、正常セルと欠陥セルのアドレスを記憶させるための回路（不揮発性メモリ）を別途設ける必要があるので製造プロセスが複雑になる。また、救済セルへ回路的にアクセスするための周辺回路を別途設ける必要があるのでチップ面積が増大する。同様に、特開平７−２４４９９７号公に記載された欠陥救済構造も、ワード線と冗長ワード線とを２重選択するための周辺回路を別途設ける必要があるのでチップ面積が増大する。
【００１１】
救済セルに高性能センスアンプを接続する構造（特開平１−２１３９００号公報）は、集積度が増す毎に救済セルの数を増やしていくと救済後にも情報保持時間が短いセルを含む確率が高くなる、という前記の問題を根本的に解決する対策とはならない。
【００１２】
冗長回路の微細化度を主回路部のそれよりも大きくする構造（特開平４−６７６６９号公報）は、例えばＳＲＡＭ(Static Random Access Memory) に適用した場合にはレイアウト上も加工上も問題とはならないが、ＤＲＡＭに適用した場合にはセルを構成する上で大きな問題が生じる。また、冗長回路を構成するトランジスタ、ビット線およびワード線のサイズ、間隔を主回路部のそれよりも大きく設定するだけでは、ＤＲＡＭ特有の課題である情報保持時間の長時間化を実現することはできない。
【００１３】
本発明の目的は、チップ面積の大幅な増大を招かずに、またプロセスの複雑化を招かずに、ＤＲＡＭの救済セルのリフレッシュ時間を長くすることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
（１）本発明の半導体集積回路装置は、メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有し、前記救済セルが形成された領域の素子分離幅は、前記メモリセルが形成された領域の素子分離幅よりも大きい。
【００１７】
（２）本発明の半導体集積回路装置は、前記救済セルが形成された領域における素子分離領域下部の半導体基板の不純物濃度は、前記メモリセルが形成された領域における素子分離領域下部の半導体基板の不純物濃度よりも低い。
【００１８】
（３）本発明の半導体集積回路装置は、前記救済セルに接続されるビット線の間隔は、前記メモリセルに接続されるビット線の間隔よりも大きい。
【００１９】
（４）本発明の半導体集積回路装置は、前記メモリセルと前記救済セルのそれぞれは、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とからなり、前記救済セルにおける情報蓄積用容量素子の下部電極の占有面積は、前記メモリセルにおける情報蓄積用容量素子の下部電極の占有面積よりも大きい。
【００２０】
（５）本発明の半導体集積回路装置は、前記メモリセルと前記救済セルのそれぞれが、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とからなり、前記メモリセルにおけるメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの下部および前記救済セルにおけるメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの下部には、前記ソース、ドレインと同一導電型の電界緩和層がそれぞれ形成されている。
【００２１】
（６）本発明の半導体集積回路装置は、選択酸化法により形成されたフィールド酸化膜によって素子分離が行われている。
【００２２】
（７）本発明の半導体集積回路装置は、前記救済セルが形成された領域の素子分離幅が、前記メモリセルが形成された領域の素子分離幅の1.５倍〜２倍である。
【００２３】
（８）本発明の半導体集積回路装置は、メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有し、前記救済セルが形成された活性領域の幅は、前記メモリセルが形成された活性領域の幅よりも大きい。
【００２４】
（９）本発明の半導体集積回路装置は、前記メモリセルと前記救済セルのそれぞれが、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とからなり、前記救済セルにおけるメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と前記情報蓄積用容量素子の下部電極とを接続するスルーホールは、第１方向の径とこれと直交する第２方向の径が異なる。
【００２５】
（１０）本発明の半導体集積回路装置は、メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有し、前記救済セルが形成された領域の素子分離幅は、前記メモリセルが形成された領域の素子分離幅よりも大きく、前記救済セルが形成された活性領域の幅は、前記メモリセルが形成された活性領域の幅よりも大きい。
【００２６】
（１１）本発明の半導体集積回路装置は、メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有し、前記救済セルを構成するＭＩＳＦＥＴのゲート電極の側壁に形成したサイドウォールスペーサの膜厚は、前記メモリセルを構成するＭＩＳＦＥＴのゲート電極の側壁に形成したサイドウォールスペーサの膜厚よりも大きい。
【００２７】
（１２）本発明の半導体集積回路装置は、メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有し、前記救済セルを構成するＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記メモリセルを構成するＭＩＳＦＥＴのゲート酸化膜の膜厚よりも大きい。
【００２８】
（１３）本発明の半導体集積回路装置は、メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有し、冗長ビット線一本あたりに接続される救済セルの数は、ビット線一本あたりに接続されるメモリセルの数よりも少ない。
【００２９】
（１４）本発明の半導体集積回路装置は、メモリアレイに救済セルを含む複数のメモリセルが形成されたＤＲＡＭを有し、救済に用いるセンスアンプには、注目ビットの情報の信号線である第１ビット線と前記注目ビットの反対情報の信号線である第２ビット線とが接続され、所定のワード線によって選択される２つのセルの一方が前記第１ビット線に接続され、もう一方のセルが前記第２ビット線に接続されている。
【００３０】
（１５）本発明の半導体集積回路装置は、メモリアレイに救済セルを含む複数のメモリセルが形成されたＤＲＡＭを有し、救済に用いるセンスアンプには、注目ビットの情報の信号線である第１ビット線と前記注目ビットの反対情報の信号線である第２ビット線とが接続され、同時に選択される２本のワード線の一方は前記第１ビット線に接続されたセルを選択し、他方は前記第２ビット線に接続されたセルを選択する。
【００３１】
（１６）本発明の半導体集積回路装置は、メモリアレイに救済セルを含む複数のメモリセルが形成されたＤＲＡＭを有し、救済に用いるセンスアンプには、注目ビットの情報の信号線である２本の第１ビット線と前記注目ビットの反対情報の信号線である２本の第２ビット線とが接続され、同時に選択される２本のワード線の一方は前記２本の第１ビット線のいずれかに接続されたセルを選択し、他方は前記２本の第２ビット線のいずれかに接続されたセルを選択する。
【００３２】
（１７）本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
【００３３】
（ａ）半導体基板を熱処理してその表面に第１ゲート絶縁膜を形成した後、通常セル領域の前記第１ゲート絶縁膜を選択的に除去する工程、
（ｂ）前記半導体基板を再度熱処理して、前記通常セル領域に第２ゲート絶縁膜を形成すると共に、救済セル領域の前記第１ゲート絶縁膜の膜厚を前記第２ゲート絶縁膜よりも厚くする工程、
（ｃ）前記半導体基板上に堆積した第１導電膜をパターニングすることにより、前記通常セル領域の前記第１ゲート絶縁膜上に通常セルのゲート電極を形成し、前記救済セル領域の前記第２ゲート絶縁膜上に救済セルのゲート電極を形成する工程、
（ｄ）前記通常セル領域の前記半導体基板に通常セルのソース、ドレインを形成し、前記救済セル領域の前記半導体基板に救済セルのソース、ドレインを形成する工程、
（ｅ）前記半導体基板上に第１絶縁膜を堆積した後、前記通常セル領域の前記第１絶縁膜を選択的にエッチングすることにより、前記通常セル領域の前記ゲート電極の側壁に第１サイドウォールスペーサを形成する工程、
（ｆ）前記半導体基板上に第２絶縁膜を堆積した後、前記第２絶縁膜をエッチングすることにより、前記救済セル領域の前記ゲート電極の側壁に前記第１サイドウォールスペーサよりも厚い膜厚の第２サイドウォールスペーサを形成する工程、
（ｇ）前記半導体基板上に堆積した第３絶縁膜をエッチングすることにより、前記通常セルのソース、ドレインの一方の上部および前記救済セルのソース、ドレインの一方の上部にそれぞれコンタクトホールを形成する工程、
（ｈ）前記第３絶縁膜の上部に前記通常セルの情報蓄積用容量素子および前記救済セルの情報蓄積用容量素子をそれぞれ形成する工程。
【００３４】
（１８）本発明の半導体集積回路装置の製造方法は、前記通常セルのソース、ドレインの一方の上部および前記救済セルのソース、ドレインの一方の上部にそれぞれコンタクトホールを形成した後、前記コンタクトホール内に前記ソース、ドレインと同じ導電型の不純物を含む多結晶シリコン膜を埋め込む。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
（実施の形態１）
図１は、本発明の実施の形態１であるＤＲＡＭのブロック図である。このＤＲＡＭの各回路ブロックは、単結晶シリコンからなる半導体チップ１Ａ上に形成されている。
【００３７】
同図において、半導体チップ１Ａの縦方向の中央部と横方向の中央部とには周辺回路が配置され、これらの周辺回路によって分割された４つの領域にはそれぞれメモリアレイ（ＭＡＲＹ）が配置されている。特に制限はされないが、メモリアレイは（ＭＡＲＹ）全体として約２５６Ｍｂｉｔの大記憶容量を有している。一つのメモリマットは、横方向にワード線が延在し、縦方向にビット線が延在するように配置されている。メモリマットは、センスアンプＳＡを中心として左右に一対が配置されている。センスアンプＳＡは、左右に配置された一対のメモリマットに対して共通に用いられる、いわゆるシェアードセンスアンプ方式によって構成されている。周辺回路によって４分割されたメモリアレイ（ＭＡＲＹ）のうち、中央部側にはＹ選択回路ＹＳが配置されている。Ｙ選択線は、Ｙ選択回路ＹＳからそれに対応するメモリアレイ（ＭＡＲＹ）の複数のメモリマット上に延在し、各メモリマットのカラムスイッチ用ＭＩＳＦＥＴのスイッチ制御を行う。
【００３８】
上記半導体チップ１Ａの横方向の中央部のうち、右側の部分にはＸアドレスバッファ、Ｘ冗長回路およびＸアドレスドライバ（論理段）からなるＸ系回路８０や、ＲＡＳ系制御信号回路８１、ＷＥ系信号制御回路８２、基準電圧発生回路８３が設けられている。基準電圧発生回路８３は、この領域の中央寄りに配置され、外部電源Ｖcc（例えば５Ｖ）を受けて内部回路に供給する定電圧ＶＬ（例えば3.３Ｖ）を発生する。また、左側の部分にはＹアドレスバッファ、Ｙ冗長回路およびＹアドレスドライバ（論理段）からなるＹ系回路８４や、ＣＡＳ系制御信号回路、テスト回路が設けられている。さらに、チップ中央部にはアドレスバッファやデコーダなどの周辺回路に電源電圧ＶＣＬを供給する内部降圧回路が設けられている。
【００３９】
上記のように、アドレスバッファとそれに対応したアドレス比較回路を含む冗長回路、制御クロックを発生するＣＡＳ、ＲＡＳ系制御信号回路８１、８５などを集中配置した場合には、例えば配線チャネルを挟んでクロック発生回路と他の回路を振り分けること、すなわち配線チャネルを共用化することによって高集積化が可能になると共に、アドレスドライバ（論理段）などに高速に信号を伝達することが可能となる。
【００４０】
上記ＲＡＳ系制御信号回路８１は、信号ＲＡＳを受けてＸアドレスバッファを活性化するために用いられる。Ｘアドレスバッファに取り込まれたアドレス信号は、ワード線単位で欠陥救済を行うＸ系の冗長回路に供給され、ここで記憶された不良アドレスとの比較が行われて、冗長回路に切り替えることの有無が判定される。その結果とＸアドレスバッファに取り込まれた上記アドレス信号は、Ｘ系のプリデコーダに供給される。ここで形成されたプリデコード信号は、各メモリアレイに対応して設けられたＸアドレスドライバを介して、前記のようなメモリマットに対応して設けられたそれぞれのＸデコーダに供給される。
【００４１】
上記ＲＡＳ系の内部信号は、ＷＥ系のコントロール回路とＣＡＳ系のコントロール回路に供給され、例えばＲＡＳ信号、ＣＡＳ信号およびＷＥ信号の入力順序の判定から、自動リフレッシュモード（ＣＢＲ）、テストモード（ＷＣＢＲ）などの識別が行われる。テストモードの時にはテスト回路８６が活性化され、その時供給される特定のアドレス信号に従ってテストファンクションが設定される。
【００４２】
ＣＡＳ系制御信号回路８５は、信号ＣＡＳを受けてＹ系の各種制御信号を形成するために用いられる。信号ＣＡＳのロウレベルへの変化に同期してＹアドレスバッファに取り込まれたアドレス信号は、ビット線単位で欠陥救済を行うＹ系の冗長回路に供給され、ここで記憶された不良アドレスとの比較が行われて、冗長回路に切り替えることの有無が判定される。その結果と上記アドレス信号は、Ｙ系のプリデコーダに供給され、ここでプリデコード信号が形成される。このプリデコード信号は、各メモリセルに対応して設けられたＹアドレスドライバを介してそれぞれのＹデコーダに供給される一方、上記ＣＡＳ系制御回路は、前記のようにＲＡＳ信号とＷＥ信号とを受けてその入力順序の判定からテストモードを判定し、隣接するテスト回路８６を活性化させる。
【００４３】
上記チップの縦方向の中央部のうち、上側の部分にはこの領域の中心軸に対して左右対照的に合計１６個のメモリマットと８個のセンスアンプが配置されている。そのうち、左右４組ずつのメモリマットとセンスアンプに対応して４個のメインアンプ８８が設けられている。その他、この縦中央上部には内部降圧電圧を受けてワード線などを選択する昇圧電圧発生回路８９や、アドレス信号、制御信号などの入力信号に対応した入力パッドエリアＰｂ、Ｐｃが設けられている。また、上記左右４組ずつに分割されたメモリブロックに対応して、センスアンプＳＡの動作電圧を形成する内部降圧回路がそれぞれに設けられている。
【００４４】
このように、１つのブロックに８個のメモリマットと４個のセンスアンプＳＡが配置され、上記縦軸を中心として左右対称的に合計１６個のメモリマットと８個のセンスアンプＳＡが配置される構成では、少ない（４個の）メインアンプ８８を用いつつ、各センスアンプＳＡからの増幅信号を短い信号伝搬経路によってメインアンプ８８に伝達することが可能となる。
【００４５】
上記チップの縦方向の中央部のうち、下側の部分にもこの領域の中心軸に対して左右対照的に合計１６個のメモリマットと８個のセンスアンプＳＡが配置されている。そのうち、左右４組ずつのメモリマットとセンスアンプＳＡに対応して４個のメインアンプ８８が設けられている。その他、この縦中央下部には内部降圧電圧を受けて基板に供給すべき基板バックバイアス電圧を形成する基板電圧発生回路９１や、アドレス信号、制御信号などの入力信号に対応した入力パッドエリアＰａ、データ出力バッファ回路９２、データ入力バッファ回路９３が設けられている。また、上記左右４組ずつに分割されたメモリブロックに対応して、センスアンプＳＡの動作電圧を形成する内部降圧回路９０がそれぞれに設けられている。これにより、少ない（４個の）メインアンプを用いつつ、各センスアンプＳＡからの増幅信号を短い信号伝搬経路によってメインアンプに伝達することが可能となる。
【００４６】
前記した内部電圧のうち、ＶＣＬは3.３Ｖの周辺回路用電源電圧であり、内部降圧回路９０によって共通に形成される。ＶＤＬは3.３Ｖのメモリアレイ（ＭＡＲＹ）、すなわちセンスアンプＳＡに供給される電源電圧であり、４つのメモリブロックに対応して４個設けられている。ＶＤＨは上記内部電圧ＶＤＬを受けて例えば5.２Ｖに昇圧されたワード線の選択レベル、シェアードスイッチＭＩＳＦＥＴを選択するブースト電源電圧である。ＶＢＢは例えば−２Ｖの基板バイアス電圧、ＶＰＬはメモリセルのプレート電圧、ＶＬは内部降圧回路９０に供給される3.３Ｖの定電圧である。
【００４７】
同図には省略されているが、上記チップの中央部には縦方向に沿って複数個のボンディングパッドが一列に配置されている。これらのボンディングパッドは、例えばＡｕワイヤを介してＬＯＣ(Lead On Chip)方式のリードフレームなどに電気的に接続される。
【００４８】
上記ＤＲＡＭの欠陥救済方法の一例を図２を用いて説明する。なお、図示は省略するが、通常Ｙ選択線にはスイッチＭＯＳＦＥＴを介して相補性のビット線が接続されており、ビット線には通常セルが接続されている。また、冗長Ｙ選択線にはスイッチＭＯＳＦＥＴを介して相補性のビット線が接続されており、ビット線には冗長セルが接続されている。
【００４９】
ウエハテスト時に欠陥セルを含むアドレスが検出された場合には、あらかじめ設定された冗長回路のヒューズを切断することによって、そのアドレスが選択された時に救済セルに接続が切り替わると共に、救済セルを活性化する信号が救済セルに伝達される。その結果、上記アドレスが選択された時に冗長Ｙ選択線が活性化され、同時に通常セルに接続されたデコーダには欠陥アドレスを不活性化する信号が入力される。これにより、上記アドレスにおいては、欠陥セルを含むアドレスの通常Ｙ選択線に替わって冗長Ｙ選択線が選択される。
【００５０】
冗長回路は、欠陥セルを含む不良Ｙ選択線のアドレスをプログラムするヒューズを備えており、そのアドレスが入力された場合に冗長Ｙ選択線を選択する機能と、そのアドレスに対応するメモリアレイの通常のＹ選択線を不活性にする機能とを有している。
【００５１】
図３は、上記メモリアレイの一部（通常のメモリセルが形成された領域と救済セルが形成された領域）を示す半導体基板の概略平面図、図４は、図３のＡ−Ａ’線に沿った断面図、図５は、同じくＢ−Ｂ’線とＣ−Ｃ’線に沿った断面図である。なお、図３には主としてメモリセルを構成する導電層（プレート電極を除く）を示し、導電層間の絶縁膜やメモリセルの上部の配線は省略する。
【００５２】
本実施の形態のメモリセルおよび欠陥救済用の救済セルは、ｐ型の半導体基板１の主面に形成されたｐ型ウエル２の活性領域Ｌに形成されている。メモリセルは、ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成され、救済セルは、ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴＱｒとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されている。図３に示すように、活性領域Ｌは、図の左右方向（Ｘ方向）に沿って延在する細長い島状のパターンで構成されており、その寸法は、例えばＸ方向が1.１６μｍ、図の上下方向（Ｙ方向）が0.２４μｍである。
【００５３】
上記活性領域Ｌを囲む素子分離領域には、フィールド酸化膜３が周知の選択酸化（ＬＯＣＯＳ）法によって形成されている。図示のように、本実施の形態のＤＲＡＭは、救済セルが形成された領域（救済セル領域）の素子分離幅、すなわちワード線ＷＬの延在方向であるＹ方向に隣接する活性領域Ｌ同士の間隔が、通常のメモリセルが形成された領域（通常セル領域）の素子分離幅よりも大きい。通常セル領域の素子分離幅は例えば0.２２μｍであり、救済セル領域の素子分離幅は例えば0.４４μｍ、すなわち通常セル領域の素子分離幅の２倍である。
【００５４】
上記フィールド酸化膜３の下部を含むｐ型ウエル２の内部には、基板濃度調整用のｐ型半導体層４が形成されている。図示のように、このｐ型半導体層（基板濃度調整層）４は、救済セルの活性領域下ではｐ型ウエル２の深い領域に形成され、通常セルの活性領域下では浅い領域に形成されている。ｐ型半導体層４を深く形成することにより、接合部の不純物濃度は低くなる。従って、救済セルでは接合部の不純物濃度を単純に低くすることも可能である。
【００５５】
メモリセルのメモリセル選択用ＭＩＳＦＥＴＱｓは、主としてゲート酸化膜５、ゲート電極６およびソース、ドレインを構成する一対のｎ型半導体領域７、７で構成されている。通常セル領域に形成された活性領域Ｌのそれぞれには、ソース、ドレインの一方を互いに共有する２個のメモリセル選択用ＭＩＳＦＥＴＱｓがＸ方向に隣接して形成されている。同様に、救済セルのメモリセル選択用ＭＩＳＦＥＴＱｒは、主としてゲート酸化膜５、ゲート電極６およびソース、ドレインを構成する一対のｎ型半導体領域７、７で構成されている。救済セル領域に形成された活性領域Ｌのそれぞれには、ソース、ドレインの一方を互いに共有する２個のメモリセル選択用ＭＩＳＦＥＴＱｒがＸ方向に隣接して形成されている。通常セルのメモリセル選択用ＭＩＳＦＥＴＱｓと救済セルのメモリセル選択用ＭＩＳＦＥＴＱｒは、同一の寸法で構成されている。
【００５６】
メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域７）の下部には、このソース、ドレインの接合電界を緩和するためのｎ型半導体層（電界緩和層）８が形成されている。また、メモリセル選択用ＭＩＳＦＥＴＱｒのソース、ドレイン（ｎ型半導体領域７）の下部には、このソース、ドレインの接合電界を緩和するためのｎ型半導体層（電界緩和層）８ｒが形成されている。図示のように、救済セルの電界緩和層８ｒは、通常セルの電界緩和層８に比べてｐ型ウエルの深い領域に形成されている。電界緩和層８ｒの深さは、電界緩和層８の深さの２倍程度である。なお、電界緩和層（８、８ｒ）は、ソース、ドレインのうち、ビット線ＢＬが接続される側には形成しなくともよい。
【００５７】
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極６は、ワード線ＷＬと一体に構成され、同一の幅、同一の間隔でＹ方向に沿って延在している。同様に、メモリセル選択用ＭＩＳＦＥＴＱｒのゲート電極６は、ワード線ＷＬと一体に構成され、同一の幅、同一の間隔でＹ方向に沿って延在している。ゲート電極６（ワード線ＷＬ）の幅、すなわちゲート長は、例えば0.２４μｍであり、隣接する２本のゲート電極６の間隔は、例えば0.２２μｍである。
【００５８】
上記ゲート電極６（ワード線ＷＬ）は、例えばＰ（リン）などのｎ型不純物がドープされた低抵抗多結晶シリコン膜の上部にＷＳｉ2 （タングステンシリサイド）膜を積層したポリサイド膜で構成されている。ゲート電極６（ワード線ＷＬ）の上部は窒化シリコン膜９で覆われており、この窒化シリコン膜９とゲート電極６（ワード線ＷＬ）の側壁には、窒化シリコン膜からなるサイドウォールスペーサ１０が形成されている。ゲート電極６（ワード線ＷＬ）を覆う窒化シリコン膜９の上部には酸化シリコン膜１１が形成され、その表面は半導体基板１の全域でほぼ同じ高さになるように平坦化されている。
【００５９】
メモリセル選択用ＭＩＳＦＥＴＱｓ、Ｑｒのソース、ドレインを構成する一対のｎ型半導体領域７、７の上部には、酸化シリコン膜１１を貫通してｎ型半導体領域７に達するコンタクトホール１３、１４が形成されている。これらのコンタクトホール１３、１４の内部には、ｎ型不純物（例えばＰ（リン））がドープされた低抵抗多結晶シリコン膜からなるプラグ１５が埋め込まれている。コンタクトホール１４は、Ｘ方向の径とＹ方向の径がほぼ同一である。これに対し、もう一方のコンタクトホール１３は、Ｙ方向の径がＸ方向の径よりも大きい略長方形の平面パターンで構成され、その一部は活性領域Ｌから外れてフィールド酸化膜３の上部にまで延在している。
【００６０】
上記コンタクトホール１３、１４が形成された酸化シリコン膜１１の上部には酸化シリコン膜１６が形成され、さらにその上部にはビット線ＢＬが形成されている。ビット線ＢＬはフィールド酸化膜３の上部に配置され、同一の幅、同一の間隔でＸ方向に沿ってメモリアレイの端部まで延在している。ビット線ＢＬの幅は、通常セル領域、救済セル領域ともに例えば0.１４μｍである。前記のように、救済セル領域の素子分離幅は通常セル領域の素子分離幅の２倍となっているため、救済セル領域に形成されたビット線ＢＬ同士の間隔も、通常セル領域に形成されたビット線ＢＬ同士の間隔より大きく、例えば２倍程度となっている。
【００６１】
上記ビット線ＢＬは、例えばｎ型不純物がドープされた低抵抗多結晶シリコン膜の上部にＷＳｉ2 （タングステンシリサイド）膜を積層したポリサイド膜で構成されている。通常セル領域のビット線ＢＬは、酸化シリコン膜１６に形成されたスルーホール１７を通じて前記コンタクトホール１３内のプラグ１５と電気的に接続され、さらにこのプラグ１５を介して２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有されるｎ型半導体領域７（ソース、ドレインの一方）と電気的に接続されている。同様に、救済セル領域のビット線ＢＬは、酸化シリコン膜１６に形成されたスルーホール１７を通じて前記コンタクトホール１３内のプラグ１５と電気的に接続され、さらにこのプラグ１５を介して２個のメモリセル選択用ＭＩＳＦＥＴＱｒによって共有されるｎ型半導体領域７（ソース、ドレインの一方）と電気的に接続されている。
【００６２】
上記ビット線ＢＬの上部には酸化シリコン膜１８が形成されている。酸化シリコン膜１８は、その表面が半導体基板１の全域でほぼ同じ高さになるように平坦化されている。酸化シリコン膜１８の上部には、情報蓄積用容量素子Ｃが形成されている。通常セルの情報蓄積用容量素子Ｃは、下層から順に下部電極（蓄積電極）２０、容量絶縁膜２１および上部電極（プレート電極）２２を積層したスタックド構造で構成されている。同様に、救済セルの情報蓄積用容量素子Ｃも、下部電極（蓄積電極）２０ｒ、容量絶縁膜２１および上部電極（プレート電極）２２を積層したスタックド構造で構成されている。下部電極２０、２０ｒと上部電極２２は、例えばＰ（リン）がドープされた低抵抗多結晶シリコン膜で構成され、容量絶縁膜２１は、例えば酸化タンタル（Ｔａ2 Ｏ5)などの高誘電体膜で構成されている。
【００６３】
情報蓄積用容量素子Ｃの下部電極２０、２０ｒは、Ｘ方向に沿って延在する細長いパターンで構成されている。通常セルの下部電極２０の寸法は、例えばＸ方向が0.７７μｍ、Ｙ方向が0.３１μｍである。また、隣接する下部電極２０同士の間隔は、例えばＸ方向、Ｙ方向共に0.１５μｍである。一方、救済セルの下部電極２０ｒの寸法は、例えばＸ方向が0.７７μｍ、Ｙ方向が0.６２μｍである。また、隣接する下部電極２０ｒ同士の間隔は、例えばＸ方向、Ｙ方向共に0.１５μｍである。この場合、救済セルの下部電極２０ｒの占有面積は、通常セルの下部電極２０より大きく、例えば２倍となる。
【００６４】
上記下部電極２０、２０ｒのそれぞれの下部には、酸化シリコン膜１８、１６を貫通して前記コンタクトホール１４に達するスルーホール２３が形成され、その内部にはｎ型不純物（例えばＰ（リン））がドープされた低抵抗多結晶シリコン膜からなるプラグ２４が埋め込まれている。通常セルの下部電極２０は、スルーホール２３内のプラグ２４およびコンタクトホール１４内のプラグ１５を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの他方と電気的に接続されている。同様に、救済セルの下部電極２０ｒは、スルーホール２３内のプラグ２４およびコンタクトホール１４内のプラグ１５を介してメモリセル選択用ＭＩＳＦＥＴＱｒのソース、ドレインの他方と電気的に接続されている。
【００６５】
上記情報蓄積用容量素子Ｃの上部には酸化シリコン膜２５が形成され、さらにその上部にはメタル配線２６Ａ、２６Ｂが形成されている。メタル配線２６Ａ、２６Ｂは、例えばＴｉＮ膜、Ａｌ合金膜およびＴｉＮ膜を積層した多層構造で構成されている。メタル配線２６Ａ、２６Ｂの上部には層間絶縁膜が形成され、さらにその上部には１〜２層程度のメタル配線が形成されているが、それらの図示は省略する。
【００６６】
次に、上記メモリセルおよび救済セルの製造方法の一例を図６〜図２４を用いて工程順に説明する。なお、以下の図においてその下部にＡ、Ａ’の符号を付した断面図は、全て図６のＡ−Ａ’線に沿った断面図、Ｂ、Ｂ’、Ｃ、Ｃ’の符号を付したものは、全て図６のＢ−Ｂ’線とＣ−Ｃ’線に沿った断面図である。
【００６７】
まず、図６および図７に示すように、選択酸化（ＬＯＣＯＳ）法を用いて半導体基板１の表面に素子分離用のフィールド酸化膜３とそれに囲まれた島状の活性領域Ｌを形成する。このとき、救済セル領域の素子分離幅（ワード線ＷＬの延在方向の素子分離幅）を通常セル領域の素子分離幅（Ｗ）の２倍（２Ｗ）とする。このようにした場合、救済セル領域のフィールド酸化膜３は、通常セル領域のフィールド酸化膜３に比べて幾分厚い膜厚となる。これは、救済セル領域に比べて素子分離幅の狭い通常セル領域においては、選択酸化の際に酸化のマスクとなる窒化シリコン膜から加わる圧縮応力が大きいために、この領域のフィールド酸化膜の成長速度が遅くなるためである。
【００６８】
次に、図８に示すように、半導体基板１にＢ（ホウ素）をイオン打ち込みした後、半導体基板１を熱処理してＢを拡散させることにより、ｐ型ウエル２と基板濃度調整用のｐ型半導体層４とを形成する。ｐ型ウエル２を形成するためのＢのイオン打ち込み条件は、例えば通常セル領域が加速エネルギー３００ｋｅＶ、ドーズ量１×１０13atoms/cm2 、救済セル領域が４００ｋｅＶ、ドーズ量１×１０13atoms/cm2 とする。また、ｐ型半導体層４を形成するためのイオン打ち込み条件は、例えば通常セル領域が加速エネルギー１５０ｋｅＶ、ドーズ量７×１０12atoms/cm2 および加速エネルギー４０ｋｅＶ、ドーズ量１×１０12atoms/cm2 、救済セル領域が加速エネルギー２５０ｋｅＶ、ドーズ量７×１０12atoms/cm2 および加速エネルギー６０ｋｅＶ、ドーズ量１×１０12atoms/cm2 とする。このとき同時に、メモリセル選択用ＭＩＳＦＥＴ（Ｑｓ、Ｑｒ）のしきい値電圧（Ｖth）を調整するためのＢのイオン打ち込みを、例えば加速エネルギー１０ｋｅＶ、ドーズ量５×１０12atoms/cm2 の条件で行う。
【００６９】
あるいは、上記のイオン打ち込み条件に代えて、まず通常セル領域および救済セル領域に加速エネルギー３００ｋｅＶ、ドーズ量１×１０13atoms/cm2 、加速エネルギー１５０ｋｅＶ、ドーズ量２×１０12atoms/cm2 、加速エネルギー４０ｋｅＶ、ドーズ量１×１０12atoms/cm2 の条件でＢ（ホウ素）をイオン打ち込みし、次いで通常セル領域のみに加速エネルギー１５０ｋｅＶ、ドーズ量５×１０12atoms/cm2 の条件でＢをイオン打ち込みしてもよい。
【００７０】
次に、図９および図１０に示すように、活性領域Ｌのｐ型ウエル２の表面にメモリセル選択用ＭＩＳＦＥＴＱｓ、Ｑｒのゲート酸化膜５を形成し、さらにその上部にゲート電極６（ワード線ＷＬ）を形成する。ゲート酸化膜５は、ｐ型ウエル２の表面を８００〜９００℃で湿式酸化して形成する。また、ゲート電極６（ワード線ＷＬ）は、半導体基板１上にＰ（リン）をドープした多結晶シリコン膜、ＷＳｉ2 （タングステンシリサイド）膜および窒化シリコン膜９をＣＶＤ法で順次堆積した後、フォトレジスト膜をマスクにしたエッチングでこれらの膜をパターニングして形成する。
【００７１】
次に、図１１および図１２に示すように、ｐ型ウエル２にメモリセル選択用ＭＩＳＦＥＴＱｓ、Ｑｒのｎ型半導体領域７’（ソース、ドレイン）を形成する。ｎ型半導体領域７’は、例えばｐ型ウエル２に加速エネルギー２０ｋｅＶ、ドーズ量２×１０13atoms/cm2 の条件でＰ（リン）をイオン打ち込みして形成する。
【００７２】
次に、図１３に示すように、ゲート電極６（ワード線ＷＬ）の側壁にサイドウォールスペーサ１０を形成する。サイドウォールスペーサ１０は、半導体基板１上にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングして形成する。
【００７３】
次に、図１４〜図１６に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜１１を堆積し、次いでその表面を化学的機械研磨法で平坦化した後、フォトレジスト膜をマスクして酸化シリコン膜１１をドライエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓ、Ｑｒのｎ型半導体領域７’（ソース、ドレイン）の上部にコンタクトホール１３、１４を形成する。コンタクトホール１３は、Ｙ方向の径がＸ方向の径よりも大きくなるような略長方形のマスクパターンで形成し、コンタクトホール１４は、Ｙ方向の径とＸ方向の径がほぼ同じ略正方形のマスクパターンで形成する。酸化シリコン膜１１のドライエッチングは、酸化シリコン膜に対する窒化シリコン膜のエッチングレートが小さくなるような条件で行い、ゲート電極６（ワード線ＷＬ）の上部の窒化シリコン膜９と側壁のサイドウォールスペーサ１０が深く削れないようにする。これにより、コンタクトホール１３、１４がゲート電極６（ワード線ＷＬ）に対して自己整合で形成される。
【００７４】
次に、図１７および図１８に示すように、コンタクトホール１３、１４を通じてｐ型ウエル２にＰ（リン）をイオン打ち込みすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域７’（ソース、ドレイン）よりも深い領域のｐ型ウエル２に電界緩和用のｎ型半導体層（電界緩和層）８を形成し、メモリセル選択用ＭＩＳＦＥＴＱｒのｎ型半導体領域７’（ソース、ドレイン）よりも深い領域のｐ型ウエル２に電界緩和用のｎ型半導体層（電界緩和層）８ｒを形成する。このとき、通常セル領域のｐ型ウエル２には、例えば加速エネルギー１００ｋｅＶ、ドーズ量２×１０13atoms/cm2 の条件でＰ（リン）をイオン打ち込みし、救済セル領域のｐ型ウエル２には、例えば加速エネルギー１５０ｋｅＶ、ドーズ量１×１０13atoms/cm2 の条件でＰ（リン）をイオン打ち込みすることにより、救済セル領域のｎ型半導体層（電界緩和層）８ｒを通常セル領域のｎ型半導体層（電界緩和層）８よりも２倍程度深く形成する。
【００７５】
上記ｎ型半導体層（電界緩和層）８、８ｒは、次の工程でコンタクトホール１３、１４の内部に埋め込まれるプラグ１５の材料である多結晶シリコン膜中のｎ型不純物（例えばＰ（リン））をｎ型半導体領域７’中に拡散して得られる高不純物濃度のｎ型半導体領域とｐ型ウエル２との間の不純物プロファイルを滑らかにして両者間の電界を緩和するために形成する。
【００７６】
次に、図１９および図２０に示すように、コンタクトホール１３、１４の内部にプラグ１５を形成する。プラグ１５は、酸化シリコン膜１１の上部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積し、その後、この多結晶シリコン膜を化学的機械研磨法で研磨してコンタクトホール１３、１４の内部に残すことにより形成する。その後、約８５０℃の熱処理を行うことにより、プラグ１５を構成する多結晶シリコン膜中のｎ型不純物をコンタクトホール１３、１４の底部からｎ型半導体領域７’（ソース、ドレイン）中に拡散させて高不純物濃度のｎ型半導体領域７（ソース、ドレイン）を形成する。
【００７７】
次に、図２１および図２２に示すように、酸化シリコン膜１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール１３の上部の酸化シリコン膜１６にスルーホール１７を形成した後、酸化シリコン膜１６の上部にビット線ＢＬを形成する。通常セル領域のビット線ＢＬは、スルーホール１７およびその下部のコンタクトホール１３を通じてメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域７（ソース、ドレイン）の一方と電気的に接続される。また、救済セル領域のビット線ＢＬは、スルーホール１７およびその下部のコンタクトホール１３を通じてメモリセル選択用ＭＩＳＦＥＴＱｒのｎ型半導体領域７（ソース、ドレイン）の一方と電気的に接続される。
【００７８】
次に、図２３および図２４に示すように、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜１８を堆積し、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール１４の上部の酸化シリコン膜１８にスルーホール２３を形成する。次いで、スルーホール２３の内部にプラグ２４を埋め込んだ後、酸化シリコン膜１８の上部に情報蓄積用容量素子Ｃを形成する。プラグ２４は、例えば酸化シリコン膜１８の上部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積し、その後、この多結晶シリコン膜を化学的機械研磨法で研磨してスルーホール２３の内部に残すことにより形成する。情報蓄積用容量素子Ｃを形成するには、まず酸化シリコン膜１８の上部にＰ（リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、次いでフォトレジスト膜をマスクにしたドライエッチングでこの多結晶シリコン膜をパターニングして下部電極（蓄積電極）２０を形成する。次に、下部電極（蓄積電極）２０の上部にＣＶＤ法で酸化タンタル膜と、Ｐ（リン）をドープした低抵抗多結晶シリコン膜とを堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして容量絶縁膜２１および上部電極（プレート電極）２２を形成する。
【００７９】
その後、情報蓄積用容量素子Ｃの上部にＣＶＤ法で酸化シリコン膜２５を堆積し、次いで酸化シリコン膜２５の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜およびＴｉＮ膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングしてメタル配線２６Ａ、２６Ｂを形成することにより、前記図３〜図５に示すメモリセル（通常セルおよび救済セル）が完成する。
【００８０】
上記のように構成された本実施の形態のＤＲＡＭによれば、救済セルの電界緩和層８ｒの深さを通常セルの電界緩和層８よりも深く（例えば２倍程度）することにより、救済セルのソース、ドレイン（ｎ型半導体領域７）の空乏層を通常セルのソース、ドレイン（ｎ型半導体領域７）のそれよりも広げる（例えば２倍程度）ことができるので、救済セルの接合電界を通常セルのそれよりも低減（例えば半分程度）することができる。
【００８１】
この結果、通常セルでは最短の情報保持時間が１００msecであったのに対し、救済セルでは最短の情報保持時間を５００msec程度まで長くすることができた。また、３００ビット分を救済する場合、リフレッシュ時間の規格が２５０msecのときの製品不良率を対策前の１０％から0.２％にまで低減することができた。なお、製品不良率が１０％という値は無視できるものではない。
【００８２】
本実施の形態のＤＲＡＭによれば、救済セルに接続されるビット線ＢＬの間隔を通常セルに接続されるビット線ＢＬの間隔よりも大きく（例えば２倍程度）することができるので、救済セルに接続されるビット線ＢＬの容量を通常セルに接続されるビット線ＢＬの容量よりも低減（例えば３０％程度）することができる。
【００８３】
また、本実施の形態のＤＲＡＭによれば、救済セルの下部電極２０ｒの占有面積を通常セルの下部電極２０のよりも大きく（例えば２倍程度）することができるので、救済セルの電荷蓄積容量を通常セルの電荷蓄積容量よりも大きく（例えば1.５倍程度）することができる。
【００８４】
これらの結果、通常セルでは最短の情報保持時間が１００msecであったのに対し、救済セルでは最短の情報保持時間を７００msec程度まで長くすることができた。また、３００ビット分を救済する場合、リフレッシュ時間の規格が２５０msecのときの製品不良率を対策前の１０％から0.１％にまで低減することができた。この程度の製品不良率は、ほとんど無視できる程度のものである。
【００８５】
なお、救済セル領域の素子分離幅を通常セル領域の素子分離幅の２倍にした場合のチップサイズの増加分は0.０５％程度であり、ほとんど無視できる程度のものである。
【００８６】
（実施の形態２）
図２５は、本実施の形態のＤＲＡＭの一部（通常のメモリセルが形成された領域と救済セルが形成された領域）を示す半導体基板の断面図である。
【００８７】
本実施の形態のＤＲＡＭは、前記実施の形態１と同様、救済セル領域の素子分離幅を通常セル領域の素子分離幅よりも大きく、例えば２倍程度にする。このようにした場合、前記のように救済セル領域のフィールド酸化膜３は、通常セル領域のフィールド酸化膜３に比べて幾分厚い膜厚となるため、このフィールド酸化膜３の直下において寄生ＭＯＳが動作し難くなる。すなわち、フィールド酸化膜３の膜厚を厚くした場合には、その下部におけるｐ型ウエル２の不純物濃度を低くしても、素子分離能力が低下し難い。
【００８８】
そこで本実施の形態では、電界緩和層８の深さを通常セル領域と救済セル領域とでほぼ同一とし、救済セル領域のフィールド酸化膜３下に形成されるｐ型半導体層（基板濃度調整層）４の不純物濃度を、通常セル領域のフィールド酸化膜３下に形成されるｐ型半導体層（基板濃度調整層）４のそれよりも低くする。これにより、救済セルの素子分離領域端部における接合電界を緩和することができるので、救済セルのリフレッシュ時間を長くすることができる。
【００８９】
例えば救済セル領域のフィールド酸化膜３下の不純物濃度を通常セル領域の不純物濃度の３分の１程度（ドーズ量2.５×１０12atoms/cm2 ）にした場合、救済セルの接合電界を通常セルの４０％程度まで低減することができた。この結果、通常セルでは最短の情報保持時間が１００msecであったのに対し、救済セルでは最短の情報保持時間を３００msec程度まで長くすることができた。また、図２６に示すように、３００ビット分を救済する場合、リフレッシュ時間の規格が２５０msecのときの製品不良率を対策前の１〜１０％（約５％）から１％未満（約0.２％）にまで低減することができた。
【００９０】
（実施の形態３）
前記実施の形態１、２では救済セル領域の素子分離幅を通常セル領域の素子分離幅の２倍にすることによって、救済セルに接続されるビット線ＢＬの間隔を通常セルに接続されるビット線ＢＬの間隔の２倍程度にすると共に、救済セルの下部電極２０ｒの占有面積を通常セルの下部電極２０の２倍にする。
【００９１】
このようにすると、救済セルを製造する際のリソグラフィ工程において、所望の構造を形成するのに必要なパターンの最適化条件が非常に狭い範囲となり、加工マージンが小さくなる。これに対し、救済セル領域の素子分離幅を通常セル領域の素子分離幅により近づけた場合は、所望の構造を形成するのに必要なパターンの最適化条件が広い範囲となり、加工マージンを大きくすることができる。
【００９２】
そこで、本実施の形態では、図２７に示すように、救済セル領域の素子分離幅を通常セル領域の素子分離幅（Ｗ）の1.５倍にして救済セルおよび通常セルを製造する。これにより、前記実施の形態１では通常セルの２倍程度の深さであった救済セルの電界緩和層の深さを1.５倍程度にしてその接合電界を通常セルの７０％程度まで低減した場合、通常セルでは最短の情報保持時間が１００msecであったのに対し、救済セルでは最短の情報保持時間を３００msec程度まで長くすることができた。また、前記規格が２５０msecのときの製品不良率を0.５％にまで低減することができた。
【００９３】
また、前記実施の形態１では通常セルの２倍程度であった救済セルのビット線間隔を1.５倍程度にしてその接合電界を通常セルの８０％程度にまで低減し、かつ救済セルの下部電極の占有面積を通常セルの下部電極の1.５倍程度にしてその電荷蓄積容量を通常セルの1.２倍程度にした場合、救済セルの最短の情報保持時間を４００msec程度まで長くすることができた。また、前記規格が２５０msecのときの製品不良率を0.３％にまで低減することができた。
【００９４】
さらに、前記実施の形態２では通常セル領域の３分の１であった救済セル領域のフィールド酸化膜３下の不純物濃度を２分の１にした場合、救済セルの最短の情報保持時間を２５０msec程度まで長くすることができた。また、前記規格が２５０msecのときの製品不良率を１％にまで低減することができた。
【００９５】
なお、救済セル領域の素子分離幅を通常セル領域の素子分離幅の1.５倍にした場合のチップサイズの増加分は0.０３％程度であり、ほとんど無視できる程度のものである。
【００９６】
（実施の形態４）
図２８は、本実施の形態のＤＲＡＭの一部（通常のメモリセルが形成された領域と救済セルが形成された領域）を示す半導体基板の平面図、図２９は、図２８のＡ−Ａ’線に沿った断面図である。
【００９７】
本実施の形態は、救済セルの活性領域幅（ワード線ＷＬの延在方向の活性領域幅）を通常セルの活性領域幅よりも大きくする（例えば２倍程度）。同図には、活性領域とコンタクトホール１４の合わせずれ量が０の場合を示しているが、活性領域の短辺方向の幅がリソグラフィの解像限界程度まで微細になると、最大でこの幅の３割程度の合わせずれが生じるようになる。この場合、コンタクトホール１４の径（ワード線ＷＬの延在方向の径）は、活性領域幅とほぼ同等であるため、図３０に示すように、コンタクトホール１４の形成時に活性領域端部近傍のフィールド酸化膜３に削れが生じる。そのため、コンタクトホール１４に埋め込んだ多結晶シリコンのプラグ１５からの不純物拡散によって形成される高不純物濃度のｎ型半導体領域７が深くなってしまう。その結果、フィールド酸化膜３下のｐ型半導体層４の不純物濃度を高くすることによって素子分離特性を維持する必要が生じ、活性領域端部の接合電界が高くなってしまう。
【００９８】
本実施の形態のＤＲＡＭによれば、救済セルの活性領域幅を通常セルの活性領域幅よりも大きくすることにより、活性領域とコンタクトホール１４の合わせずれが生じた場合でも、活性領域端部近傍のフィールド酸化膜３に削れが生じることがないので、高不純物濃度のｎ型半導体領域７を浅く形成することができる。これにより、セルサイズを微細化してもフィールド酸化膜３下のｐ型半導体層４との距離を十分に確保することができるので、ｎ型半導体領域７の端部の接合電界を低減して救済セルのリフレッシュ時間を長くすることができる。
【００９９】
例えば救済セル領域のフィールド酸化膜３下に形成されたｐ型半導体層４の不純物濃度およびｎ型半導体領域７の深さをそれぞれ通常セル領域の２分の１にした場合、救済セルの接合電界を通常セルの７０％程度まで低減することができた。この結果、救済セルの最短の情報保持時間を２５０msec程度まで長くすることができた。また、前記規格での製品不良率を１％程度にまで低減することができた。
【０１００】
なお、救済セルの活性領域幅を通常セルの活性領域幅よりも大きくしたときに、コンタクトホール１４の寸法形状を救済セルと通常セルとで同じにした場合は、コンタクトホール１４のピッチ（ワード線ＷＬの延在方向のピッチ）が救済セル領域と通常セル領域とで異なってくるため、コンタクトホール１４を形成する際のリソグラフィ工程において、所望の寸法形状を得るための最適化条件が非常に狭い範囲となり、救済セル領域のコンタクトホール１４の径が通常セル領域のそれよりも大きくなることがある。この結果、救済セル領域において、活性領域端部近傍のフィールド酸化膜３に削れが生じ、前述したようにｎ型半導体領域７の端部の接合電界が増大してしまう。
【０１０１】
その対策として、例えば図３１に示すように、救済セルのコンタクトホール１４を、Ｘ方向（ビット線ＢＬの延在方向）の径がＹ方向（ワード線ＷＬの延在方向）の径よりも大きい略長方形のマスクパターンで形成する。これにより、所望の形状寸法を得るのに必要なパターンの最適化条件が広い範囲となるので、コンタクトホール１４のＹ方向の径をほぼ設計値通りの寸法にすることができ、前述したフィールド酸化膜３の削れを防止することができる。
【０１０２】
この結果、救済セルの接合電界を通常セルのそれよりも低減（例えば３５％程度）することができた。また、通常セルでは最短の情報保持時間が１００msecであったのに対し、救済セルでは最短の情報保持時間を２８０msec程度まで長くすることができた。また、３００ビット分を救済する場合、リフレッシュ時間の規格が２５０msecのときの製品不良率を対策前の１０％から0.７〜0.８％にまで低減することができた。
【０１０３】
他方、救済セルの活性領域幅を通常セルの活性領域幅よりも大きくしたときに、コンタクトホール１４の寸法形状を救済セルと通常セルとで同じにした場合、救済セル領域のコンタクトホール１４の径が通常セル領域のそれよりも小さくなることもある。この場合は、コンタクトホール１４を形成するためのドライエッチングが不十分になり易く、下部電極（蓄積電極）２０とｎ型半導体領域７とが非導通になることがある。
【０１０４】
救済セルのコンタクトホール１４を、Ｘ方向の径がＹ方向の径よりも大きい略長方形のマスクパターンで形成する本実施の形態によれば、所望の形状寸法を得るのに必要なパターンの最適化条件が広い範囲となるので、コンタクトホール１４のＹ方向の径をほぼ設計値通りの寸法にすることができ、前述したフィールド酸化膜３の削れを防止することができる。これにより、所望の形状寸法を得るのに必要なパターンの最適化条件が広い範囲となるので、下部電極（蓄積電極）２０とｎ型半導体領域７とが非導通になる確率を低減し、情報保持特性以外の不良原因による製品不良率の増加を防止することができる。
【０１０５】
（実施の形態５）
図３２は、本実施の形態のＤＲＡＭの一部（通常のメモリセルが形成された領域と救済セルが形成された領域）を示す半導体基板の平面図である。
【０１０６】
本実施の形態は、救済セル領域の素子分離幅（ワード線ＷＬの延在方向の幅）を通常セル領域の素子分離幅の1.５倍にすると共に、救済セルの活性領域幅（ワード線ＷＬの延在方向の幅）を通常セルの活性領域幅の1.５倍にする。
【０１０７】
これにより、救済セルの電界緩和層の深さを通常セルの1.５倍程度、ｎ型半導体領域（ソース、ドレイン）の深さを通常セルの２分の１程度、電荷蓄積容量を通常セルの1.５倍程度、ビット線容量を通常セルの３分の２程度、フィールド酸化膜下の基板の不純物濃度を通常セルの２分の１程度にそれぞれ設定した場合、救済セルの最短の情報保持時間を８００msec程度まで長くすることができた。また、前記規格での製品不良率を0.１％以下にまで低減することができた。
【０１０８】
（実施の形態６）
本実施の形態のＤＲＡＭは、救済セルのメモリセル選択用ＭＩＳＦＥＴＱｒのゲート電極６（ワード線ＷＬ）の側壁に形成したサイドウォールスペーサの膜厚を、通常セルのメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極６（ワード線ＷＬ）の側壁に形成したサイドウォールスペーサの膜厚よりも大きくする。また、救済セルのメモリセル選択用ＭＩＳＦＥＴＱｒのゲート酸化膜５の膜厚を、通常セルのメモリセル選択用ＭＩＳＦＥＴＱｓのゲート酸化膜５よりも大きくする。
【０１０９】
本実施の形態の通常セルおよび救済セルの製造方法を図３３〜図４６を用いて説明する。これらの図において、（ａ）は通常セル領域の断面図、（ｂ）は救済セル領域の断面図である。
【０１１０】
まず、図３３に示すように、半導体基板１をエッチングして溝３０ａを形成した後、図３４に示すように、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜３１を化学的機械研磨法で研磨して溝３０ａの内部に残すことにより素子分離溝３０を形成する。
【０１１１】
次に、図３５に示すように、半導体基板１に３００ｋｅＶ、１×１０13atoms/cm2 、１５０ｋｅＶ、２×１０12atoms/cm2 、４０ｋｅＶ、１×１０12atoms/cm2 、１０ｋｅＶ、５×１０12atoms/cm2 の条件でＢ（ホウ素）をイオン打ち込みしてｐ型半導体層（基板濃度調整層）４を形成した後、図３６に示すように、半導体基板１を湿式酸化して活性領域の表面に膜厚１０nm程度のゲート酸化膜５ａを形成する。
【０１１２】
次に、図３７に示すように、救済セル領域の表面をフォトレジスト膜４０で覆い、通常セル領域のゲート酸化膜５ａをウェットエッチングで除去した後、図３８に示すように、半導体基板１をもう一度湿式酸化して通常セル領域に膜厚８nm程度のゲート酸化膜５ｂを形成する。この酸化によって救済セル領域のゲート酸化膜５ａも成長するため、その膜厚が１３nm程度となる。すなわち、救済セル領域のゲート酸化膜５ａは、通常セル領域のゲート酸化膜５ｂよりも厚くなる。
【０１１３】
次に、図３９に示すように、通常セル領域のゲート酸化膜５ｂの上部にメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極６（ワード線ＷＬ）を形成し、救済セル領域のゲート酸化膜５ｂの上部にメモリセル選択用ＭＩＳＦＥＴＱｒのゲート電極６（ワード線ＷＬ）を形成する。これらのゲート電極６（ワード線ＷＬ）は、半導体基板１上にＰ（リン）をドープした多結晶シリコン膜、ＷＳｉ2 （タングステンシリサイド）膜および窒化シリコン膜９をＣＶＤ法で順次堆積した後、フォトレジスト膜をマスクにしたエッチングでこれらの膜をパターニングして形成する。その後、半導体基板１にＰ（リン）をイオン打ち込みして、メモリセル選択用ＭＩＳＦＥＴＱｓ、Ｑｒのｎ型半導体領域７’（ソース、ドレイン）を形成する。
【０１１４】
次に、図４０に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜９ａを堆積した後、図４１に示すように、救済セル領域の表面をフォトレジスト膜４１で覆い、通常セル領域の窒化シリコン膜９ａを異方性エッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極６（ワード線ＷＬ）の側壁に膜厚３０nm程度のサイドウォールスペーサ１０ａを形成する。
【０１１５】
次に、図４２に示すように、半導体基板１上にＣＶＤ法で膜厚３０nm程度の窒化シリコン膜９ｂを堆積した後、図４３に示すように、窒化シリコン膜９ｂおよび救済セル領域の窒化シリコン膜９ａを異方性エッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｒのゲート電極６（ワード線ＷＬ）の側壁に膜厚７０nm程度のサイドウォールスペーサ１０ｂを形成する。このとき、通常セルのゲート電極６（ワード線ＷＬ）の側壁に形成されたサイドウォールスペーサ１０ａは、膜厚が５０nm程度になる。すなわち、救済セル領域のサイドウォールスペーサ１０ｂは、通常セル領域のサイドウォールスペーサ１０ａよりも厚くなる。
【０１１６】
次に、図４４に示すように、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜１１をエッチングしてコンタクトホール１３を形成した後、酸化シリコン膜１１の上部に堆積した導電膜、例えばＰ（リン）をドープした多結晶シリコン膜とＷＳｉ2 （タングステンシリサイド）膜をパターニングしてビット線ＢＬを形成する。
【０１１７】
次に、図４５に示すように、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜１２およびその下部の酸化シリコン膜１１をエッチングしてコンタクトホール１４を形成した後、コンタクトホー１４を通じて半導体基板１にＰ（リン）をイオン打ち込みすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓ、Ｑｒのそれぞれのｎ型半導体領域７’（ソース、ドレイン）の下部に電界緩和用のｎ型半導体層（電界緩和層）８を形成する。
【０１１８】
その後、図４６に示すように、コンタクトホール１４の内部に多結晶シリコンのプラグ１５を形成し、次いで半導体基板１を熱処理してこの多結晶シリコン膜中のｎ型不純物（例えばＰ（リン））をｎ型半導体領域７’中に拡散して高不純物濃度のｎ型半導体領域７（ソース、ドレイン）を形成した後、プラグ１５の上部に情報蓄積用容量素子Ｃを形成する。
【０１１９】
本実施の形態によれば、救済セルのゲート電極６の側壁のサイドウォールスペーサ１０ｂを、通常セルのゲート電極６の側壁のサイドウォールスペーサ１０ａよりも厚い膜厚で形成することにより、コンタクトホール１４内のプラグ１５からの不純物拡散によって形成される高不純物濃度のｎ型半導体領域７とメモリセル選択用ＭＩＳＦＥＴＱｒのゲート電極６（ワード線ＷＬ）との離間距離を大きくできる分、ゲート電極６の端部の接合電界を緩和できるので、救済セルの情報保持時間を長くすることができる。
【０１２０】
また、本実施の形態によれば、救済セルのメモリセル選択用ＭＩＳＦＥＴＱｒのゲート酸化膜５ａを通常セルのメモリセル選択用ＭＩＳＦＥＴＱｓのゲート酸化膜５ｂよりも厚くすることにより、しきい値電圧（Ｖth）の制御に必要な不純物層（チャネル領域）のｐ型不純物濃度を低減することができるので、ゲート電極６の端部の接合電界を緩和することができ、これにより、救済セルの情報保持時間を長くすることができる。
【０１２１】
本実施の形態では、救済セルのゲート電極６の側壁に形成したサイドウォールスペーサの膜厚を大きくすると同時にゲート酸化膜の膜厚を大きくしたが、いずれか一方のみによっても、救済セルの情報保持時間を長くするという効果は得られる。
【０１２２】
なお、半導体基板１をエッチングして形成した溝３０ａの内部に酸化シリコン膜３１を埋め込む本実施の形態の素子分離構造は、前記実施の形態１〜５のＤＲＡＭにも適用することができる。
【０１２３】
（実施の形態７）
図４７は、本実施の形態のＤＲＡＭの一部（通常のメモリセルが形成された領域と救済セルが形成された領域）を示す回路図である。
【０１２４】
図示のように、本実施の形態のＤＲＡＭは、救済に用いる冗長ビット線５１一本あたりに接続される救済セルの数を、通常のビット線５３一本あたりに接続される通常セルの数よりも少なくする。図中の符号５５はワード線（ＷＬ）、６１はセンスアンプである。
【０１２５】
本実施の形態によれば、ビット線容量に起因する信号電圧低下を防止できる分、救済セルの情報保持時間を長くすることができる。これにより、救済セルの最短の情報保持時間を２００msec程度まで長くすることができた。また、前記規格での製品不良率を２％程度にまで低減することができた。なお、通常のビット線５３に接続される通常セルの数を１とした場合に、冗長ビット線５１一本に接続される救済セルの数を１／２や１／４といった割合に設定すると情報処理上都合がよい。
【０１２６】
また、本実施の形態によれば、図４８に示すような回路で構成されるセンスアンプ６１のｐチャネルセンスアンプ６１０とｎチャネルセンスアンプ６１１を図４９に示すように配置することができる。これにより、救済セル領域のセンスアンプ６１のレイアウトピッチを通常セル領域の２分の１になるので、センスアンプ６１が微細化の妨げになることはない。
【０１２７】
（実施の形態８）
図５０に示すように、本実施の形態のＤＲＡＭにおいて、救済に用いるセンスアンプ６１には、注目ビット（例えばセル６２）の情報の信号線である第１のビット線６３とこの注目ビットの反対情報の信号線である第２のビット線６４とが接続され、所定のワード線によって選択される２つのセルの一方（例えばセル６２）が第１のビット線６３に接続され、もう一方のセル（例えばセル６５）が第２のビット線６４に接続されている。すなわち、救済セルは、１つの情報を２つのセル（例えばセル６２とセル６５）で保持するように構成されている。
【０１２８】
上記構成の具体例を図５１に示す。この例では、救済に用いるセンスアンプ６１に、注目ビット（例えばセル６２）の情報の信号線である第１のビット線６３とこの注目ビットの反対情報の信号線である第２のビット線６４とが接続され、同時に選択される２本のワード線の一方は第１のビット線６３に接続されたセル（例えばセル６２）を選択し、他方は第２のビット線６４に接続されたセル（例えばセル６５）を選択する。
【０１２９】
上記構成のもう一つの具体例を図５２に示す。この例では、救済に用いるセンスアンプ６１に４本のビット線（例えばビット線６３、６４、７３、７４）が接続されている。４本のビット線のうち、２本のビット線（例えばビット線６３、７３）は注目ビット（例えばセル６２）の情報の信号線であり、残り２本のビット線（例えばビット線６４、７４）は注目ビットの反対情報の信号線である。そして、同時に選択される２本のワード線の一方（例えばワード線６６）は、注目ビットの情報の信号線である２本のビット線のいずれか（例えばビット線６３）に接続されたセル（例えばセル６２）を選択し、他方（例えばワード線６７）は注目ビットの反対情報の信号線である２本のビット線のいずれか（例えばビット線７４）に接続されたセル（例えばセル６５）を選択する。
【０１３０】
上記の例では、次のような効果が得られる。まず、注目ビット（例えばセル６２）の情報が“１”情報（プレート電極に対して蓄積電極が正に帯電した状態）の場合、接合逆バイアスが大きいために大きな接合リーク電流とキャパシタリーク電流とによって情報が破壊され、情報保持時間が短くなる。一方、注目ビットと同時に“０”情報（プレート電極に対して蓄積電極が負に帯電した状態）が書き込まれている注目ビット（例えばセル６２）と逆相ビット（例えばセル６５）では、キャパシタリーク電流によって情報が破壊されることになるが、接合リーク電流によって情報（電荷）が補充されるため、接合リーク電流よりキャパシタリーク電流の方が大きくならない限り情報は破壊されない。すなわち、１つの情報を２つの救済セル（例えばセル６２とセル６５）で保持する本実施の形態によれば、救済セルの不良率を通常セルの半分に低減することができる。
【０１３１】
上記の例では、“１”情報での接合リーク電流は１０fA／ビットであり、１０ppm 程度の確率で不良を引き起こす接合リーク電流は５００fA／ビットである。また、“１”情報でのキャパシタリーク電流は0.１fA／ビットである。そのため、“１”情報は不良接合リークの有無に係わらず殆ど接合リーク電流によって破壊される。一方、“０”情報でのキャパシタリーク電流は0.１fA／ビットであり、接合リーク電流は５fA／ビットである。従って、注目ビット（セル６２）が“１”情報の場合に接合リークによって情報が破壊され、ビット線６３の電位を増幅できないとしても、注目ビット（セル６５）と逆相の“０”情報が破壊されることはなく、ビット線６４、７４の電位を“０”情報まで増幅することができる。従って、ビット線６３、７３はビット線６４、７４と逆の“１”情報の電位になる。すなわち、注目ビット（セル６２）の“１”情報が結果的に“１”情報に増幅されるため、情報は破壊されないということになる。しかし、“０”情報の場合でも約１ppm の確率でキャパシタリーク電流が接合リーク電流より大きくなることがあるため、“０”情報が全く破壊されないということはない。
【０１３２】
上記の例では１０ppm 程度の確率で生じる“１”情報の不良を“０”情報で補い、約１ppm の確率で生じる“０”情報の不良を“１”情報で補うため、両方の不良が同時に起こらない限り情報破壊には至らない。両方の不良が同時に起こる確率は１×１０-10 程度であり、３００ビットの不良を３００キロビットで救済したとしても、救済後の製品不良率は１×１０-4（0.０１％）程度である。
【０１３３】
なお、救済セルの寸法は通常セルと同じにした。このとき、チップ面積の増加率は0.１％程度であった。また、リフレッシュ時間の規格を５００msecにして１００００ビットの不良を救済したとしても、救済後の製品不良率は１％程度であると予想される。今後、集積度を増す毎に救済ビットの数が多くなるという問題は、本実施の形態によってほぼ完全に解決できるといえる。
【０１３４】
図５３は、通常セルの蓄積ノード部の不純物濃度プロファイルを示すグラフ、図５４は、救済セルの蓄積ノード部の不純物濃度プロファイルを示すグラフである。ここでは、救済セルの電界緩和層の深さを通常セルのそれよりも1.５倍深くした場合について示している。
【０１３５】
図５４に示すように、リン（Ｐ）のイオン打ち込みによって形成した電界緩和層を通常セルよりも深く、かつ低濃度にした救済セルでは、リン濃度分布が緩やかになり、接合位置でのｎ型キャリヤ分布およびｐ型キャリア分布の傾斜が緩やかになる。従って、同じ逆方向電圧では空乏層の広がりが1.５倍程度まで大きくなり、その結果、電界が３０％程度小さくなる。電界低減効果としては、キャリヤ分布の傾斜が緩やかになった分で１０％程度、空乏層が広がった分で２０％程度である。
【０１３６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３７】
例えば前記実施の形態１〜８の構成を適宜組み合わせた実施の形態も本発明に含まれることはもちろんである。
【０１３８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１３９】
本発明によれば、チップ面積の大幅な増大を招かずに、またプロセスの複雑化を招かずに、ＤＲＡＭの救済セルのリフレッシュ時間を長くすることができるので、救済後の製品不良率を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＤＲＡＭのブロック図である。
【図２】本発明の実施の形態１であるＤＲＡＭの欠陥救済方法の説明図である。
【図３】本発明の実施の形態１であるＤＲＡＭを示す平面図である。
【図４】図３のＡ−Ａ’線に沿った断面図である。
【図５】図３のＢ−Ｂ’線に沿った断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方法を示す平面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方法を示す平面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１１】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１２】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１４】本発明の実施の形態１であるＤＲＡＭの製造方法を示す平面図である。
【図１５】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１７】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１８】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１９】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図２０】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図２１】本発明の実施の形態１であるＤＲＡＭの製造方法を示す平面図である。
【図２２】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図２３】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図２４】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図２５】本発明の実施の形態２であるＤＲＡＭの断面図である。
【図２６】本発明の実施の形態２であるＤＲＡＭの効果を説明するグラフである。
【図２７】本発明の実施の形態３であるＤＲＡＭの素子分離パターンを示す平面図である。
【図２８】本発明の実施の形態４であるＤＲＡＭを示す平面図である。
【図２９】図２８のＡ−Ａ’線に沿った断面図である。
【図３０】本発明の実施の形態４であるＤＲＡＭの一製造工程を示す断面図である。
【図３１】本発明の実施の形態４であるＤＲＡＭを示す平面図である。
【図３２】本発明の実施の形態５であるＤＲＡＭを示す平面図である。
【図３３】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図３４】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図３５】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図３６】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図３７】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図３８】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図３９】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４０】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４１】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４２】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４３】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４４】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４５】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４６】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４７】本発明の実施の形態７であるＤＲＡＭの回路図である。
【図４８】本発明の実施の形態７であるＤＲＡＭのセンスアンプの回路図である。
【図４９】本発明の実施の形態７であるＤＲＡＭの回路図である。
【図５０】本発明の実施の形態８であるＤＲＡＭの回路図である。
【図５１】本発明の実施の形態８であるＤＲＡＭの回路図である。
【図５２】本発明の実施の形態８であるＤＲＡＭの回路図である。
【図５３】通常セルの蓄積ノード部の不純物濃度プロファイルを示すグラフである。
【図５４】救済セルの蓄積ノード部の不純物濃度プロファイルを示すグラフである。
【符号の説明】
１ 半導体基板
１Ａ 半導体チップ
２ ｐ型ウエル
３ フィールド酸化膜
４ ｐ型半導体層（基板濃度調整層）
５ ゲート酸化膜
５ａ、５ｂ ゲート酸化膜
６ ゲート電極
７ ｎ型半導体領域（ソース、ドレイン）
７’ ｎ型半導体領域（ソース、ドレイン）
８ ｎ型半導体層（電界緩和層）
８ｒ ｎ型半導体層（電界緩和層）
９ 窒化シリコン膜
９ａ、９ｂ 窒化シリコン膜
１０ サイドウォールスペーサ
１０ａ、１０ｂ サイドウォールスペーサ
１１ 酸化シリコン膜
１２ 酸化シリコン膜
１３ コンタクトホール
１４ コンタクトホール
１５ プラグ
１６ 酸化シリコン膜
１７ スルーホール
１８ 酸化シリコン膜
２０ 下部電極（蓄積電極）
２０ｒ 下部電極（蓄積電極）
２１ 容量絶縁膜
２２ 上部電極（プレート電極）
２３ スルーホール
２４ プラグ
２５ 酸化シリコン膜
２６Ａ、２６Ｂ メタル配線
３０ 素子分離溝
３０ａ 溝
３１ 酸化シリコン膜
４０ フォトレジスト膜
４１ フォトレジスト膜
５１ 冗長ビット線
５３ ビット線
６１ センスアンプ
６２ セル
６３ ビット線
６４ ビット線
６５ セル
６６ ワード線
６７ ワード線
７３ ビット線
７４ ビット線
８０ Ｘ系回路
８１ ＲＡＳ系制御信号回路
８２ ＷＥ系制御信号回路
８３ 基準電圧発生回路
８４ Ｙ系回路
８５ ＣＡＳ系制御信号回路
８６ テスト回路
８７ 内部降圧回路
８８ メインアンプ
８９ 昇圧電圧発生回路
９０ 内部降圧回路
９１ 基板電圧発生回路
９２ データ出力バッファ回路
９３ データ入力バッファ回路
６１０ ｐチャネルセンスアンプ
６１１ ｎチャネルセンスアンプ
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｌ 活性領域
ＭＡＲＹ メモリアレイ
Ｐａ〜Ｐｃ パッドエリア
Ｑｒ メモリセル選択用ＭＩＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＬ ワード線
Ｘ−ＤＥＣ Ｘデコーダ
ＹＳ Ｙ選択回路
【発明の属する技術分野】
本発明は、半導体集積回路装置および製造方法に関し、特に、ＤＲＡＭ(Dynamic Random Access Memory)の欠陥救済構造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
互いに直交して配置された複数のワード線および複数のビット線ならびにそれらの各交点に配置された複数のメモリセルによって構成されるメモリアレイを備えたＤＲＡＭは、メモリアレイの一部に通常のメモリセルと構造および寸法が同じセルを含んだ予備の冗長回路を設けておき、ウエハテスト時に欠陥セルが検出されたライン（ワード線またはビット線）を冗長ラインと置き換えることによって、製品不良率の低減を図っている（例えば培風館発行、「超ＬＳＩメモリ」p181〜p183参照）。
【０００３】
特開平４−２３２６８８号公報は、リフレッシュサイクルの長時間化を図ったＤＲＡＭを開示している。このＤＲＡＭは、複数個の冗長メモリセルとメモリセルのアドレスを受け取るデコーダとスイッチ回路とを含み、そのリフレッシュサイクルは、正常メモリセルに比べて情報保持特性が劣る欠陥セルよりも長くなるように調節されている。デコーダは、受け取ったアドレスが正常メモリセルのそれであれば第１の出力を、欠陥セルのそれであれば第２の出力を発生し、スイッチ回路は、第１の出力に応答して救済セルにアクセスを許容することで欠陥セルへのアクセスを阻止するようになっている。
【０００４】
特開平７−２４４９９７号公報は、チップサイズを増大することなく、リーク障害を持つワード線（情報保持特性の劣る欠陥セルが接続されたワード線）を使用することのできるＤＲＡＭを開示している。このＤＲＡＭは、冗長アドレスデコーダに、冗長ワード線に割り当てられたワード線の障害がリーク障害であることを示す記憶手段（ヒューズ）を設けると共に、冗長ワード線に割り当てられたワード線の障害がリーク障害である場合には、このワード線と冗長ワード線とを同時に選択状態とする機能を持たせている。これにより、リーク障害を持つワード線に割り当てられた冗長ワード線が同じようなリーク障害を持つ場合でも、メモリセルの実質的な情報蓄積容量を２倍に拡大してこれを救済することが可能となる。
【０００５】
特開平１−２１３９００号公報は、雑音による誤動作に起因するセンスアンプ不良を救済するために、救済セルに高性能センスアンプを接続した冗長回路付き半導体記憶装置を開示している。このセンスアンプは、正常メモリセルに接続されたセンスアンプを構成するＭＯＳトランジスタに比べてゲート長およびゲート幅が大きい高駆動能力のＭＯＳトランジスタで構成されているために、雑音の影響を受け難い。これにより、正常メモリセルに接続されたセンスアンプが雑音によって誤動作した場合でも、確実な救済が可能となる。
【０００６】
特開平４−６７６６９号公報は、ゴミの付着などによる冗長回路の不良発生を回避するために、冗長回路の微細化度（冗長回路を構成するトランジスタ、ビット線およびワード線のサイズならびに間隔）を主回路部のそれよりも大きく設定した半導体記憶装置を開示している。
【０００７】
【発明が解決しようとする課題】
本発明者が検討したところによれば、上記した従来の欠陥救済技術には、それぞれ次のような問題がある。
【０００８】
ＤＲＡＭのリフレッシュ時間は、ＪＥＤＥＣ(Joint Electron Device Engineering Council standards) 規格に従い、集積度が増す毎に長くなる。しかし、集積度が増すとメモリセルサイズが微細になって素子分離長が短くなるため、基板濃度を高く設定することが原因となって接合電界強度が大きくなる。その結果、電界起因のリーク電流が増加してメモリセルの情報保持時間が短くなる。すなわち、集積度が増すと情報保持時間が規格以下の欠陥セル数が増えるため、救済セルの数も増やさなければならない。
【０００９】
ところが、救済セルの構造および寸法が通常のメモリセルと同じである場合には、集積度が増す毎に救済セルの数を増やしていくと、救済後にも情報保持時間の短いセルが含まれる確率が高くなってしまう。例えば、６４Ｍｂｉｔ（メガビット）ＤＲＡＭでは数十ビットの救済が、２５６ＭｂｉｔＤＲＡＭでは数百ビットの救済が、さらに１Ｇｂｉｔ（ギガビット）ＤＲＡＭでは数千ビットの救済が必要であるとした場合、１ビットを救済するためにはビット線４本分を救済用に置き換えるため、千ビット（２５６ビット×４）程度を置き換えることになり、６４Ｍｂｉｔ、２５６Ｍｂｉｔおよび１ＧｂｉｔＤＲＡＭでは、それぞれ数十Ｋｂｉｔ（キロビット）、数百Ｋｂｉｔおよび数Ｍｂｉｔを置き換えることになる。そのため、集積度が増すにつれて救済後にも救済セル中に不良ビットが含まれる確率が高くなってしまい、この不良による製品歩留りの低下分は、６４Ｍｂｉｔ、２５６Ｍｂｉｔおよび１ＧｂｉｔＤＲＡＭでそれぞれ１％未満、数％〜１０％程度および数十％〜１００％となる。すなわち、集積度が増すとそれにつれて製品歩留りが低下するという問題が顕在化する。
【００１０】
特開平４−２３２６８８号公報に記載された欠陥救済構造は、正常セルと欠陥セルのアドレスを記憶させるための回路（不揮発性メモリ）を別途設ける必要があるので製造プロセスが複雑になる。また、救済セルへ回路的にアクセスするための周辺回路を別途設ける必要があるのでチップ面積が増大する。同様に、特開平７−２４４９９７号公に記載された欠陥救済構造も、ワード線と冗長ワード線とを２重選択するための周辺回路を別途設ける必要があるのでチップ面積が増大する。
【００１１】
救済セルに高性能センスアンプを接続する構造（特開平１−２１３９００号公報）は、集積度が増す毎に救済セルの数を増やしていくと救済後にも情報保持時間が短いセルを含む確率が高くなる、という前記の問題を根本的に解決する対策とはならない。
【００１２】
冗長回路の微細化度を主回路部のそれよりも大きくする構造（特開平４−６７６６９号公報）は、例えばＳＲＡＭ(Static Random Access Memory) に適用した場合にはレイアウト上も加工上も問題とはならないが、ＤＲＡＭに適用した場合にはセルを構成する上で大きな問題が生じる。また、冗長回路を構成するトランジスタ、ビット線およびワード線のサイズ、間隔を主回路部のそれよりも大きく設定するだけでは、ＤＲＡＭ特有の課題である情報保持時間の長時間化を実現することはできない。
【００１３】
本発明の目的は、チップ面積の大幅な増大を招かずに、またプロセスの複雑化を招かずに、ＤＲＡＭの救済セルのリフレッシュ時間を長くすることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
（１）本発明の半導体集積回路装置は、メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有し、前記救済セルが形成された領域の素子分離幅は、前記メモリセルが形成された領域の素子分離幅よりも大きい。
【００１７】
（２）本発明の半導体集積回路装置は、前記救済セルが形成された領域における素子分離領域下部の半導体基板の不純物濃度は、前記メモリセルが形成された領域における素子分離領域下部の半導体基板の不純物濃度よりも低い。
【００１８】
（３）本発明の半導体集積回路装置は、前記救済セルに接続されるビット線の間隔は、前記メモリセルに接続されるビット線の間隔よりも大きい。
【００１９】
（４）本発明の半導体集積回路装置は、前記メモリセルと前記救済セルのそれぞれは、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とからなり、前記救済セルにおける情報蓄積用容量素子の下部電極の占有面積は、前記メモリセルにおける情報蓄積用容量素子の下部電極の占有面積よりも大きい。
【００２０】
（５）本発明の半導体集積回路装置は、前記メモリセルと前記救済セルのそれぞれが、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とからなり、前記メモリセルにおけるメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの下部および前記救済セルにおけるメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの下部には、前記ソース、ドレインと同一導電型の電界緩和層がそれぞれ形成されている。
【００２１】
（６）本発明の半導体集積回路装置は、選択酸化法により形成されたフィールド酸化膜によって素子分離が行われている。
【００２２】
（７）本発明の半導体集積回路装置は、前記救済セルが形成された領域の素子分離幅が、前記メモリセルが形成された領域の素子分離幅の1.５倍〜２倍である。
【００２３】
（８）本発明の半導体集積回路装置は、メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有し、前記救済セルが形成された活性領域の幅は、前記メモリセルが形成された活性領域の幅よりも大きい。
【００２４】
（９）本発明の半導体集積回路装置は、前記メモリセルと前記救済セルのそれぞれが、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とからなり、前記救済セルにおけるメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と前記情報蓄積用容量素子の下部電極とを接続するスルーホールは、第１方向の径とこれと直交する第２方向の径が異なる。
【００２５】
（１０）本発明の半導体集積回路装置は、メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有し、前記救済セルが形成された領域の素子分離幅は、前記メモリセルが形成された領域の素子分離幅よりも大きく、前記救済セルが形成された活性領域の幅は、前記メモリセルが形成された活性領域の幅よりも大きい。
【００２６】
（１１）本発明の半導体集積回路装置は、メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有し、前記救済セルを構成するＭＩＳＦＥＴのゲート電極の側壁に形成したサイドウォールスペーサの膜厚は、前記メモリセルを構成するＭＩＳＦＥＴのゲート電極の側壁に形成したサイドウォールスペーサの膜厚よりも大きい。
【００２７】
（１２）本発明の半導体集積回路装置は、メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有し、前記救済セルを構成するＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記メモリセルを構成するＭＩＳＦＥＴのゲート酸化膜の膜厚よりも大きい。
【００２８】
（１３）本発明の半導体集積回路装置は、メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有し、冗長ビット線一本あたりに接続される救済セルの数は、ビット線一本あたりに接続されるメモリセルの数よりも少ない。
【００２９】
（１４）本発明の半導体集積回路装置は、メモリアレイに救済セルを含む複数のメモリセルが形成されたＤＲＡＭを有し、救済に用いるセンスアンプには、注目ビットの情報の信号線である第１ビット線と前記注目ビットの反対情報の信号線である第２ビット線とが接続され、所定のワード線によって選択される２つのセルの一方が前記第１ビット線に接続され、もう一方のセルが前記第２ビット線に接続されている。
【００３０】
（１５）本発明の半導体集積回路装置は、メモリアレイに救済セルを含む複数のメモリセルが形成されたＤＲＡＭを有し、救済に用いるセンスアンプには、注目ビットの情報の信号線である第１ビット線と前記注目ビットの反対情報の信号線である第２ビット線とが接続され、同時に選択される２本のワード線の一方は前記第１ビット線に接続されたセルを選択し、他方は前記第２ビット線に接続されたセルを選択する。
【００３１】
（１６）本発明の半導体集積回路装置は、メモリアレイに救済セルを含む複数のメモリセルが形成されたＤＲＡＭを有し、救済に用いるセンスアンプには、注目ビットの情報の信号線である２本の第１ビット線と前記注目ビットの反対情報の信号線である２本の第２ビット線とが接続され、同時に選択される２本のワード線の一方は前記２本の第１ビット線のいずれかに接続されたセルを選択し、他方は前記２本の第２ビット線のいずれかに接続されたセルを選択する。
【００３２】
（１７）本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
【００３３】
（ａ）半導体基板を熱処理してその表面に第１ゲート絶縁膜を形成した後、通常セル領域の前記第１ゲート絶縁膜を選択的に除去する工程、
（ｂ）前記半導体基板を再度熱処理して、前記通常セル領域に第２ゲート絶縁膜を形成すると共に、救済セル領域の前記第１ゲート絶縁膜の膜厚を前記第２ゲート絶縁膜よりも厚くする工程、
（ｃ）前記半導体基板上に堆積した第１導電膜をパターニングすることにより、前記通常セル領域の前記第１ゲート絶縁膜上に通常セルのゲート電極を形成し、前記救済セル領域の前記第２ゲート絶縁膜上に救済セルのゲート電極を形成する工程、
（ｄ）前記通常セル領域の前記半導体基板に通常セルのソース、ドレインを形成し、前記救済セル領域の前記半導体基板に救済セルのソース、ドレインを形成する工程、
（ｅ）前記半導体基板上に第１絶縁膜を堆積した後、前記通常セル領域の前記第１絶縁膜を選択的にエッチングすることにより、前記通常セル領域の前記ゲート電極の側壁に第１サイドウォールスペーサを形成する工程、
（ｆ）前記半導体基板上に第２絶縁膜を堆積した後、前記第２絶縁膜をエッチングすることにより、前記救済セル領域の前記ゲート電極の側壁に前記第１サイドウォールスペーサよりも厚い膜厚の第２サイドウォールスペーサを形成する工程、
（ｇ）前記半導体基板上に堆積した第３絶縁膜をエッチングすることにより、前記通常セルのソース、ドレインの一方の上部および前記救済セルのソース、ドレインの一方の上部にそれぞれコンタクトホールを形成する工程、
（ｈ）前記第３絶縁膜の上部に前記通常セルの情報蓄積用容量素子および前記救済セルの情報蓄積用容量素子をそれぞれ形成する工程。
【００３４】
（１８）本発明の半導体集積回路装置の製造方法は、前記通常セルのソース、ドレインの一方の上部および前記救済セルのソース、ドレインの一方の上部にそれぞれコンタクトホールを形成した後、前記コンタクトホール内に前記ソース、ドレインと同じ導電型の不純物を含む多結晶シリコン膜を埋め込む。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
（実施の形態１）
図１は、本発明の実施の形態１であるＤＲＡＭのブロック図である。このＤＲＡＭの各回路ブロックは、単結晶シリコンからなる半導体チップ１Ａ上に形成されている。
【００３７】
同図において、半導体チップ１Ａの縦方向の中央部と横方向の中央部とには周辺回路が配置され、これらの周辺回路によって分割された４つの領域にはそれぞれメモリアレイ（ＭＡＲＹ）が配置されている。特に制限はされないが、メモリアレイは（ＭＡＲＹ）全体として約２５６Ｍｂｉｔの大記憶容量を有している。一つのメモリマットは、横方向にワード線が延在し、縦方向にビット線が延在するように配置されている。メモリマットは、センスアンプＳＡを中心として左右に一対が配置されている。センスアンプＳＡは、左右に配置された一対のメモリマットに対して共通に用いられる、いわゆるシェアードセンスアンプ方式によって構成されている。周辺回路によって４分割されたメモリアレイ（ＭＡＲＹ）のうち、中央部側にはＹ選択回路ＹＳが配置されている。Ｙ選択線は、Ｙ選択回路ＹＳからそれに対応するメモリアレイ（ＭＡＲＹ）の複数のメモリマット上に延在し、各メモリマットのカラムスイッチ用ＭＩＳＦＥＴのスイッチ制御を行う。
【００３８】
上記半導体チップ１Ａの横方向の中央部のうち、右側の部分にはＸアドレスバッファ、Ｘ冗長回路およびＸアドレスドライバ（論理段）からなるＸ系回路８０や、ＲＡＳ系制御信号回路８１、ＷＥ系信号制御回路８２、基準電圧発生回路８３が設けられている。基準電圧発生回路８３は、この領域の中央寄りに配置され、外部電源Ｖcc（例えば５Ｖ）を受けて内部回路に供給する定電圧ＶＬ（例えば3.３Ｖ）を発生する。また、左側の部分にはＹアドレスバッファ、Ｙ冗長回路およびＹアドレスドライバ（論理段）からなるＹ系回路８４や、ＣＡＳ系制御信号回路、テスト回路が設けられている。さらに、チップ中央部にはアドレスバッファやデコーダなどの周辺回路に電源電圧ＶＣＬを供給する内部降圧回路が設けられている。
【００３９】
上記のように、アドレスバッファとそれに対応したアドレス比較回路を含む冗長回路、制御クロックを発生するＣＡＳ、ＲＡＳ系制御信号回路８１、８５などを集中配置した場合には、例えば配線チャネルを挟んでクロック発生回路と他の回路を振り分けること、すなわち配線チャネルを共用化することによって高集積化が可能になると共に、アドレスドライバ（論理段）などに高速に信号を伝達することが可能となる。
【００４０】
上記ＲＡＳ系制御信号回路８１は、信号ＲＡＳを受けてＸアドレスバッファを活性化するために用いられる。Ｘアドレスバッファに取り込まれたアドレス信号は、ワード線単位で欠陥救済を行うＸ系の冗長回路に供給され、ここで記憶された不良アドレスとの比較が行われて、冗長回路に切り替えることの有無が判定される。その結果とＸアドレスバッファに取り込まれた上記アドレス信号は、Ｘ系のプリデコーダに供給される。ここで形成されたプリデコード信号は、各メモリアレイに対応して設けられたＸアドレスドライバを介して、前記のようなメモリマットに対応して設けられたそれぞれのＸデコーダに供給される。
【００４１】
上記ＲＡＳ系の内部信号は、ＷＥ系のコントロール回路とＣＡＳ系のコントロール回路に供給され、例えばＲＡＳ信号、ＣＡＳ信号およびＷＥ信号の入力順序の判定から、自動リフレッシュモード（ＣＢＲ）、テストモード（ＷＣＢＲ）などの識別が行われる。テストモードの時にはテスト回路８６が活性化され、その時供給される特定のアドレス信号に従ってテストファンクションが設定される。
【００４２】
ＣＡＳ系制御信号回路８５は、信号ＣＡＳを受けてＹ系の各種制御信号を形成するために用いられる。信号ＣＡＳのロウレベルへの変化に同期してＹアドレスバッファに取り込まれたアドレス信号は、ビット線単位で欠陥救済を行うＹ系の冗長回路に供給され、ここで記憶された不良アドレスとの比較が行われて、冗長回路に切り替えることの有無が判定される。その結果と上記アドレス信号は、Ｙ系のプリデコーダに供給され、ここでプリデコード信号が形成される。このプリデコード信号は、各メモリセルに対応して設けられたＹアドレスドライバを介してそれぞれのＹデコーダに供給される一方、上記ＣＡＳ系制御回路は、前記のようにＲＡＳ信号とＷＥ信号とを受けてその入力順序の判定からテストモードを判定し、隣接するテスト回路８６を活性化させる。
【００４３】
上記チップの縦方向の中央部のうち、上側の部分にはこの領域の中心軸に対して左右対照的に合計１６個のメモリマットと８個のセンスアンプが配置されている。そのうち、左右４組ずつのメモリマットとセンスアンプに対応して４個のメインアンプ８８が設けられている。その他、この縦中央上部には内部降圧電圧を受けてワード線などを選択する昇圧電圧発生回路８９や、アドレス信号、制御信号などの入力信号に対応した入力パッドエリアＰｂ、Ｐｃが設けられている。また、上記左右４組ずつに分割されたメモリブロックに対応して、センスアンプＳＡの動作電圧を形成する内部降圧回路がそれぞれに設けられている。
【００４４】
このように、１つのブロックに８個のメモリマットと４個のセンスアンプＳＡが配置され、上記縦軸を中心として左右対称的に合計１６個のメモリマットと８個のセンスアンプＳＡが配置される構成では、少ない（４個の）メインアンプ８８を用いつつ、各センスアンプＳＡからの増幅信号を短い信号伝搬経路によってメインアンプ８８に伝達することが可能となる。
【００４５】
上記チップの縦方向の中央部のうち、下側の部分にもこの領域の中心軸に対して左右対照的に合計１６個のメモリマットと８個のセンスアンプＳＡが配置されている。そのうち、左右４組ずつのメモリマットとセンスアンプＳＡに対応して４個のメインアンプ８８が設けられている。その他、この縦中央下部には内部降圧電圧を受けて基板に供給すべき基板バックバイアス電圧を形成する基板電圧発生回路９１や、アドレス信号、制御信号などの入力信号に対応した入力パッドエリアＰａ、データ出力バッファ回路９２、データ入力バッファ回路９３が設けられている。また、上記左右４組ずつに分割されたメモリブロックに対応して、センスアンプＳＡの動作電圧を形成する内部降圧回路９０がそれぞれに設けられている。これにより、少ない（４個の）メインアンプを用いつつ、各センスアンプＳＡからの増幅信号を短い信号伝搬経路によってメインアンプに伝達することが可能となる。
【００４６】
前記した内部電圧のうち、ＶＣＬは3.３Ｖの周辺回路用電源電圧であり、内部降圧回路９０によって共通に形成される。ＶＤＬは3.３Ｖのメモリアレイ（ＭＡＲＹ）、すなわちセンスアンプＳＡに供給される電源電圧であり、４つのメモリブロックに対応して４個設けられている。ＶＤＨは上記内部電圧ＶＤＬを受けて例えば5.２Ｖに昇圧されたワード線の選択レベル、シェアードスイッチＭＩＳＦＥＴを選択するブースト電源電圧である。ＶＢＢは例えば−２Ｖの基板バイアス電圧、ＶＰＬはメモリセルのプレート電圧、ＶＬは内部降圧回路９０に供給される3.３Ｖの定電圧である。
【００４７】
同図には省略されているが、上記チップの中央部には縦方向に沿って複数個のボンディングパッドが一列に配置されている。これらのボンディングパッドは、例えばＡｕワイヤを介してＬＯＣ(Lead On Chip)方式のリードフレームなどに電気的に接続される。
【００４８】
上記ＤＲＡＭの欠陥救済方法の一例を図２を用いて説明する。なお、図示は省略するが、通常Ｙ選択線にはスイッチＭＯＳＦＥＴを介して相補性のビット線が接続されており、ビット線には通常セルが接続されている。また、冗長Ｙ選択線にはスイッチＭＯＳＦＥＴを介して相補性のビット線が接続されており、ビット線には冗長セルが接続されている。
【００４９】
ウエハテスト時に欠陥セルを含むアドレスが検出された場合には、あらかじめ設定された冗長回路のヒューズを切断することによって、そのアドレスが選択された時に救済セルに接続が切り替わると共に、救済セルを活性化する信号が救済セルに伝達される。その結果、上記アドレスが選択された時に冗長Ｙ選択線が活性化され、同時に通常セルに接続されたデコーダには欠陥アドレスを不活性化する信号が入力される。これにより、上記アドレスにおいては、欠陥セルを含むアドレスの通常Ｙ選択線に替わって冗長Ｙ選択線が選択される。
【００５０】
冗長回路は、欠陥セルを含む不良Ｙ選択線のアドレスをプログラムするヒューズを備えており、そのアドレスが入力された場合に冗長Ｙ選択線を選択する機能と、そのアドレスに対応するメモリアレイの通常のＹ選択線を不活性にする機能とを有している。
【００５１】
図３は、上記メモリアレイの一部（通常のメモリセルが形成された領域と救済セルが形成された領域）を示す半導体基板の概略平面図、図４は、図３のＡ−Ａ’線に沿った断面図、図５は、同じくＢ−Ｂ’線とＣ−Ｃ’線に沿った断面図である。なお、図３には主としてメモリセルを構成する導電層（プレート電極を除く）を示し、導電層間の絶縁膜やメモリセルの上部の配線は省略する。
【００５２】
本実施の形態のメモリセルおよび欠陥救済用の救済セルは、ｐ型の半導体基板１の主面に形成されたｐ型ウエル２の活性領域Ｌに形成されている。メモリセルは、ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成され、救済セルは、ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴＱｒとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されている。図３に示すように、活性領域Ｌは、図の左右方向（Ｘ方向）に沿って延在する細長い島状のパターンで構成されており、その寸法は、例えばＸ方向が1.１６μｍ、図の上下方向（Ｙ方向）が0.２４μｍである。
【００５３】
上記活性領域Ｌを囲む素子分離領域には、フィールド酸化膜３が周知の選択酸化（ＬＯＣＯＳ）法によって形成されている。図示のように、本実施の形態のＤＲＡＭは、救済セルが形成された領域（救済セル領域）の素子分離幅、すなわちワード線ＷＬの延在方向であるＹ方向に隣接する活性領域Ｌ同士の間隔が、通常のメモリセルが形成された領域（通常セル領域）の素子分離幅よりも大きい。通常セル領域の素子分離幅は例えば0.２２μｍであり、救済セル領域の素子分離幅は例えば0.４４μｍ、すなわち通常セル領域の素子分離幅の２倍である。
【００５４】
上記フィールド酸化膜３の下部を含むｐ型ウエル２の内部には、基板濃度調整用のｐ型半導体層４が形成されている。図示のように、このｐ型半導体層（基板濃度調整層）４は、救済セルの活性領域下ではｐ型ウエル２の深い領域に形成され、通常セルの活性領域下では浅い領域に形成されている。ｐ型半導体層４を深く形成することにより、接合部の不純物濃度は低くなる。従って、救済セルでは接合部の不純物濃度を単純に低くすることも可能である。
【００５５】
メモリセルのメモリセル選択用ＭＩＳＦＥＴＱｓは、主としてゲート酸化膜５、ゲート電極６およびソース、ドレインを構成する一対のｎ型半導体領域７、７で構成されている。通常セル領域に形成された活性領域Ｌのそれぞれには、ソース、ドレインの一方を互いに共有する２個のメモリセル選択用ＭＩＳＦＥＴＱｓがＸ方向に隣接して形成されている。同様に、救済セルのメモリセル選択用ＭＩＳＦＥＴＱｒは、主としてゲート酸化膜５、ゲート電極６およびソース、ドレインを構成する一対のｎ型半導体領域７、７で構成されている。救済セル領域に形成された活性領域Ｌのそれぞれには、ソース、ドレインの一方を互いに共有する２個のメモリセル選択用ＭＩＳＦＥＴＱｒがＸ方向に隣接して形成されている。通常セルのメモリセル選択用ＭＩＳＦＥＴＱｓと救済セルのメモリセル選択用ＭＩＳＦＥＴＱｒは、同一の寸法で構成されている。
【００５６】
メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域７）の下部には、このソース、ドレインの接合電界を緩和するためのｎ型半導体層（電界緩和層）８が形成されている。また、メモリセル選択用ＭＩＳＦＥＴＱｒのソース、ドレイン（ｎ型半導体領域７）の下部には、このソース、ドレインの接合電界を緩和するためのｎ型半導体層（電界緩和層）８ｒが形成されている。図示のように、救済セルの電界緩和層８ｒは、通常セルの電界緩和層８に比べてｐ型ウエルの深い領域に形成されている。電界緩和層８ｒの深さは、電界緩和層８の深さの２倍程度である。なお、電界緩和層（８、８ｒ）は、ソース、ドレインのうち、ビット線ＢＬが接続される側には形成しなくともよい。
【００５７】
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極６は、ワード線ＷＬと一体に構成され、同一の幅、同一の間隔でＹ方向に沿って延在している。同様に、メモリセル選択用ＭＩＳＦＥＴＱｒのゲート電極６は、ワード線ＷＬと一体に構成され、同一の幅、同一の間隔でＹ方向に沿って延在している。ゲート電極６（ワード線ＷＬ）の幅、すなわちゲート長は、例えば0.２４μｍであり、隣接する２本のゲート電極６の間隔は、例えば0.２２μｍである。
【００５８】
上記ゲート電極６（ワード線ＷＬ）は、例えばＰ（リン）などのｎ型不純物がドープされた低抵抗多結晶シリコン膜の上部にＷＳｉ2 （タングステンシリサイド）膜を積層したポリサイド膜で構成されている。ゲート電極６（ワード線ＷＬ）の上部は窒化シリコン膜９で覆われており、この窒化シリコン膜９とゲート電極６（ワード線ＷＬ）の側壁には、窒化シリコン膜からなるサイドウォールスペーサ１０が形成されている。ゲート電極６（ワード線ＷＬ）を覆う窒化シリコン膜９の上部には酸化シリコン膜１１が形成され、その表面は半導体基板１の全域でほぼ同じ高さになるように平坦化されている。
【００５９】
メモリセル選択用ＭＩＳＦＥＴＱｓ、Ｑｒのソース、ドレインを構成する一対のｎ型半導体領域７、７の上部には、酸化シリコン膜１１を貫通してｎ型半導体領域７に達するコンタクトホール１３、１４が形成されている。これらのコンタクトホール１３、１４の内部には、ｎ型不純物（例えばＰ（リン））がドープされた低抵抗多結晶シリコン膜からなるプラグ１５が埋め込まれている。コンタクトホール１４は、Ｘ方向の径とＹ方向の径がほぼ同一である。これに対し、もう一方のコンタクトホール１３は、Ｙ方向の径がＸ方向の径よりも大きい略長方形の平面パターンで構成され、その一部は活性領域Ｌから外れてフィールド酸化膜３の上部にまで延在している。
【００６０】
上記コンタクトホール１３、１４が形成された酸化シリコン膜１１の上部には酸化シリコン膜１６が形成され、さらにその上部にはビット線ＢＬが形成されている。ビット線ＢＬはフィールド酸化膜３の上部に配置され、同一の幅、同一の間隔でＸ方向に沿ってメモリアレイの端部まで延在している。ビット線ＢＬの幅は、通常セル領域、救済セル領域ともに例えば0.１４μｍである。前記のように、救済セル領域の素子分離幅は通常セル領域の素子分離幅の２倍となっているため、救済セル領域に形成されたビット線ＢＬ同士の間隔も、通常セル領域に形成されたビット線ＢＬ同士の間隔より大きく、例えば２倍程度となっている。
【００６１】
上記ビット線ＢＬは、例えばｎ型不純物がドープされた低抵抗多結晶シリコン膜の上部にＷＳｉ2 （タングステンシリサイド）膜を積層したポリサイド膜で構成されている。通常セル領域のビット線ＢＬは、酸化シリコン膜１６に形成されたスルーホール１７を通じて前記コンタクトホール１３内のプラグ１５と電気的に接続され、さらにこのプラグ１５を介して２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有されるｎ型半導体領域７（ソース、ドレインの一方）と電気的に接続されている。同様に、救済セル領域のビット線ＢＬは、酸化シリコン膜１６に形成されたスルーホール１７を通じて前記コンタクトホール１３内のプラグ１５と電気的に接続され、さらにこのプラグ１５を介して２個のメモリセル選択用ＭＩＳＦＥＴＱｒによって共有されるｎ型半導体領域７（ソース、ドレインの一方）と電気的に接続されている。
【００６２】
上記ビット線ＢＬの上部には酸化シリコン膜１８が形成されている。酸化シリコン膜１８は、その表面が半導体基板１の全域でほぼ同じ高さになるように平坦化されている。酸化シリコン膜１８の上部には、情報蓄積用容量素子Ｃが形成されている。通常セルの情報蓄積用容量素子Ｃは、下層から順に下部電極（蓄積電極）２０、容量絶縁膜２１および上部電極（プレート電極）２２を積層したスタックド構造で構成されている。同様に、救済セルの情報蓄積用容量素子Ｃも、下部電極（蓄積電極）２０ｒ、容量絶縁膜２１および上部電極（プレート電極）２２を積層したスタックド構造で構成されている。下部電極２０、２０ｒと上部電極２２は、例えばＰ（リン）がドープされた低抵抗多結晶シリコン膜で構成され、容量絶縁膜２１は、例えば酸化タンタル（Ｔａ2 Ｏ5)などの高誘電体膜で構成されている。
【００６３】
情報蓄積用容量素子Ｃの下部電極２０、２０ｒは、Ｘ方向に沿って延在する細長いパターンで構成されている。通常セルの下部電極２０の寸法は、例えばＸ方向が0.７７μｍ、Ｙ方向が0.３１μｍである。また、隣接する下部電極２０同士の間隔は、例えばＸ方向、Ｙ方向共に0.１５μｍである。一方、救済セルの下部電極２０ｒの寸法は、例えばＸ方向が0.７７μｍ、Ｙ方向が0.６２μｍである。また、隣接する下部電極２０ｒ同士の間隔は、例えばＸ方向、Ｙ方向共に0.１５μｍである。この場合、救済セルの下部電極２０ｒの占有面積は、通常セルの下部電極２０より大きく、例えば２倍となる。
【００６４】
上記下部電極２０、２０ｒのそれぞれの下部には、酸化シリコン膜１８、１６を貫通して前記コンタクトホール１４に達するスルーホール２３が形成され、その内部にはｎ型不純物（例えばＰ（リン））がドープされた低抵抗多結晶シリコン膜からなるプラグ２４が埋め込まれている。通常セルの下部電極２０は、スルーホール２３内のプラグ２４およびコンタクトホール１４内のプラグ１５を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの他方と電気的に接続されている。同様に、救済セルの下部電極２０ｒは、スルーホール２３内のプラグ２４およびコンタクトホール１４内のプラグ１５を介してメモリセル選択用ＭＩＳＦＥＴＱｒのソース、ドレインの他方と電気的に接続されている。
【００６５】
上記情報蓄積用容量素子Ｃの上部には酸化シリコン膜２５が形成され、さらにその上部にはメタル配線２６Ａ、２６Ｂが形成されている。メタル配線２６Ａ、２６Ｂは、例えばＴｉＮ膜、Ａｌ合金膜およびＴｉＮ膜を積層した多層構造で構成されている。メタル配線２６Ａ、２６Ｂの上部には層間絶縁膜が形成され、さらにその上部には１〜２層程度のメタル配線が形成されているが、それらの図示は省略する。
【００６６】
次に、上記メモリセルおよび救済セルの製造方法の一例を図６〜図２４を用いて工程順に説明する。なお、以下の図においてその下部にＡ、Ａ’の符号を付した断面図は、全て図６のＡ−Ａ’線に沿った断面図、Ｂ、Ｂ’、Ｃ、Ｃ’の符号を付したものは、全て図６のＢ−Ｂ’線とＣ−Ｃ’線に沿った断面図である。
【００６７】
まず、図６および図７に示すように、選択酸化（ＬＯＣＯＳ）法を用いて半導体基板１の表面に素子分離用のフィールド酸化膜３とそれに囲まれた島状の活性領域Ｌを形成する。このとき、救済セル領域の素子分離幅（ワード線ＷＬの延在方向の素子分離幅）を通常セル領域の素子分離幅（Ｗ）の２倍（２Ｗ）とする。このようにした場合、救済セル領域のフィールド酸化膜３は、通常セル領域のフィールド酸化膜３に比べて幾分厚い膜厚となる。これは、救済セル領域に比べて素子分離幅の狭い通常セル領域においては、選択酸化の際に酸化のマスクとなる窒化シリコン膜から加わる圧縮応力が大きいために、この領域のフィールド酸化膜の成長速度が遅くなるためである。
【００６８】
次に、図８に示すように、半導体基板１にＢ（ホウ素）をイオン打ち込みした後、半導体基板１を熱処理してＢを拡散させることにより、ｐ型ウエル２と基板濃度調整用のｐ型半導体層４とを形成する。ｐ型ウエル２を形成するためのＢのイオン打ち込み条件は、例えば通常セル領域が加速エネルギー３００ｋｅＶ、ドーズ量１×１０13atoms/cm2 、救済セル領域が４００ｋｅＶ、ドーズ量１×１０13atoms/cm2 とする。また、ｐ型半導体層４を形成するためのイオン打ち込み条件は、例えば通常セル領域が加速エネルギー１５０ｋｅＶ、ドーズ量７×１０12atoms/cm2 および加速エネルギー４０ｋｅＶ、ドーズ量１×１０12atoms/cm2 、救済セル領域が加速エネルギー２５０ｋｅＶ、ドーズ量７×１０12atoms/cm2 および加速エネルギー６０ｋｅＶ、ドーズ量１×１０12atoms/cm2 とする。このとき同時に、メモリセル選択用ＭＩＳＦＥＴ（Ｑｓ、Ｑｒ）のしきい値電圧（Ｖth）を調整するためのＢのイオン打ち込みを、例えば加速エネルギー１０ｋｅＶ、ドーズ量５×１０12atoms/cm2 の条件で行う。
【００６９】
あるいは、上記のイオン打ち込み条件に代えて、まず通常セル領域および救済セル領域に加速エネルギー３００ｋｅＶ、ドーズ量１×１０13atoms/cm2 、加速エネルギー１５０ｋｅＶ、ドーズ量２×１０12atoms/cm2 、加速エネルギー４０ｋｅＶ、ドーズ量１×１０12atoms/cm2 の条件でＢ（ホウ素）をイオン打ち込みし、次いで通常セル領域のみに加速エネルギー１５０ｋｅＶ、ドーズ量５×１０12atoms/cm2 の条件でＢをイオン打ち込みしてもよい。
【００７０】
次に、図９および図１０に示すように、活性領域Ｌのｐ型ウエル２の表面にメモリセル選択用ＭＩＳＦＥＴＱｓ、Ｑｒのゲート酸化膜５を形成し、さらにその上部にゲート電極６（ワード線ＷＬ）を形成する。ゲート酸化膜５は、ｐ型ウエル２の表面を８００〜９００℃で湿式酸化して形成する。また、ゲート電極６（ワード線ＷＬ）は、半導体基板１上にＰ（リン）をドープした多結晶シリコン膜、ＷＳｉ2 （タングステンシリサイド）膜および窒化シリコン膜９をＣＶＤ法で順次堆積した後、フォトレジスト膜をマスクにしたエッチングでこれらの膜をパターニングして形成する。
【００７１】
次に、図１１および図１２に示すように、ｐ型ウエル２にメモリセル選択用ＭＩＳＦＥＴＱｓ、Ｑｒのｎ型半導体領域７’（ソース、ドレイン）を形成する。ｎ型半導体領域７’は、例えばｐ型ウエル２に加速エネルギー２０ｋｅＶ、ドーズ量２×１０13atoms/cm2 の条件でＰ（リン）をイオン打ち込みして形成する。
【００７２】
次に、図１３に示すように、ゲート電極６（ワード線ＷＬ）の側壁にサイドウォールスペーサ１０を形成する。サイドウォールスペーサ１０は、半導体基板１上にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングして形成する。
【００７３】
次に、図１４〜図１６に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜１１を堆積し、次いでその表面を化学的機械研磨法で平坦化した後、フォトレジスト膜をマスクして酸化シリコン膜１１をドライエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓ、Ｑｒのｎ型半導体領域７’（ソース、ドレイン）の上部にコンタクトホール１３、１４を形成する。コンタクトホール１３は、Ｙ方向の径がＸ方向の径よりも大きくなるような略長方形のマスクパターンで形成し、コンタクトホール１４は、Ｙ方向の径とＸ方向の径がほぼ同じ略正方形のマスクパターンで形成する。酸化シリコン膜１１のドライエッチングは、酸化シリコン膜に対する窒化シリコン膜のエッチングレートが小さくなるような条件で行い、ゲート電極６（ワード線ＷＬ）の上部の窒化シリコン膜９と側壁のサイドウォールスペーサ１０が深く削れないようにする。これにより、コンタクトホール１３、１４がゲート電極６（ワード線ＷＬ）に対して自己整合で形成される。
【００７４】
次に、図１７および図１８に示すように、コンタクトホール１３、１４を通じてｐ型ウエル２にＰ（リン）をイオン打ち込みすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域７’（ソース、ドレイン）よりも深い領域のｐ型ウエル２に電界緩和用のｎ型半導体層（電界緩和層）８を形成し、メモリセル選択用ＭＩＳＦＥＴＱｒのｎ型半導体領域７’（ソース、ドレイン）よりも深い領域のｐ型ウエル２に電界緩和用のｎ型半導体層（電界緩和層）８ｒを形成する。このとき、通常セル領域のｐ型ウエル２には、例えば加速エネルギー１００ｋｅＶ、ドーズ量２×１０13atoms/cm2 の条件でＰ（リン）をイオン打ち込みし、救済セル領域のｐ型ウエル２には、例えば加速エネルギー１５０ｋｅＶ、ドーズ量１×１０13atoms/cm2 の条件でＰ（リン）をイオン打ち込みすることにより、救済セル領域のｎ型半導体層（電界緩和層）８ｒを通常セル領域のｎ型半導体層（電界緩和層）８よりも２倍程度深く形成する。
【００７５】
上記ｎ型半導体層（電界緩和層）８、８ｒは、次の工程でコンタクトホール１３、１４の内部に埋め込まれるプラグ１５の材料である多結晶シリコン膜中のｎ型不純物（例えばＰ（リン））をｎ型半導体領域７’中に拡散して得られる高不純物濃度のｎ型半導体領域とｐ型ウエル２との間の不純物プロファイルを滑らかにして両者間の電界を緩和するために形成する。
【００７６】
次に、図１９および図２０に示すように、コンタクトホール１３、１４の内部にプラグ１５を形成する。プラグ１５は、酸化シリコン膜１１の上部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積し、その後、この多結晶シリコン膜を化学的機械研磨法で研磨してコンタクトホール１３、１４の内部に残すことにより形成する。その後、約８５０℃の熱処理を行うことにより、プラグ１５を構成する多結晶シリコン膜中のｎ型不純物をコンタクトホール１３、１４の底部からｎ型半導体領域７’（ソース、ドレイン）中に拡散させて高不純物濃度のｎ型半導体領域７（ソース、ドレイン）を形成する。
【００７７】
次に、図２１および図２２に示すように、酸化シリコン膜１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール１３の上部の酸化シリコン膜１６にスルーホール１７を形成した後、酸化シリコン膜１６の上部にビット線ＢＬを形成する。通常セル領域のビット線ＢＬは、スルーホール１７およびその下部のコンタクトホール１３を通じてメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域７（ソース、ドレイン）の一方と電気的に接続される。また、救済セル領域のビット線ＢＬは、スルーホール１７およびその下部のコンタクトホール１３を通じてメモリセル選択用ＭＩＳＦＥＴＱｒのｎ型半導体領域７（ソース、ドレイン）の一方と電気的に接続される。
【００７８】
次に、図２３および図２４に示すように、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜１８を堆積し、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール１４の上部の酸化シリコン膜１８にスルーホール２３を形成する。次いで、スルーホール２３の内部にプラグ２４を埋め込んだ後、酸化シリコン膜１８の上部に情報蓄積用容量素子Ｃを形成する。プラグ２４は、例えば酸化シリコン膜１８の上部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積し、その後、この多結晶シリコン膜を化学的機械研磨法で研磨してスルーホール２３の内部に残すことにより形成する。情報蓄積用容量素子Ｃを形成するには、まず酸化シリコン膜１８の上部にＰ（リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、次いでフォトレジスト膜をマスクにしたドライエッチングでこの多結晶シリコン膜をパターニングして下部電極（蓄積電極）２０を形成する。次に、下部電極（蓄積電極）２０の上部にＣＶＤ法で酸化タンタル膜と、Ｐ（リン）をドープした低抵抗多結晶シリコン膜とを堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして容量絶縁膜２１および上部電極（プレート電極）２２を形成する。
【００７９】
その後、情報蓄積用容量素子Ｃの上部にＣＶＤ法で酸化シリコン膜２５を堆積し、次いで酸化シリコン膜２５の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜およびＴｉＮ膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングしてメタル配線２６Ａ、２６Ｂを形成することにより、前記図３〜図５に示すメモリセル（通常セルおよび救済セル）が完成する。
【００８０】
上記のように構成された本実施の形態のＤＲＡＭによれば、救済セルの電界緩和層８ｒの深さを通常セルの電界緩和層８よりも深く（例えば２倍程度）することにより、救済セルのソース、ドレイン（ｎ型半導体領域７）の空乏層を通常セルのソース、ドレイン（ｎ型半導体領域７）のそれよりも広げる（例えば２倍程度）ことができるので、救済セルの接合電界を通常セルのそれよりも低減（例えば半分程度）することができる。
【００８１】
この結果、通常セルでは最短の情報保持時間が１００msecであったのに対し、救済セルでは最短の情報保持時間を５００msec程度まで長くすることができた。また、３００ビット分を救済する場合、リフレッシュ時間の規格が２５０msecのときの製品不良率を対策前の１０％から0.２％にまで低減することができた。なお、製品不良率が１０％という値は無視できるものではない。
【００８２】
本実施の形態のＤＲＡＭによれば、救済セルに接続されるビット線ＢＬの間隔を通常セルに接続されるビット線ＢＬの間隔よりも大きく（例えば２倍程度）することができるので、救済セルに接続されるビット線ＢＬの容量を通常セルに接続されるビット線ＢＬの容量よりも低減（例えば３０％程度）することができる。
【００８３】
また、本実施の形態のＤＲＡＭによれば、救済セルの下部電極２０ｒの占有面積を通常セルの下部電極２０のよりも大きく（例えば２倍程度）することができるので、救済セルの電荷蓄積容量を通常セルの電荷蓄積容量よりも大きく（例えば1.５倍程度）することができる。
【００８４】
これらの結果、通常セルでは最短の情報保持時間が１００msecであったのに対し、救済セルでは最短の情報保持時間を７００msec程度まで長くすることができた。また、３００ビット分を救済する場合、リフレッシュ時間の規格が２５０msecのときの製品不良率を対策前の１０％から0.１％にまで低減することができた。この程度の製品不良率は、ほとんど無視できる程度のものである。
【００８５】
なお、救済セル領域の素子分離幅を通常セル領域の素子分離幅の２倍にした場合のチップサイズの増加分は0.０５％程度であり、ほとんど無視できる程度のものである。
【００８６】
（実施の形態２）
図２５は、本実施の形態のＤＲＡＭの一部（通常のメモリセルが形成された領域と救済セルが形成された領域）を示す半導体基板の断面図である。
【００８７】
本実施の形態のＤＲＡＭは、前記実施の形態１と同様、救済セル領域の素子分離幅を通常セル領域の素子分離幅よりも大きく、例えば２倍程度にする。このようにした場合、前記のように救済セル領域のフィールド酸化膜３は、通常セル領域のフィールド酸化膜３に比べて幾分厚い膜厚となるため、このフィールド酸化膜３の直下において寄生ＭＯＳが動作し難くなる。すなわち、フィールド酸化膜３の膜厚を厚くした場合には、その下部におけるｐ型ウエル２の不純物濃度を低くしても、素子分離能力が低下し難い。
【００８８】
そこで本実施の形態では、電界緩和層８の深さを通常セル領域と救済セル領域とでほぼ同一とし、救済セル領域のフィールド酸化膜３下に形成されるｐ型半導体層（基板濃度調整層）４の不純物濃度を、通常セル領域のフィールド酸化膜３下に形成されるｐ型半導体層（基板濃度調整層）４のそれよりも低くする。これにより、救済セルの素子分離領域端部における接合電界を緩和することができるので、救済セルのリフレッシュ時間を長くすることができる。
【００８９】
例えば救済セル領域のフィールド酸化膜３下の不純物濃度を通常セル領域の不純物濃度の３分の１程度（ドーズ量2.５×１０12atoms/cm2 ）にした場合、救済セルの接合電界を通常セルの４０％程度まで低減することができた。この結果、通常セルでは最短の情報保持時間が１００msecであったのに対し、救済セルでは最短の情報保持時間を３００msec程度まで長くすることができた。また、図２６に示すように、３００ビット分を救済する場合、リフレッシュ時間の規格が２５０msecのときの製品不良率を対策前の１〜１０％（約５％）から１％未満（約0.２％）にまで低減することができた。
【００９０】
（実施の形態３）
前記実施の形態１、２では救済セル領域の素子分離幅を通常セル領域の素子分離幅の２倍にすることによって、救済セルに接続されるビット線ＢＬの間隔を通常セルに接続されるビット線ＢＬの間隔の２倍程度にすると共に、救済セルの下部電極２０ｒの占有面積を通常セルの下部電極２０の２倍にする。
【００９１】
このようにすると、救済セルを製造する際のリソグラフィ工程において、所望の構造を形成するのに必要なパターンの最適化条件が非常に狭い範囲となり、加工マージンが小さくなる。これに対し、救済セル領域の素子分離幅を通常セル領域の素子分離幅により近づけた場合は、所望の構造を形成するのに必要なパターンの最適化条件が広い範囲となり、加工マージンを大きくすることができる。
【００９２】
そこで、本実施の形態では、図２７に示すように、救済セル領域の素子分離幅を通常セル領域の素子分離幅（Ｗ）の1.５倍にして救済セルおよび通常セルを製造する。これにより、前記実施の形態１では通常セルの２倍程度の深さであった救済セルの電界緩和層の深さを1.５倍程度にしてその接合電界を通常セルの７０％程度まで低減した場合、通常セルでは最短の情報保持時間が１００msecであったのに対し、救済セルでは最短の情報保持時間を３００msec程度まで長くすることができた。また、前記規格が２５０msecのときの製品不良率を0.５％にまで低減することができた。
【００９３】
また、前記実施の形態１では通常セルの２倍程度であった救済セルのビット線間隔を1.５倍程度にしてその接合電界を通常セルの８０％程度にまで低減し、かつ救済セルの下部電極の占有面積を通常セルの下部電極の1.５倍程度にしてその電荷蓄積容量を通常セルの1.２倍程度にした場合、救済セルの最短の情報保持時間を４００msec程度まで長くすることができた。また、前記規格が２５０msecのときの製品不良率を0.３％にまで低減することができた。
【００９４】
さらに、前記実施の形態２では通常セル領域の３分の１であった救済セル領域のフィールド酸化膜３下の不純物濃度を２分の１にした場合、救済セルの最短の情報保持時間を２５０msec程度まで長くすることができた。また、前記規格が２５０msecのときの製品不良率を１％にまで低減することができた。
【００９５】
なお、救済セル領域の素子分離幅を通常セル領域の素子分離幅の1.５倍にした場合のチップサイズの増加分は0.０３％程度であり、ほとんど無視できる程度のものである。
【００９６】
（実施の形態４）
図２８は、本実施の形態のＤＲＡＭの一部（通常のメモリセルが形成された領域と救済セルが形成された領域）を示す半導体基板の平面図、図２９は、図２８のＡ−Ａ’線に沿った断面図である。
【００９７】
本実施の形態は、救済セルの活性領域幅（ワード線ＷＬの延在方向の活性領域幅）を通常セルの活性領域幅よりも大きくする（例えば２倍程度）。同図には、活性領域とコンタクトホール１４の合わせずれ量が０の場合を示しているが、活性領域の短辺方向の幅がリソグラフィの解像限界程度まで微細になると、最大でこの幅の３割程度の合わせずれが生じるようになる。この場合、コンタクトホール１４の径（ワード線ＷＬの延在方向の径）は、活性領域幅とほぼ同等であるため、図３０に示すように、コンタクトホール１４の形成時に活性領域端部近傍のフィールド酸化膜３に削れが生じる。そのため、コンタクトホール１４に埋め込んだ多結晶シリコンのプラグ１５からの不純物拡散によって形成される高不純物濃度のｎ型半導体領域７が深くなってしまう。その結果、フィールド酸化膜３下のｐ型半導体層４の不純物濃度を高くすることによって素子分離特性を維持する必要が生じ、活性領域端部の接合電界が高くなってしまう。
【００９８】
本実施の形態のＤＲＡＭによれば、救済セルの活性領域幅を通常セルの活性領域幅よりも大きくすることにより、活性領域とコンタクトホール１４の合わせずれが生じた場合でも、活性領域端部近傍のフィールド酸化膜３に削れが生じることがないので、高不純物濃度のｎ型半導体領域７を浅く形成することができる。これにより、セルサイズを微細化してもフィールド酸化膜３下のｐ型半導体層４との距離を十分に確保することができるので、ｎ型半導体領域７の端部の接合電界を低減して救済セルのリフレッシュ時間を長くすることができる。
【００９９】
例えば救済セル領域のフィールド酸化膜３下に形成されたｐ型半導体層４の不純物濃度およびｎ型半導体領域７の深さをそれぞれ通常セル領域の２分の１にした場合、救済セルの接合電界を通常セルの７０％程度まで低減することができた。この結果、救済セルの最短の情報保持時間を２５０msec程度まで長くすることができた。また、前記規格での製品不良率を１％程度にまで低減することができた。
【０１００】
なお、救済セルの活性領域幅を通常セルの活性領域幅よりも大きくしたときに、コンタクトホール１４の寸法形状を救済セルと通常セルとで同じにした場合は、コンタクトホール１４のピッチ（ワード線ＷＬの延在方向のピッチ）が救済セル領域と通常セル領域とで異なってくるため、コンタクトホール１４を形成する際のリソグラフィ工程において、所望の寸法形状を得るための最適化条件が非常に狭い範囲となり、救済セル領域のコンタクトホール１４の径が通常セル領域のそれよりも大きくなることがある。この結果、救済セル領域において、活性領域端部近傍のフィールド酸化膜３に削れが生じ、前述したようにｎ型半導体領域７の端部の接合電界が増大してしまう。
【０１０１】
その対策として、例えば図３１に示すように、救済セルのコンタクトホール１４を、Ｘ方向（ビット線ＢＬの延在方向）の径がＹ方向（ワード線ＷＬの延在方向）の径よりも大きい略長方形のマスクパターンで形成する。これにより、所望の形状寸法を得るのに必要なパターンの最適化条件が広い範囲となるので、コンタクトホール１４のＹ方向の径をほぼ設計値通りの寸法にすることができ、前述したフィールド酸化膜３の削れを防止することができる。
【０１０２】
この結果、救済セルの接合電界を通常セルのそれよりも低減（例えば３５％程度）することができた。また、通常セルでは最短の情報保持時間が１００msecであったのに対し、救済セルでは最短の情報保持時間を２８０msec程度まで長くすることができた。また、３００ビット分を救済する場合、リフレッシュ時間の規格が２５０msecのときの製品不良率を対策前の１０％から0.７〜0.８％にまで低減することができた。
【０１０３】
他方、救済セルの活性領域幅を通常セルの活性領域幅よりも大きくしたときに、コンタクトホール１４の寸法形状を救済セルと通常セルとで同じにした場合、救済セル領域のコンタクトホール１４の径が通常セル領域のそれよりも小さくなることもある。この場合は、コンタクトホール１４を形成するためのドライエッチングが不十分になり易く、下部電極（蓄積電極）２０とｎ型半導体領域７とが非導通になることがある。
【０１０４】
救済セルのコンタクトホール１４を、Ｘ方向の径がＹ方向の径よりも大きい略長方形のマスクパターンで形成する本実施の形態によれば、所望の形状寸法を得るのに必要なパターンの最適化条件が広い範囲となるので、コンタクトホール１４のＹ方向の径をほぼ設計値通りの寸法にすることができ、前述したフィールド酸化膜３の削れを防止することができる。これにより、所望の形状寸法を得るのに必要なパターンの最適化条件が広い範囲となるので、下部電極（蓄積電極）２０とｎ型半導体領域７とが非導通になる確率を低減し、情報保持特性以外の不良原因による製品不良率の増加を防止することができる。
【０１０５】
（実施の形態５）
図３２は、本実施の形態のＤＲＡＭの一部（通常のメモリセルが形成された領域と救済セルが形成された領域）を示す半導体基板の平面図である。
【０１０６】
本実施の形態は、救済セル領域の素子分離幅（ワード線ＷＬの延在方向の幅）を通常セル領域の素子分離幅の1.５倍にすると共に、救済セルの活性領域幅（ワード線ＷＬの延在方向の幅）を通常セルの活性領域幅の1.５倍にする。
【０１０７】
これにより、救済セルの電界緩和層の深さを通常セルの1.５倍程度、ｎ型半導体領域（ソース、ドレイン）の深さを通常セルの２分の１程度、電荷蓄積容量を通常セルの1.５倍程度、ビット線容量を通常セルの３分の２程度、フィールド酸化膜下の基板の不純物濃度を通常セルの２分の１程度にそれぞれ設定した場合、救済セルの最短の情報保持時間を８００msec程度まで長くすることができた。また、前記規格での製品不良率を0.１％以下にまで低減することができた。
【０１０８】
（実施の形態６）
本実施の形態のＤＲＡＭは、救済セルのメモリセル選択用ＭＩＳＦＥＴＱｒのゲート電極６（ワード線ＷＬ）の側壁に形成したサイドウォールスペーサの膜厚を、通常セルのメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極６（ワード線ＷＬ）の側壁に形成したサイドウォールスペーサの膜厚よりも大きくする。また、救済セルのメモリセル選択用ＭＩＳＦＥＴＱｒのゲート酸化膜５の膜厚を、通常セルのメモリセル選択用ＭＩＳＦＥＴＱｓのゲート酸化膜５よりも大きくする。
【０１０９】
本実施の形態の通常セルおよび救済セルの製造方法を図３３〜図４６を用いて説明する。これらの図において、（ａ）は通常セル領域の断面図、（ｂ）は救済セル領域の断面図である。
【０１１０】
まず、図３３に示すように、半導体基板１をエッチングして溝３０ａを形成した後、図３４に示すように、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜３１を化学的機械研磨法で研磨して溝３０ａの内部に残すことにより素子分離溝３０を形成する。
【０１１１】
次に、図３５に示すように、半導体基板１に３００ｋｅＶ、１×１０13atoms/cm2 、１５０ｋｅＶ、２×１０12atoms/cm2 、４０ｋｅＶ、１×１０12atoms/cm2 、１０ｋｅＶ、５×１０12atoms/cm2 の条件でＢ（ホウ素）をイオン打ち込みしてｐ型半導体層（基板濃度調整層）４を形成した後、図３６に示すように、半導体基板１を湿式酸化して活性領域の表面に膜厚１０nm程度のゲート酸化膜５ａを形成する。
【０１１２】
次に、図３７に示すように、救済セル領域の表面をフォトレジスト膜４０で覆い、通常セル領域のゲート酸化膜５ａをウェットエッチングで除去した後、図３８に示すように、半導体基板１をもう一度湿式酸化して通常セル領域に膜厚８nm程度のゲート酸化膜５ｂを形成する。この酸化によって救済セル領域のゲート酸化膜５ａも成長するため、その膜厚が１３nm程度となる。すなわち、救済セル領域のゲート酸化膜５ａは、通常セル領域のゲート酸化膜５ｂよりも厚くなる。
【０１１３】
次に、図３９に示すように、通常セル領域のゲート酸化膜５ｂの上部にメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極６（ワード線ＷＬ）を形成し、救済セル領域のゲート酸化膜５ｂの上部にメモリセル選択用ＭＩＳＦＥＴＱｒのゲート電極６（ワード線ＷＬ）を形成する。これらのゲート電極６（ワード線ＷＬ）は、半導体基板１上にＰ（リン）をドープした多結晶シリコン膜、ＷＳｉ2 （タングステンシリサイド）膜および窒化シリコン膜９をＣＶＤ法で順次堆積した後、フォトレジスト膜をマスクにしたエッチングでこれらの膜をパターニングして形成する。その後、半導体基板１にＰ（リン）をイオン打ち込みして、メモリセル選択用ＭＩＳＦＥＴＱｓ、Ｑｒのｎ型半導体領域７’（ソース、ドレイン）を形成する。
【０１１４】
次に、図４０に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜９ａを堆積した後、図４１に示すように、救済セル領域の表面をフォトレジスト膜４１で覆い、通常セル領域の窒化シリコン膜９ａを異方性エッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極６（ワード線ＷＬ）の側壁に膜厚３０nm程度のサイドウォールスペーサ１０ａを形成する。
【０１１５】
次に、図４２に示すように、半導体基板１上にＣＶＤ法で膜厚３０nm程度の窒化シリコン膜９ｂを堆積した後、図４３に示すように、窒化シリコン膜９ｂおよび救済セル領域の窒化シリコン膜９ａを異方性エッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｒのゲート電極６（ワード線ＷＬ）の側壁に膜厚７０nm程度のサイドウォールスペーサ１０ｂを形成する。このとき、通常セルのゲート電極６（ワード線ＷＬ）の側壁に形成されたサイドウォールスペーサ１０ａは、膜厚が５０nm程度になる。すなわち、救済セル領域のサイドウォールスペーサ１０ｂは、通常セル領域のサイドウォールスペーサ１０ａよりも厚くなる。
【０１１６】
次に、図４４に示すように、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜１１をエッチングしてコンタクトホール１３を形成した後、酸化シリコン膜１１の上部に堆積した導電膜、例えばＰ（リン）をドープした多結晶シリコン膜とＷＳｉ2 （タングステンシリサイド）膜をパターニングしてビット線ＢＬを形成する。
【０１１７】
次に、図４５に示すように、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜１２およびその下部の酸化シリコン膜１１をエッチングしてコンタクトホール１４を形成した後、コンタクトホー１４を通じて半導体基板１にＰ（リン）をイオン打ち込みすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓ、Ｑｒのそれぞれのｎ型半導体領域７’（ソース、ドレイン）の下部に電界緩和用のｎ型半導体層（電界緩和層）８を形成する。
【０１１８】
その後、図４６に示すように、コンタクトホール１４の内部に多結晶シリコンのプラグ１５を形成し、次いで半導体基板１を熱処理してこの多結晶シリコン膜中のｎ型不純物（例えばＰ（リン））をｎ型半導体領域７’中に拡散して高不純物濃度のｎ型半導体領域７（ソース、ドレイン）を形成した後、プラグ１５の上部に情報蓄積用容量素子Ｃを形成する。
【０１１９】
本実施の形態によれば、救済セルのゲート電極６の側壁のサイドウォールスペーサ１０ｂを、通常セルのゲート電極６の側壁のサイドウォールスペーサ１０ａよりも厚い膜厚で形成することにより、コンタクトホール１４内のプラグ１５からの不純物拡散によって形成される高不純物濃度のｎ型半導体領域７とメモリセル選択用ＭＩＳＦＥＴＱｒのゲート電極６（ワード線ＷＬ）との離間距離を大きくできる分、ゲート電極６の端部の接合電界を緩和できるので、救済セルの情報保持時間を長くすることができる。
【０１２０】
また、本実施の形態によれば、救済セルのメモリセル選択用ＭＩＳＦＥＴＱｒのゲート酸化膜５ａを通常セルのメモリセル選択用ＭＩＳＦＥＴＱｓのゲート酸化膜５ｂよりも厚くすることにより、しきい値電圧（Ｖth）の制御に必要な不純物層（チャネル領域）のｐ型不純物濃度を低減することができるので、ゲート電極６の端部の接合電界を緩和することができ、これにより、救済セルの情報保持時間を長くすることができる。
【０１２１】
本実施の形態では、救済セルのゲート電極６の側壁に形成したサイドウォールスペーサの膜厚を大きくすると同時にゲート酸化膜の膜厚を大きくしたが、いずれか一方のみによっても、救済セルの情報保持時間を長くするという効果は得られる。
【０１２２】
なお、半導体基板１をエッチングして形成した溝３０ａの内部に酸化シリコン膜３１を埋め込む本実施の形態の素子分離構造は、前記実施の形態１〜５のＤＲＡＭにも適用することができる。
【０１２３】
（実施の形態７）
図４７は、本実施の形態のＤＲＡＭの一部（通常のメモリセルが形成された領域と救済セルが形成された領域）を示す回路図である。
【０１２４】
図示のように、本実施の形態のＤＲＡＭは、救済に用いる冗長ビット線５１一本あたりに接続される救済セルの数を、通常のビット線５３一本あたりに接続される通常セルの数よりも少なくする。図中の符号５５はワード線（ＷＬ）、６１はセンスアンプである。
【０１２５】
本実施の形態によれば、ビット線容量に起因する信号電圧低下を防止できる分、救済セルの情報保持時間を長くすることができる。これにより、救済セルの最短の情報保持時間を２００msec程度まで長くすることができた。また、前記規格での製品不良率を２％程度にまで低減することができた。なお、通常のビット線５３に接続される通常セルの数を１とした場合に、冗長ビット線５１一本に接続される救済セルの数を１／２や１／４といった割合に設定すると情報処理上都合がよい。
【０１２６】
また、本実施の形態によれば、図４８に示すような回路で構成されるセンスアンプ６１のｐチャネルセンスアンプ６１０とｎチャネルセンスアンプ６１１を図４９に示すように配置することができる。これにより、救済セル領域のセンスアンプ６１のレイアウトピッチを通常セル領域の２分の１になるので、センスアンプ６１が微細化の妨げになることはない。
【０１２７】
（実施の形態８）
図５０に示すように、本実施の形態のＤＲＡＭにおいて、救済に用いるセンスアンプ６１には、注目ビット（例えばセル６２）の情報の信号線である第１のビット線６３とこの注目ビットの反対情報の信号線である第２のビット線６４とが接続され、所定のワード線によって選択される２つのセルの一方（例えばセル６２）が第１のビット線６３に接続され、もう一方のセル（例えばセル６５）が第２のビット線６４に接続されている。すなわち、救済セルは、１つの情報を２つのセル（例えばセル６２とセル６５）で保持するように構成されている。
【０１２８】
上記構成の具体例を図５１に示す。この例では、救済に用いるセンスアンプ６１に、注目ビット（例えばセル６２）の情報の信号線である第１のビット線６３とこの注目ビットの反対情報の信号線である第２のビット線６４とが接続され、同時に選択される２本のワード線の一方は第１のビット線６３に接続されたセル（例えばセル６２）を選択し、他方は第２のビット線６４に接続されたセル（例えばセル６５）を選択する。
【０１２９】
上記構成のもう一つの具体例を図５２に示す。この例では、救済に用いるセンスアンプ６１に４本のビット線（例えばビット線６３、６４、７３、７４）が接続されている。４本のビット線のうち、２本のビット線（例えばビット線６３、７３）は注目ビット（例えばセル６２）の情報の信号線であり、残り２本のビット線（例えばビット線６４、７４）は注目ビットの反対情報の信号線である。そして、同時に選択される２本のワード線の一方（例えばワード線６６）は、注目ビットの情報の信号線である２本のビット線のいずれか（例えばビット線６３）に接続されたセル（例えばセル６２）を選択し、他方（例えばワード線６７）は注目ビットの反対情報の信号線である２本のビット線のいずれか（例えばビット線７４）に接続されたセル（例えばセル６５）を選択する。
【０１３０】
上記の例では、次のような効果が得られる。まず、注目ビット（例えばセル６２）の情報が“１”情報（プレート電極に対して蓄積電極が正に帯電した状態）の場合、接合逆バイアスが大きいために大きな接合リーク電流とキャパシタリーク電流とによって情報が破壊され、情報保持時間が短くなる。一方、注目ビットと同時に“０”情報（プレート電極に対して蓄積電極が負に帯電した状態）が書き込まれている注目ビット（例えばセル６２）と逆相ビット（例えばセル６５）では、キャパシタリーク電流によって情報が破壊されることになるが、接合リーク電流によって情報（電荷）が補充されるため、接合リーク電流よりキャパシタリーク電流の方が大きくならない限り情報は破壊されない。すなわち、１つの情報を２つの救済セル（例えばセル６２とセル６５）で保持する本実施の形態によれば、救済セルの不良率を通常セルの半分に低減することができる。
【０１３１】
上記の例では、“１”情報での接合リーク電流は１０fA／ビットであり、１０ppm 程度の確率で不良を引き起こす接合リーク電流は５００fA／ビットである。また、“１”情報でのキャパシタリーク電流は0.１fA／ビットである。そのため、“１”情報は不良接合リークの有無に係わらず殆ど接合リーク電流によって破壊される。一方、“０”情報でのキャパシタリーク電流は0.１fA／ビットであり、接合リーク電流は５fA／ビットである。従って、注目ビット（セル６２）が“１”情報の場合に接合リークによって情報が破壊され、ビット線６３の電位を増幅できないとしても、注目ビット（セル６５）と逆相の“０”情報が破壊されることはなく、ビット線６４、７４の電位を“０”情報まで増幅することができる。従って、ビット線６３、７３はビット線６４、７４と逆の“１”情報の電位になる。すなわち、注目ビット（セル６２）の“１”情報が結果的に“１”情報に増幅されるため、情報は破壊されないということになる。しかし、“０”情報の場合でも約１ppm の確率でキャパシタリーク電流が接合リーク電流より大きくなることがあるため、“０”情報が全く破壊されないということはない。
【０１３２】
上記の例では１０ppm 程度の確率で生じる“１”情報の不良を“０”情報で補い、約１ppm の確率で生じる“０”情報の不良を“１”情報で補うため、両方の不良が同時に起こらない限り情報破壊には至らない。両方の不良が同時に起こる確率は１×１０-10 程度であり、３００ビットの不良を３００キロビットで救済したとしても、救済後の製品不良率は１×１０-4（0.０１％）程度である。
【０１３３】
なお、救済セルの寸法は通常セルと同じにした。このとき、チップ面積の増加率は0.１％程度であった。また、リフレッシュ時間の規格を５００msecにして１００００ビットの不良を救済したとしても、救済後の製品不良率は１％程度であると予想される。今後、集積度を増す毎に救済ビットの数が多くなるという問題は、本実施の形態によってほぼ完全に解決できるといえる。
【０１３４】
図５３は、通常セルの蓄積ノード部の不純物濃度プロファイルを示すグラフ、図５４は、救済セルの蓄積ノード部の不純物濃度プロファイルを示すグラフである。ここでは、救済セルの電界緩和層の深さを通常セルのそれよりも1.５倍深くした場合について示している。
【０１３５】
図５４に示すように、リン（Ｐ）のイオン打ち込みによって形成した電界緩和層を通常セルよりも深く、かつ低濃度にした救済セルでは、リン濃度分布が緩やかになり、接合位置でのｎ型キャリヤ分布およびｐ型キャリア分布の傾斜が緩やかになる。従って、同じ逆方向電圧では空乏層の広がりが1.５倍程度まで大きくなり、その結果、電界が３０％程度小さくなる。電界低減効果としては、キャリヤ分布の傾斜が緩やかになった分で１０％程度、空乏層が広がった分で２０％程度である。
【０１３６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３７】
例えば前記実施の形態１〜８の構成を適宜組み合わせた実施の形態も本発明に含まれることはもちろんである。
【０１３８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１３９】
本発明によれば、チップ面積の大幅な増大を招かずに、またプロセスの複雑化を招かずに、ＤＲＡＭの救済セルのリフレッシュ時間を長くすることができるので、救済後の製品不良率を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＤＲＡＭのブロック図である。
【図２】本発明の実施の形態１であるＤＲＡＭの欠陥救済方法の説明図である。
【図３】本発明の実施の形態１であるＤＲＡＭを示す平面図である。
【図４】図３のＡ−Ａ’線に沿った断面図である。
【図５】図３のＢ−Ｂ’線に沿った断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方法を示す平面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方法を示す平面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１１】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１２】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１４】本発明の実施の形態１であるＤＲＡＭの製造方法を示す平面図である。
【図１５】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１７】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１８】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図１９】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図２０】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図２１】本発明の実施の形態１であるＤＲＡＭの製造方法を示す平面図である。
【図２２】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図２３】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図２４】本発明の実施の形態１であるＤＲＡＭの製造方法を示す断面図である。
【図２５】本発明の実施の形態２であるＤＲＡＭの断面図である。
【図２６】本発明の実施の形態２であるＤＲＡＭの効果を説明するグラフである。
【図２７】本発明の実施の形態３であるＤＲＡＭの素子分離パターンを示す平面図である。
【図２８】本発明の実施の形態４であるＤＲＡＭを示す平面図である。
【図２９】図２８のＡ−Ａ’線に沿った断面図である。
【図３０】本発明の実施の形態４であるＤＲＡＭの一製造工程を示す断面図である。
【図３１】本発明の実施の形態４であるＤＲＡＭを示す平面図である。
【図３２】本発明の実施の形態５であるＤＲＡＭを示す平面図である。
【図３３】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図３４】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図３５】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図３６】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図３７】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図３８】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図３９】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４０】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４１】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４２】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４３】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４４】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４５】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４６】本発明の実施の形態６であるＤＲＡＭの製造方法を示す断面図である。
【図４７】本発明の実施の形態７であるＤＲＡＭの回路図である。
【図４８】本発明の実施の形態７であるＤＲＡＭのセンスアンプの回路図である。
【図４９】本発明の実施の形態７であるＤＲＡＭの回路図である。
【図５０】本発明の実施の形態８であるＤＲＡＭの回路図である。
【図５１】本発明の実施の形態８であるＤＲＡＭの回路図である。
【図５２】本発明の実施の形態８であるＤＲＡＭの回路図である。
【図５３】通常セルの蓄積ノード部の不純物濃度プロファイルを示すグラフである。
【図５４】救済セルの蓄積ノード部の不純物濃度プロファイルを示すグラフである。
【符号の説明】
１ 半導体基板
１Ａ 半導体チップ
２ ｐ型ウエル
３ フィールド酸化膜
４ ｐ型半導体層（基板濃度調整層）
５ ゲート酸化膜
５ａ、５ｂ ゲート酸化膜
６ ゲート電極
７ ｎ型半導体領域（ソース、ドレイン）
７’ ｎ型半導体領域（ソース、ドレイン）
８ ｎ型半導体層（電界緩和層）
８ｒ ｎ型半導体層（電界緩和層）
９ 窒化シリコン膜
９ａ、９ｂ 窒化シリコン膜
１０ サイドウォールスペーサ
１０ａ、１０ｂ サイドウォールスペーサ
１１ 酸化シリコン膜
１２ 酸化シリコン膜
１３ コンタクトホール
１４ コンタクトホール
１５ プラグ
１６ 酸化シリコン膜
１７ スルーホール
１８ 酸化シリコン膜
２０ 下部電極（蓄積電極）
２０ｒ 下部電極（蓄積電極）
２１ 容量絶縁膜
２２ 上部電極（プレート電極）
２３ スルーホール
２４ プラグ
２５ 酸化シリコン膜
２６Ａ、２６Ｂ メタル配線
３０ 素子分離溝
３０ａ 溝
３１ 酸化シリコン膜
４０ フォトレジスト膜
４１ フォトレジスト膜
５１ 冗長ビット線
５３ ビット線
６１ センスアンプ
６２ セル
６３ ビット線
６４ ビット線
６５ セル
６６ ワード線
６７ ワード線
７３ ビット線
７４ ビット線
８０ Ｘ系回路
８１ ＲＡＳ系制御信号回路
８２ ＷＥ系制御信号回路
８３ 基準電圧発生回路
８４ Ｙ系回路
８５ ＣＡＳ系制御信号回路
８６ テスト回路
８７ 内部降圧回路
８８ メインアンプ
８９ 昇圧電圧発生回路
９０ 内部降圧回路
９１ 基板電圧発生回路
９２ データ出力バッファ回路
９３ データ入力バッファ回路
６１０ ｐチャネルセンスアンプ
６１１ ｎチャネルセンスアンプ
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｌ 活性領域
ＭＡＲＹ メモリアレイ
Ｐａ〜Ｐｃ パッドエリア
Ｑｒ メモリセル選択用ＭＩＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＬ ワード線
Ｘ−ＤＥＣ Ｘデコーダ
ＹＳ Ｙ選択回路
Claims (1)
- メモリアレイに複数のメモリセルと複数の救済セルとが形成されたＤＲＡＭを有する半導体集積回路装置であって、前記救済セルが形成された活性領域の幅を、前記メモリセルが形成された活性領域の幅よりも大きくし、前記メモリセルと前記救済セルのそれぞれは、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とからなり、前記救済セルにおけるメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と前記情報蓄積用容量素子の下部電極とを接続するスルーホールは、第１方向の径とこれに直交する第２方向の径が異なることを特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25910597A JP3914618B2 (ja) | 1997-09-24 | 1997-09-24 | 半導体集積回路装置 |
| TW087114729A TW441092B (en) | 1997-09-24 | 1998-09-04 | Semiconductor integrated circuit apparatus and fabricating method of the same |
| KR1019980039153A KR19990030010A (ko) | 1997-09-24 | 1998-09-22 | 반도체집적회로장치 및 그 제조방법 |
| US09/159,754 US6291847B1 (en) | 1997-09-24 | 1998-09-24 | Semiconductor integrated circuit device and process for manufacturing the same |
| US09/922,673 US6573546B2 (en) | 1997-09-24 | 2001-08-07 | Semiconductor integrated circuit device and process for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25910597A JP3914618B2 (ja) | 1997-09-24 | 1997-09-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197648A JPH1197648A (ja) | 1999-04-09 |
| JP3914618B2 true JP3914618B2 (ja) | 2007-05-16 |
Family
ID=17329401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25910597A Expired - Fee Related JP3914618B2 (ja) | 1997-09-24 | 1997-09-24 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6291847B1 (ja) |
| JP (1) | JP3914618B2 (ja) |
| KR (1) | KR19990030010A (ja) |
| TW (1) | TW441092B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3292235B2 (ja) | 1997-12-03 | 2002-06-17 | 日本電気株式会社 | 半導体装置 |
| CN1184682C (zh) | 1999-03-03 | 2005-01-12 | 株式会社日立制作所 | 半导体集成电路器件及其制造方法 |
| JP2001036033A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001102550A (ja) * | 1999-09-02 | 2001-04-13 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体メモリ装置及びその製造方法 |
| JP2001196558A (ja) | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | 半導体装置の製造方法およびその半導体装置 |
| JP2001196559A (ja) | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2001196560A (ja) | 2000-01-14 | 2001-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2001196561A (ja) * | 2000-01-14 | 2001-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2001338990A (ja) * | 2000-05-26 | 2001-12-07 | Fujitsu Ltd | 半導体装置 |
| US6465320B1 (en) * | 2000-06-16 | 2002-10-15 | Motorola, Inc. | Electronic component and method of manufacturing |
| US6531357B2 (en) | 2000-08-17 | 2003-03-11 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| JP2002184957A (ja) * | 2000-12-13 | 2002-06-28 | Sony Corp | 半導体装置およびその製造方法 |
| JP4575616B2 (ja) * | 2001-04-26 | 2010-11-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR100408411B1 (ko) * | 2001-06-01 | 2003-12-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US6995412B2 (en) * | 2002-04-12 | 2006-02-07 | International Business Machines Corporation | Integrated circuit with capacitors having a fin structure |
| JP2005203615A (ja) * | 2004-01-16 | 2005-07-28 | Sony Corp | 半導体記憶装置、半導体装置およびそれらの製造方法 |
| KR100676200B1 (ko) * | 2004-12-14 | 2007-01-30 | 삼성전자주식회사 | 노이즈에 둔감한 플레이트 전압을 갖는 메모리 셀 어레이,메모리 장치 및 플레이트 전압 공급 방법 |
| JP4446179B2 (ja) * | 2005-02-02 | 2010-04-07 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2007134577A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体装置 |
| JP2009141218A (ja) * | 2007-12-07 | 2009-06-25 | Toshiba Corp | 半導体装置 |
| US9553050B2 (en) * | 2014-08-26 | 2017-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR20210121848A (ko) * | 2020-03-31 | 2021-10-08 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US20240179892A1 (en) * | 2022-11-29 | 2024-05-30 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01213900A (ja) | 1988-02-22 | 1989-08-28 | Nec Corp | 冗長回路付半導体記憶装置 |
| JP2774361B2 (ja) | 1990-07-09 | 1998-07-09 | 富士通株式会社 | 半導体集積回路 |
| US5157634A (en) | 1990-10-23 | 1992-10-20 | International Business Machines Corporation | Dram having extended refresh time |
| JP3533227B2 (ja) * | 1992-09-10 | 2004-05-31 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH07244997A (ja) | 1994-03-02 | 1995-09-19 | Hitachi Ltd | 半導体記憶装置 |
| KR0135803B1 (ko) * | 1994-05-13 | 1998-04-24 | 김광호 | 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법 |
-
1997
- 1997-09-24 JP JP25910597A patent/JP3914618B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-04 TW TW087114729A patent/TW441092B/zh not_active IP Right Cessation
- 1998-09-22 KR KR1019980039153A patent/KR19990030010A/ko not_active Application Discontinuation
- 1998-09-24 US US09/159,754 patent/US6291847B1/en not_active Expired - Lifetime
-
2001
- 2001-08-07 US US09/922,673 patent/US6573546B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1197648A (ja) | 1999-04-09 |
| TW441092B (en) | 2001-06-16 |
| US6573546B2 (en) | 2003-06-03 |
| US20020000595A1 (en) | 2002-01-03 |
| US6291847B1 (en) | 2001-09-18 |
| KR19990030010A (ko) | 1999-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040311 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060502 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060703 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061108 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070117 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070205 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 6 |
|
| SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 6 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 6 |
|
| SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140209 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S803 | Written request for registration of cancellation of provisional registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316803 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |