JP2007134577A - 半導体装置 - Google Patents

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Abstract

【課題】チャネル領域に作用するストレスがゲート電極のレイアウトに依存するのを抑制する。
【解決手段】半導体装置は、基板１１と、基板１１に設けられた半導体領域１３と、半導体領域１３に設けられ、かつ、第１の方向に延在しかつ半導体領域１３上にゲート絶縁膜を介して設けられたゲート電極をそれぞれが有する複数のＭＩＳトランジスタを含むトランジスタ群と、トランジスタ群上に設けられた絶縁膜２４と、第１の方向に延在しかつ絶縁膜２４を分断するように、半導体領域１３上でトランジスタ群の両側に設けられた第１及び第２のコンタクト層Ｃ１，Ｃ２とを具備する。
【選択図】 図１

Description

本発明は、半導体装置に係り、特にＭＩＳトランジスタのチャネル領域にストレスを作用させる絶縁膜を備えた半導体装置に関する。
例えばＳｉから構成された素子領域、この素子領域を他の素子等と電気的に分離しかつ絶縁体から構成された素子分離領域、及び上記素子領域に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）等を含む半導体装置は、例えば、ストレスが異なる複数の材料により構成される。このような材料間のストレスの相違に起因して、ＭＩＳＦＥＴのゲート電極直下のチャネル領域には、ストレスが生じる。
一般に、ｎ型ＭＩＳＦＥＴでは、チャネル領域に圧縮ストレスが作用すると、キャリアとしての電子の移動度（mobility）が低下することが知られている。また、ｐ型ＭＩＳＦＥＴでは、チャネル領域に引っ張りストレスが作用すると、キャリアとしての正孔の移動度が低下することが知られている。
このため、ｎ型ＭＩＳＦＥＴ上にチャネル領域に対して引っ張りストレスを作用させるストレス膜を設けることで、ｎ型ＭＩＳＦＥＴのチャネル領域に引っ張りストレスを作用させる。これにより、ｎ型ＭＩＳＦＥＴのキャリアとしての電子の移動度が向上し、ひいては電流駆動能力が向上する。また、ｐ型ＭＩＳＦＥＴ上にチャネル領域に対して圧縮ストレスを作用させるストレス膜を設けることで、ｐ型ＭＩＳＦＥＴのチャネル領域に圧縮ストレスを作用させる。これにより、ｐ型ＭＩＳＦＥＴのキャリアとしての正孔の移動度が向上し、ひいては電流駆動能力が向上する。
ところで、ストレス膜を適用した場合、チャネル領域へ作用するストレスは、ゲート電極上に配置されるストレス膜だけでなくゲート電極の両側面やソース領域及びドレイン領域上に配置されたストレス膜からも影響を受ける。このため、複数のＭＩＳＦＥＴが形成される場合、チャネル領域に作用するストレスは、周囲のゲート電極のレイアウトに強く影響される。
ＭＩＳＦＥＴの性能は、ストレスに対する依存性が大きい。よって、複数のＭＩＳＦＥＴのチャネル領域に作用するストレスが大きく異なると、ＭＩＳＦＥＴごとの特性差が大きくなってしまう。これは、半導体装置の動作、性能或いは消費電力等の観点から望ましくない。
また、この種の関連技術として、ＭＩＳＦＥＴのキャリアの移動度を向上させる技術が開示されている（特許文献１参照）。
特開２００３−６００７６号公報
本発明は、ＭＩＳＦＥＴのチャネル領域に作用するストレスがＭＩＳＦＥＴのゲート電極のレイアウトに依存するのを抑制することが可能な半導体装置を提供する。
本発明の一視点に係る半導体装置は、基板と、前記基板に設けられた半導体領域と、前記半導体領域に設けられ、かつ、第１の方向に延在しかつ前記半導体領域上にゲート絶縁膜を介して設けられたゲート電極をそれぞれが有する複数のＭＩＳ（Metal Insulator Semiconductor）トランジスタを含むトランジスタ群と、前記トランジスタ群上に設けられた絶縁膜と、前記第１の方向に延在しかつ前記絶縁膜を分断するように、前記半導体領域上で前記トランジスタ群の両側に設けられた第１及び第２のコンタクト層とを具備する。
本発明によれば、ＭＩＳＦＥＴのチャネル領域に作用するストレスがＭＩＳＦＥＴのゲート電極のレイアウトに依存するのを抑制することが可能な半導体装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の平面図である。図２は、図１に示したＩＩ−ＩＩに沿った断面図である。図３は、図１に示したＩＩＩ−ＩＩＩに沿った断面図である。図４は、図１に示したＩＶ−ＩＶに沿った断面図である。なお、図１には、ＭＩＳＦＥＴのゲート電極のみ示している。また、実際には、ゲート電極及びウェル上にはストレス膜等の絶縁膜が設けられているが、図１ではゲート電極及びウェルの構成が明確になるようにこれらを実線で示している。
例えばｐ型半導体基板１１（例えば、Ｓｉからなる）内には、トランジスタ等の半導体素子が形成される複数の素子領域を電気的に分離するために、素子分離領域１２が設けられている。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。すなわち、リソグラフィ法及びＲＩＥ法を用いて半導体基板１１に溝を形成し、この溝にＳｉＯ２等からなる絶縁体を埋め込むことにより、半導体基板１１内にＳＴＩ１２が形成される。
半導体基板１１の任意の素子領域には、低濃度のｐ型不純物（ホウ素（Ｂ）等）を導入することにより形成されたｐ型ウェル１３が設けられている。また、半導体基板１１の任意の素子領域には、低濃度のｎ型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入することにより形成されたｎ型ウェル１４が設けられている。本実施形態では、図１に示すように、ｐ型ウェル１３とｎ型ウェル１４とは、ＳＴＩ１２を介してＹ方向に隣接して配置されている。
ｐ型ウェル１３には、３つのｎ型ＭＩＳＦＥＴｎＴ１，ｎＴ２，ｎＴ３が設けられている。具体的には、ｐ型ウェル１３上には、それぞれがＹ方向に延在するように、ゲート絶縁膜１８を介して３つのゲート電極１５ａ，１６ａ，１７ａが設けられている。ゲート電極１５ａ，１６ａ，１７ａは、ｐ型ウェル１３のＹ方向両端まで設けられている。ゲート電極としては、例えばポリシリコンが用いられる。
ゲート電極１５ａ上には、シリサイド層１９が設けられている。このシリサイド層１９は、ゲート電極１５ａと、このゲート電極１５ａに電気的に接続されるコンタクト層とのコンタクト抵抗を低減するために設けられている。ゲート電極１５ａの両側面には、ゲート側壁絶縁膜２０（例えば、ＳｉＯ２からなる）が設けられている。ゲート電極１５ａの両側でｐ型ウェル１３内には、ｎ＋型拡散領域からなるソース／ドレイン領域２１ａ，２１ｂ（それぞれＬＤＤ（Lightly Doped Drain）領域を含む）が設けられている。ソース／ドレイン領域２１ａ，２１ｂは、ｐ型ウェル１３内でＹ方向両端付近まで設けられている。
ソース／ドレイン領域には、それぞれシリサイド層２３が設けられている。シリサイド層２３は、拡散領域とコンタクト層とのコンタクト抵抗を低減するために設けられている。シリサイド層としては、例えばＴｉシリサイドが用いられる。
このようにして、ゲート電極１５ａを含むｎ型ＭＩＳＦＥＴｎＴ１が構成されている。ｎ型ＭＩＳＦＥＴｎＴ２，ｎＴ３の構成についても同様である。なお、隣接する２つのｎ型ＭＩＳＦＥＴのソース／ドレイン領域は共有されている。すなわち、ｎ型ＭＩＳＦＥＴｎＴ２は、ゲート電極１６ａ及びソース／ドレイン領域２１ｂ，２１ｃから構成されている。ｎ型ＭＩＳＦＥＴｎＴ３は、ゲート電極１７ａ及びソース／ドレイン領域２１ｃ，２１ｄから構成されている。
ｎ型ウェル１４には、３つのｐ型ＭＩＳＦＥＴｐＴ１，ｐＴ２，ｐＴ３が設けられている。具体的には、ｎ型ウェル１４上には、それぞれがＹ方向に延在するように、ゲート絶縁膜１８を介して３つのゲート電極１５ｂ，１６ｂ，１７ｂが設けられている。ゲート電極１５ｂ，１６ｂ，１７ｂは、ｎ型ウェル１４のＹ方向両端まで設けられている。
ゲート電極１５ｂ上には、シリサイド層１９が設けられている。ゲート電極１５ｂの両側面には、ゲート側壁絶縁膜２０が設けられている。ゲート電極１５ｂの両側でｎ型ウェル１４内には、ｐ＋型拡散領域からなるソース／ドレイン領域２２ａ，２２ｂ（それぞれＬＤＤ領域を含む）が設けられている。ソース／ドレイン領域２２ａ，２２ｂは、ｎ型ウェル１４内でＹ方向両端付近まで設けられている。
このようにして、ゲート電極１５ｂを含むｐ型ＭＩＳＦＥＴｐＴ１が構成されている。ｐ型ＭＩＳＦＥＴｐＴ２，ｐＴ３の構成についても同様である。なお、隣接する２つのｐ型ＭＩＳＦＥＴのソース／ドレイン領域は共有されている。すなわち、ｐ型ＭＩＳＦＥＴｐＴ２は、ゲート電極１６ｂ及びソース／ドレイン領域２２ｂ，２２ｃから構成されている。ｐ型ＭＩＳＦＥＴｐＴ３は、ゲート電極１７ｂ及びソース／ドレイン領域２２ｃ，２２ｄから構成されている。
ゲート電極１５ａとゲート電極１５ｂとは、導電層１５ｃを介して接続されている。ゲート電極１６ａとゲート電極１６ｂとは、導電層１６ｃを介して接続されている。ゲート電極１７ａとゲート電極１７ｂとは、導電層１７ｃを介して接続されている。導電層１５ｃ，１６ｃ，１７ｃは、ゲート電極と同じ材料により構成される。導電層１５ｃ、１６ｃ及び１７ｃにはそれぞれ、コンタクト層Ｃが接続されている。すなわち、導電層１５ｃ，１６ｃ，１７ｃは、コンタクト層Ｃを形成する際の合わせずれに対する余裕のために設けられている。ゲート電極には、このコンタクト層Ｃを介して電位が供給される。
ｐ型ウェル１３上には、ｎ型ＭＩＳＦＥＴを覆うように、チャネル領域に対して引っ張りストレス（tensile stress）を作用させるストレス膜２４が設けられている。
ストレス膜２４としては、例えばＳｉＮが用いられる。ストレス膜２４の形成方法としては、先ず、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法を用いてＳｉＮを堆積する。その後、ＳｉＮ中の水素を脱離する処理を加えることで堆積収縮を起こさせる。このようにして形成されたＳｉＮ膜は、チャネル領域に対して引っ張りストレスを作用させる。ストレス膜２４としては上記ストレス膜に限定されず、例えば引っ張りの真性応力（或いは、残留応力）を有する材料を用いてもよい。また、ストレス膜２４の材料としては、ＳｉＮに限定されない。
ｎ型ＭＩＳＦＥＴ上に形成されたストレス膜２４は、ゲート電極１５ａの直下のチャネル領域に引っ張りストレスを作用させることができる。そして、ゲート電極１５ａの直下のチャネル領域に引っ張りストレスを作用させると、ｎ型ＭＩＳＦＥＴのキャリア（電子）の移動度が向上する。これにより、ｎ型ＭＩＳＦＥＴの電流駆動能力を向上させることができる。
ｎ型ウェル１４上には、ｐ型ＭＩＳＦＥＴを覆うように、チャネル領域に対して圧縮ストレス（compressive stress）を作用させるストレス膜２５が設けられている。
ストレス膜２５としては、例えばＳｉＮが用いられる。ストレス膜２５の形成方法としては、ＰＥＣＶＤ法を用いて高密度にＳｉＮを堆積する。このようにして形成されたＳｉＮ膜は、チャネル領域に対して圧縮ストレスを作用させる。ストレス膜２５としては上記ストレス膜に限定されず、例えば圧縮の真性応力を有する材料を用いてもよい。また、ストレス膜２５の材料としては、ＳｉＮに限定されない。
ｐ型ＭＩＳＦＥＴ上に形成されたストレス膜２５は、ゲート電極１５ｂの直下のチャネル領域に圧縮ストレスを作用させることができる。そして、ゲート電極１５ｂの直下のチャネル領域に圧縮ストレスを作用させると、ｐ型ＭＩＳＦＥＴのキャリア（正孔）の移動度が向上する。これにより、ｐ型ＭＩＳＦＥＴの電流駆動能力を向上させることができる。
ところで、ｎ型ＭＩＳＦＥＴのソース／ドレイン領域上には、Ｙ方向に延在するようにコンタクト層Ｃ１，Ｃ２，Ｃ３が設けられている。コンタクト層としては、例えばＷが用いられる。コンタクト層Ｃ１，Ｃ２，Ｃ３のＹ方向の長さは、ｎ型ＭＩＳＦＥＴのチャネル幅以上であることが望ましい。
本実施形態では、コンタクト層Ｃ１，Ｃ２，Ｃ３は、ｐ型ウェル１３のＹ方向の両端付近まで延在するように設けられている。換言すると、コンタクト層Ｃ１，Ｃ２，Ｃ３は、ｎ型ＭＩＳＦＥＴのソース／ドレイン領域のＹ方向の両端付近まで延在するように設けられている。
なお、コンタクト層Ｃ１，Ｃ２，Ｃ３は、ｎ型ＭＩＳＦＥＴのソース／ドレイン領域のＹ方向の両端まで延在していることが望ましい。しかし、実際には、ソース／ドレイン領域の形成工程やコンタクト層の合わせずれ等の余裕を考慮する必要があるため、コンタクト層Ｃ１，Ｃ２，Ｃ３は、ｎ型ＭＩＳＦＥＴのソース／ドレイン領域のＹ方向の両端付近まで延在するように形成される。図１には、コンタクト層Ｃ１，Ｃ２，Ｃ３がｐ型ウェル１３のＹ方向の両端付近（すなわち、ｐ型ウェル１３のＹ方向の端部とコンタクト層Ｃ１との間の距離として製造プロセス上の余裕を空けた場合）まで延在する場合を例に示している。
コンタクト層Ｃ１，Ｃ２，Ｃ３の幅は、特に制限されない。ゲート長と同じであってもよいし、ゲート長より大きくてもよい。コンタクト層Ｃ１，Ｃ２，Ｃ３の幅は、製造プロセスや製造コスト等を考慮して決定される。
コンタクト層Ｃ１，Ｃ２，Ｃ３の平面形状は、例えば矩形である。コンタクト層Ｃ１，Ｃ２，Ｃ３の高さは、少なくともストレス膜２４の上面より高く設定される。
コンタクト層Ｃ１は、ソース／ドレイン領域２１ａ上に設けられたストレス膜２４を分断している。コンタクト層Ｃ２は、ゲート電極１５ａとゲート電極１６ａとの間のソース／ドレイン領域２１ｂ上に設けられたストレス膜２４を分断している。コンタクト層Ｃ３は、ソース／ドレイン領域２１ｄ上に設けられたストレス膜２４を分断している。
ゲート電極１６ａとゲート電極１７ａとのピッチは、他のゲート電極間のピッチに比べて狭くなっている。このため、ゲート電極１６ａとゲート電極１７ａとの間のソース／ドレイン領域２１ｃ上には、ストレス膜２４を分断するためのコンタクト層は設けられていない。これは、ソース／ドレイン領域２１ｃ上に設けられたストレス膜２４からの引っ張りストレスは、他のソース／ドレイン領域に作用する引っ張りストレスとほぼ同じになるからである。
なお、ゲート電極間にコンタクト層を配置するか否かは、例えばその世代のデザインルールに基づいて決定される。このデザインルールは、製造プロセス（具体的には、露光装置の精度）に起因するゲート電極の最小加工寸法に基づいて決定される。よって、２つのゲート電極間のピッチが最小ピッチ（製造プロセスに起因する最小加工寸法で形成された２つのゲート電極間のピッチ）より大きい場合に、ゲート電極間にストレス膜を分断するためのコンタクト層を配置する。
また、これに限定されず、ゲート電極間のピッチが所定ピッチより大きい場合に、ゲート電極間にストレス膜を分断するためのコンタクト層を配置するようにしてもよい。この所定ピッチは、ゲート電極間のソース／ドレイン領域上に設けられたストレス膜によりチャネル領域に作用するストレスが、キャリアの移動度を向上させるために最適なストレスより大きいか否かにより決定される。そして、最適なストレスより大きくなる場合は、ゲート電極間にストレス膜を分断するためのコンタクト層を配置する。
このように、ｐ型ウェル１３に設けられたｎ型ＭＩＳＦＥＴｎＴ１，ｎＴ２，ｎＴ３のそれぞれでは、チャネル領域に作用する引っ張りストレスをほぼ均等にすることができる。これにより、各ｎ型ＭＩＳＦＥＴのキャリア（電子）の移動度をほぼ均等に向上させることができる。また、各ｎ型ＭＩＳＦＥＴの電流駆動能力をほぼ均等に向上させることができる。
また、ｐ型ＭＩＳＦＥＴのソース／ドレイン領域上には、Ｙ方向に延在するようにコンタクト層Ｃ４，Ｃ５，Ｃ６，Ｃ７が設けられている。コンタクト層Ｃ４，Ｃ５，Ｃ６，Ｃ７のＹ方向の長さは、ｐ型ＭＩＳＦＥＴのチャネル幅以上であることが望ましい。
本実施形態では、コンタクト層Ｃ４，Ｃ５，Ｃ６，Ｃ７は、ｎ型ウェル１４のＹ方向の両端付近まで延在するように設けられている。換言すると、コンタクト層Ｃ４，Ｃ５，Ｃ６，Ｃ７は、ｐ型ＭＩＳＦＥＴのソース／ドレイン領域のＹ方向の両端付近まで延在するように設けられている。すなわち、コンタクト層Ｃ４は、ｎ型ウェル１４のＹ方向の端部とコンタクト層Ｃ４との間の距離として製造プロセス上の余裕を空けて配置されている。また、コンタクト層Ｃ４，Ｃ５，Ｃ６，Ｃ７の高さは、少なくともストレス膜２５の上面より高く設定される。
ｎ型ウェル１４上に設けられたゲート電極１５ｂ，１６ｂ，１７ｂは、同じピッチを空けて配置されている。このため、コンタクト層Ｃ４，Ｃ５，Ｃ６，Ｃ７は、全てのソース／ドレイン領域上に設けられたストレス膜２５を分断するように設けられている。
すなわち、コンタクト層Ｃ４は、ソース／ドレイン領域２２ａ上に設けられたストレス膜２５を分断している。コンタクト層Ｃ５は、ゲート電極１５ｂとゲート電極１６ｂとの間のソース／ドレイン領域２２ｂ上に設けられたストレス膜２５を分断している。コンタクト層Ｃ６は、ゲート電極１６ｂとゲート電極１７ｂとの間のソース／ドレイン領域２２ｃ上に設けられたストレス膜２５を分断している。コンタクト層Ｃ７は、ソース／ドレイン領域２２ｄ上に設けられたストレス膜２５を分断している。
このように、ｎ型ウェル１４に設けられたｐ型ＭＩＳＦＥＴｐＴ１，ｐＴ２，ｐＴ３のそれぞれでは、チャネル領域に作用する圧縮ストレスをほぼ均等にすることができる。これにより、各ｐ型ＭＩＳＦＥＴのキャリア（正孔）の移動度をほぼ均等に向上させることができる。また、各ｐ型ＭＩＳＦＥＴの電流駆動能力をほぼ均等に向上させることができる。
また、ｐ型ＭＩＳＦＥＴでは、全てのゲート−コンタクト間の距離が最小ピッチに設定される。これにより、チャネル領域に作用する圧縮ストレスをより均等にすることができる。
以上詳述したように本実施形態によれば、ｎ型ＭＩＳＦＥＴのチャネル領域に引っ張りストレスを作用させることができるため、キャリア（電子）の移動度を向上させることができる。これにより、ｎ型ＭＩＳＦＥＴの電流駆動能力を向上させることができる。また、ｐ型ＭＩＳＦＥＴのチャネル領域に圧縮ストレスを作用させることができるため、キャリア（正孔）の移動度を向上させることができる。これにより、ｐ型ＭＩＳＦＥＴの電流駆動能力を向上させることができる。
また、ゲート電極のレイアウト（すなわち、ゲート電極間のピッチ）によりチャネル領域に作用するストレスが変化する。すなわち、ゲート電極間のピッチが大きい場合には、ゲート電極間に設けられたストレス膜も多くなる。一方、ゲート電極間のピッチが小さい場合には、ゲート電極間に設けられたストレス膜が少なくなる。このように、チャネル領域に作用するストレスは、ゲート電極のレイアウトに強く依存する。この結果、ＭＩＳＦＥＴの特性は、ゲート電極のレイアウトに強く依存する。
しかし、本実施形態では、チャネル領域に作用するストレスがほぼ均等になるように、ソース／ドレイン領域に接続されるコンタクト層を用いて、ストレス膜を選択的に分断している。これにより、各ＭＩＳＦＥＴのチャネル領域へのストレスをほぼ均等にすることができるため、ＭＩＳＦＥＴの特性がゲート電極のレイアウトに依存するのを低減させることができる。
また、ストレス膜を分断する層として、コンタクト層を利用している。よって、ストレス膜を分断するための新たな層が必要ないため、半導体装置のサイズが大きくなるのを防止することができる。
また、コンタクト層の面積を大きくしているため、コンタクト層の配線抵抗を低減することが可能である。
（第２の実施形態）
第２の実施形態は、ｐ型ウェル１３のＸ方向の両端に、ストレス膜２４を分断するコンタクト層を設けるようにして、ｐ型ウェル１３に形成された複数のｎ型ＭＩＳＦＥＴの特性をほぼ均等にしたものである。
図５は、本発明の第２の実施形態に係る半導体装置の平面図である。図６は、図５に示したＶＩ−ＶＩ線に沿った断面図である。なお、図５には、ＭＩＳＦＥＴのゲート電極のみ示している。
ｐ型ウェル１３には、３つのｎ型ＭＩＳＦＥＴｎＴ１，ｎＴ２，ｎＴ３が設けられている。ｎ型ＭＩＳＦＥＴｎＴ１，ｎＴ２，ｎＴ３にそれぞれ含まれるゲート電極１５ａ，１６ａ，１７ａは、それぞれがＹ方向に延在するように、ｐ型ウェル１３上にゲート絶縁膜１８を介して設けられている。また、ゲート電極１５ａ，１６ａ，１７ａは、製造プロセスに起因する最小ピッチを空けて配置されている。
ｐ型ウェル１３のＸ方向の両端には、ゲート電極１５ａ，１６ａ，１７ａを挟むようにコンタクト層Ｃ１，Ｃ２が設けられている。すなわち、コンタクト層Ｃ１は、ｐ型ウェル１３の一方の端に設けられたソース／ドレイン領域２１ａ上に設けられている。コンタクト層Ｃ２は、ｐ型ウェル１３の他方の端に設けられたソース／ドレイン領域２１ｄ上に設けられている。また、コンタクト層Ｃ１，Ｃ２の高さは、少なくともストレス膜２４の上面より高く設定される。
また、コンタクト層Ｃ１，Ｃ２はそれぞれ、Ｙ方向に延在するように設けられている。コンタクト層Ｃ１，Ｃ２のＹ方向の長さは、ｎ型ＭＩＳＦＥＴのチャネル幅以上であることが望ましい。
本実施形態では、コンタクト層Ｃ１，Ｃ２は、ｐ型ウェル１３のＹ方向の両端付近まで延在するように設けられている。換言すると、コンタクト層Ｃ１，Ｃ２は、ｎ型ＭＩＳＦＥＴのソース／ドレイン領域のＹ方向の両端付近まで延在するように設けられている。すなわち、コンタクト層Ｃ１は、ｐ型ウェル１３のＹ方向の端部とコンタクト層Ｃ１との間の距離として製造プロセス上の余裕を空けて配置されている。
コンタクト層Ｃ１は、ソース／ドレイン領域２１ａ上に設けられたストレス膜２４を分断している。コンタクト層Ｃ２は、ソース／ドレイン領域２１ｄ上に設けられたストレス膜２４を分断している。
このように構成された半導体装置において、ｐ型ウェル１３に設けられたｎ型ＭＩＳＦＥＴｎＴ１，ｎＴ２，ｎＴ３のそれぞれでは、チャネル領域に作用する引っ張りストレスをほぼ均等にすることができる。これにより、各ｎ型ＭＩＳＦＥＴのキャリア（電子）の移動度をほぼ均等に向上させることができる。また、各ｎ型ＭＩＳＦＥＴの電流駆動能力をほぼ均等に向上させることができる。
なお、ゲート電極１５ａ，１６ａ，１７ａのそれぞれの間のピッチが最小ピッチでない場合にも本実施形態を適用することが可能である。ｐ型ウェル１３内において、ストレス膜２４のストレスが大きく作用するのはＸ方向の両端である。これは、ｐ型ウェル１３内のＸ方向の両端では、ストレス膜を遮る素子等が無いからである。よって、ストレス膜２４を分断するためのコンタクト層として、ｐ型ウェル１３の両端に配置されたコンタクト層Ｃ１，Ｃ２のみを備えた場合でも、各ｎ型ＭＩＳＦＥＴのチャネル領域に作用するストレスの不均等を緩和することができる。
また、本実施形態は、ｎ型ウェル１４に設けられたｐ型ＭＩＳＦＥＴに適用することも可能であることは勿論である。
（第３の実施形態）
第３の実施形態は、任意のソース／ドレイン領域上に設けられたストレス膜２４を分断するコンタクト層を複数のコンタクト層で構成したものである。
図７は、本発明の第３の実施形態に係る半導体装置の平面図である。なお、図７には、ＭＩＳＦＥＴのゲート電極のみ示している。
ｐ型ウェル１３には、３つのｎ型ＭＩＳＦＥＴｎＴ１，ｎＴ２，ｎＴ３が設けられている。ｎ型ＭＩＳＦＥＴｎＴ１，ｎＴ２，ｎＴ３にそれぞれ含まれるゲート電極１５ａ，１６ａ，１７ａは、それぞれがＹ方向に延在するように、ｐ型ウェル１３上にゲート絶縁膜１８を介して設けられている。また、ゲート電極１５ａ，１６ａ，１７ａは、製造プロセスに起因する最小ピッチを空けて配置されている。
ｐ型ウェル１３の一方の端に設けられたソース／ドレイン領域２１ａ上には、２つのコンタクト層Ｃ１−１，Ｃ１−２が設けられている。すなわち、ソース／ドレイン領域２１ａ上に設けられたストレス膜２４を分断するためのコンタクト層として、複数のコンタクト層を用いている。コンタクト層Ｃ１−１，Ｃ１−２のそれぞれは、平面形状が例えば正方形である。ソース／ドレイン領域２１ａ上に配置されるコンタクト層の数は、２個に限らず、２個以上であってもよい。
また、コンタクト層Ｃ１−１とコンタクト層Ｃ１−２との距離は、小さいほどよい。なお、本実施形態では、コンタクト層Ｃ１−１とコンタクト層Ｃ１−２との距離は、製造プロセス上、コンタクト層Ｃ１−１の幅と同じに設定されている。また、Ｙ方向両端に設けられる２つのコンタクト層Ｃ１−１，Ｃ１−２は、ｐ型ウェル１３のＹ方向の両端付近に設けられている。
同様に、ｐ型ウェル１３の他方の端に設けられたソース／ドレイン領域２１ｄ上には、ストレス膜２４を分断するための２つのコンタクト層Ｃ２−１，Ｃ２−２が設けられている。コンタクト層Ｃ２−１，Ｃ２−２のそれぞれは、平面形状が例えば正方形である。コンタクト層Ｃ１−１，Ｃ１−２，Ｃ２−１，Ｃ２−２の高さは、少なくともストレス膜２４の上面より高く設定される。
このように構成された半導体装置においても、ｐ型ウェル１３に設けられた各ｎ型ＭＩＳＦＥＴのチャネル領域に作用する引っ張りストレスをほぼ均等にすることができる。その他の効果は、第２の実施形態と同じである。
また、本実施形態は、第１の実施形態に適用することも可能である。すなわち、Ｙ方向に延在した各コンタクト層を複数のコンタクト層部分で構成するようにしてもよい。
（第４の実施形態）
図８は、本発明の第４の実施形態に係る半導体装置の平面図である。図９は、図８に示したＩＸ−ＩＸ線に沿った断面図である。図１０は、図８に示したＸ−Ｘ線に沿った断面図である。図１１は、図８に示したＸＩ−ＸＩ線に沿った断面図である。
ｐ型半導体基板１１上には、Ｘ方向に延在するように凸状半導体層（以後、フィンと称す）３１が設けられている。フィン３１は、ｐ型半導体基板１１と同じ導電型であり、ｐ型半導体基板１１と同じ材料により構成される。半導体基板１１上には、フィン３１の下部を覆うように、素子分離領域（ＳＴＩ）３２が設けられている。
フィン３１の上面及び両側面上には、Ｙ方向に延在するように、４つのゲート電極３３ａ，３４ａ，３５ａ，３６ａがゲート絶縁膜３７を介して設けられている。また、ゲート電極３３ａ，３４ａ，３５ａ，３６ａは、所定の間隔を空けて配置されている。
ゲート電極３３ａ，３４ａ，３５ａ，３６ａの一端にはそれぞれ、ゲート電極と同じ材料により構成される導電層３３ｂ，３４ｂ，３５ｂ，３６ｂが設けられている。導電層３３ｂ，３４ｂ，３５ｂ，３６ｂ上にはそれぞれ、ゲート電極に電位を供給するためのコンタクト層Ｃが設けられている。なお、導電層３３ｂ，３４ｂ，３５ｂ，３６ｂは、コンタクト層Ｃを形成する際の合わせずれに対する余裕のために設けられている。
フィン３１上のゲート電極３３ａの両側面には、ゲート側壁絶縁膜３８（例えば、ＳｉＯ２からなる）が設けられている。ゲート電極３３ａの両側でフィン３１内には、ｎ＋型拡散領域からなるソース／ドレイン領域３９ａ，３９ｂが設けられている。
このようにして、ゲート電極３３ａを含むｎ型ＭＩＳＦＥＴｎＴ１が構成されている。ｎ型ＭＩＳＦＥＴｎＴ２，ｎＴ３，ｎＴ４の構成についても同様である。なお、隣接する２つのｎ型ＭＩＳＦＥＴのソース／ドレイン領域は共有されている。すなわち、ｎ型ＭＩＳＦＥＴｎＴ２は、ゲート電極３４ａ及びソース／ドレイン領域３９ｂ，３９ｃから構成されている。ｎ型ＭＩＳＦＥＴｎＴ３は、ゲート電極３５ａ及びソース／ドレイン領域３９ｃ，３９ｄから構成されている。ｎ型ＭＩＳＦＥＴｎＴ４は、ゲート電極３６ａ及びソース／ドレイン領域３９ｄ，３９ｅから構成されている。
このように構成されたフィン型ＭＩＳＦＥＴでは、フィン３１の上面及び両側面をチャネル領域として用いることができる。すなわち、微細化が可能で、かつ短チャネル効果を抑制できるＭＩＳＦＥＴを構成することができる。
ＳＴＩ３２及びフィン３１上には、ｎ型ＭＩＳＦＥＴｎＴ１〜ｎＴ４を覆うように、チャネル領域に対して引っ張りストレスを作用させるストレス膜２４が設けられている。ｎ型ＭＩＳＦＥＴ上に形成されたストレス膜２４は、ゲート電極１５ａの直下のチャネル領域に引っ張りストレスを作用させることができる。これにより、ｎ型ＭＩＳＦＥＴのキャリア（電子）の移動度を向上させることができ、ひいてはｎ型ＭＩＳＦＥＴの電流駆動能力を向上させることができる。なお、ストレス膜２４上には、層間絶縁層（図示せず）が設けられている。
ところで、ｎ型ＭＩＳＦＥＴｎＴ１〜ｎＴ４の両側には、Ｙ方向に延在するようにコンタクト層Ｃ１，Ｃ２が設けられている。換言すると、コンタクト層Ｃ１及びコンタクト層Ｃ２は、ｎ型ＭＩＳＦＥＴｎＴ１〜ｎＴ４を挟むように設けられている。具体的には、コンタクト層Ｃ１，Ｃ２はそれぞれ、ＳＴＩ３２上とフィン３１の上面及び両側面上とに設けられている。また、コンタクト層Ｃ１は、ソース／ドレイン領域３９ａ上に設けられている。コンタクト層Ｃ２は、ソース／ドレイン領域３９ｅ上に設けられている。コンタクト層Ｃ１，Ｃ２の高さは、少なくともストレス膜２４の上面より高く設定される。
コンタクト層Ｃ１は、ソース／ドレイン領域３９ａ上に設けられたストレス膜２４を分断している。コンタクト層Ｃ２は、ソース／ドレイン領域３９ｅ上に設けられたストレス膜２４を分断している。
ストレス膜２４の引っ張りストレスが大きく作用するのはＸ方向の両端に配置されたｎ型ＭＩＳＦＥＴｎＴ１，ｎＴ４のチャネル領域である。これは、ｎ型ＭＩＳＦＥＴｎＴ１〜ｎＴ４のＸ方向の両端では、ストレス膜を遮る素子等が無いからである。
本実施形態では、ｎ型ＭＩＳＦＥＴｎＴ１〜ｎＴ４のＸ方向の両端に設けられたストレス膜２４をコンタクト層Ｃ１，Ｃ２を用いて分断している。これにより、フィン３１に設けられたｎ型ＭＩＳＦＥＴｎＴ１，ｎＴ２，ｎＴ３，ｎＴ４のそれぞれに対して、チャネル領域に作用する引っ張りストレスをほぼ均等にすることができる。これにより、各ｎ型ＭＩＳＦＥＴのキャリア（電子）の移動度をほぼ均等に向上させることができる。また、各ｎ型ＭＩＳＦＥＴの電流駆動能力をほぼ均等に向上させることができる。
また、ソース／ドレイン領域３９ａに接続されるコンタクト層Ｃ１とソース／ドレイン領域３９ｅに接続されるコンタクト層Ｃ２とをｎ型ＭＩＳＦＥＴｎＴ１〜ｎＴ４の両端に近づけることができる。これにより、半導体装置を微細化することが可能となる。
また、本実施形態は、ｎ型のフィンに形成されたｐ型ＭＩＳＦＥＴに適用することも可能である。
なお、フィン型ＭＩＳＦＥＴの構成については特に限定されない。本実施形態では、フィン３１の上面及び両側面をチャネル領域として用いるトライゲート構造のフィン型ＭＩＳＦＥＴを一例として説明している。その他の例として、フィン３１の両側面をチャネル領域として用いるダブルゲート構造のフィン型ＭＩＳＦＥＴ等であってもよい。すなわち、ダブルゲート構造のフィン型ＭＩＳＦＥＴは、フィン３１の両側面にゲート絶縁膜を介して２つのゲート電極が設けられている。
本発明の例は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明の第１の実施形態に係る半導体装置の平面図。 図１に示したＩＩ−ＩＩに沿った断面図。 図１に示したＩＩＩ−ＩＩＩに沿った断面図。 図１に示したＩＶ−ＩＶに沿った断面図。 本発明の第２の実施形態に係る半導体装置の平面図。 図５に示したＶＩ−ＶＩ線に沿った断面図。 本発明の第３の実施形態に係る半導体装置の平面図。 本発明の第４の実施形態に係る半導体装置の平面図。 図８に示したＩＸ−ＩＸ線に沿った断面図。 図８に示したＸ−Ｘ線に沿った断面図。 図８に示したＸＩ−ＸＩ線に沿った断面図。
符号の説明
ｎＴ１〜ｎＴ３…ｎ型ＭＩＳＦＥＴ、ｐＴ１〜ｎＴ４…ｐ型ＭＩＳＦＥＴ、Ｃ，Ｃ１〜Ｃ７…コンタクト層、１１…ｐ型半導体基板、１２，３２…素子分離領域（ＳＴＩ）、１３…ｐ型ウェル、１４…ｎ型ウェル、１５ａ〜１７ａ，１５ｂ〜１７ｂ，３３ａ〜３６ａ…ゲート電極、１５ｃ〜１７ｃ，３３ｂ〜３６ｂ…導電層、１８，３７…ゲート絶縁膜、１９…シリサイド層、２０，３８…ゲート側壁絶縁膜、２１ａ〜２１ｄ，２２ａ〜２２ｄ，３９ａ〜３９ｅ…ソース／ドレイン領域、２３…シリサイド層、２４，２５…ストレス膜、３１…凸状半導体層（フィン）。

Claims (5)

  1. 基板と、
    前記基板に設けられた半導体領域と、
    前記半導体領域に設けられ、かつ、第１の方向に延在しかつ前記半導体領域上にゲート絶縁膜を介して設けられたゲート電極をそれぞれが有する複数のＭＩＳ（Metal Insulator Semiconductor）トランジスタを含むトランジスタ群と、
    前記トランジスタ群上に設けられた絶縁膜と、
    前記第１の方向に延在しかつ前記絶縁膜を分断するように、前記半導体領域上で前記トランジスタ群の両側に設けられた第１及び第２のコンタクト層と
    を具備することを特徴とする半導体装置。
  2. 前記第１の方向に延在しかつ前記絶縁膜を分断するように、前記半導体領域上でゲート電極の間に設けられた１つ又は２つ以上の第３のコンタクト層をさらに具備することを特徴とする請求項１に記載の半導体装置。
  3. 前記コンタクト層はそれぞれ、複数のコンタクト層部分から構成されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記半導体領域は、ｐ型であり、
    前記ＭＩＳトランジスタは、ｎ型であり、
    前記絶縁膜は、ＭＩＳトランジスタのチャネル領域に引っ張りストレスを作用させることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記半導体領域は、ｎ型であり、
    前記ＭＩＳトランジスタは、ｐ型であり、
    前記絶縁膜は、ＭＩＳトランジスタのチャネル領域に圧縮ストレスを作用させることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
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