JP2006505950A - 分離した複数のゲートを有するダブルゲート半導体デバイス - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 229910052732 germanium Inorganic materials 0.000 description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000001802 infusion Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- -1 structures Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
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- Engineering & Computer Science (AREA)
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Abstract
Description
したがって、FET性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
これらの優れた特性は、ダブルゲートMOSFETは従来のMOSETのようにチャネルの片側だけではなくチャネルの両側にゲート電極を有することから生ずる。
2つのゲートがある場合、ドレインによって生成される電界は、チャネルのソース端からより遮断される。また、2つのゲートはシングルゲートのおよそ2倍の電流を制御することができ、このことはより強いスイッチング信号に帰着する。
従来のFinFETは「ダブルゲート」MOSFETと呼ばれるが、この2つのゲートは一般的に、物理的、電気的に接続され、それゆえ論理的にアドレス可能な単一のゲートを形成する。FinFETは、バーティカルフィン(vertical fin)中に形成されたチャネルを含んでいる。このFinFET構造は、従来のプレーナ型のMOFETで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
フィンは絶縁層上に形成され、複数の側面および上面を含むことができる。
第1ゲートは、フィンの複数の側面のうちの1つと隣接する(proximate)絶縁層上に形成されてもよい。
第2ゲートは、第1ゲートから分離されるとともに、フィンの複数の側面のうちの他の1つと隣接する絶縁層上に形成されてもよい。
上面および第1側面および第2側面面は、ゲート材料に囲まれる。
フィンの両側に第1ゲート電極および第2ゲート電極を形成すべく、このゲート材料をエッチングしてもよい。たい積されたゲート材料は、フィンと面一になるようにプレーナ化することができる。
導電性のフィンは、絶縁層上に形成されてもよい。また、ゲート絶縁層は、この導電性のフィンの側面上に形成されてもよい。
第1ゲート電極は、絶縁層上に形成されてもよい。この第1ゲート電極は、ゲート絶縁層の1つに隣接する導電性のフィンの片側にたい積することができる。
第2ゲート電極は、絶縁層上に形成されてもよい。この第2ゲート電極は、ゲート絶縁層の他の1つに隣接する導電性のフィンの反対側にたい積し、第1ゲート電極から離間してもよい。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
本発明に従って形成されたFinFETデバイス中のゲートは、互いに効果的に分離される。また、バイアスを別々にかけることができる。
図1を参照して、半導体デバイス100は、シリコン基板110、埋込酸化膜120、および埋込酸化膜120上のシリコン層130を含んだSOI(silicon on insulator)構造を含んでいてもよい。
埋込酸化膜120およびシリコン層130を、従来の方法により基板110上に形成してもよい。
シリコン層130は、約300Åから約1500Åの範囲の厚みを有する多結晶シリコン、または単結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層130は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
このフィンを形成した後、フィンの各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
本発明の典型的な実施形態によれば、ソース領域220およびドレイン領域230は、埋込酸化膜120上のフィン210の端部に隣接するように形成することができる。
絶縁層をフィン210上に形成してもよい。例えば、図4に示すように、薄い酸化膜310をフィン210上に熱処理により成長させてもよい。
酸化膜310は、約10Åから50Åまでの厚みに成長させることができ、続いて形成されるゲート電極についての絶縁層の役割を果たすべく、フィン210中の露出した側面上に形成することができる。
酸化膜310と同様に、絶縁性のキャップ140はフィン210の上面を絶縁することができる。
典型的な実装の一例においては、ゲート材料層320は、従来の化学蒸着法(CVD)を使用して約300Åから約1500Åの範囲の厚みになるようにたい積されたポリシリコンを含んでいてもよい。代替的に、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、ゲート材料として使用してもよい。
デバイス100上でゲート材料層320からゲート構造を形成すべく、ゲート材料層320を選択的にエッチングすることができる。
このような方法でゲート構造を形成することは、例えば図3に示すように、絶縁性のキャップ140上にゲート材料320をいくらか残すことができる。
例えば、図4に示すように、ゲート材料(すなわち層320)の鉛直方向における高さが絶縁性のキャップ140と等しいかまたはほとんど等しくなるように、化学的機械的研磨(CMP)を実行してもよい。
この構造はまた、本発明による半導体デバイス100の上面図である図5に示される。この図5では、第1ゲート410および第2ゲート420が隣接するように図示されるが、フィン210を被覆してはいない。
図5に示すように、半導体デバイス100は、ゲート電極510、520を有するダブルゲート構造を含んでいる。
以下に詳細に記載するように、ゲート電極510、520は、フィン210によって事実上分離される。また、バイアスは別々にかけられてもよい。
簡略化のため、フィン210の側面を取り囲むゲート絶縁膜310(図4)は、図5に示していない。
当業者は、回路必要条件に基づいてソース/ドレイン注入プロセスを最適化することができるであろう。また、このようなステップは過度に本発明の趣旨を不明瞭にしないように、ここには記載しない。
さらに、特定の回路必要条件に基づいてソース/ドレイン接合の位置を制御すべく、任意にサイドウォールスペーサ(図示しない)をソース/ドレイン・イオン注入より先に形成してもよい。
その後、ソース/ドレイン領域220、230を活性化すべく、活性化アニーリングを実行してもよい。
本発明の典型的な実施形態によれば、回路中で使用される際に、ゲート電極510、520の各々にバイアスを別々にかけることができる。
バイアスを独立してゲート410、420にかける(ゲート電極510、520経由で)能力は、半導体デバイス100を使用する回路設計のフレキシティビティを高める。
ゲート材料層320(図3および図4)は、フィン210の2つの表面と接するとともに、従来のダブルゲート・デバイスと比較して1つのデバイス当たりのチャネル幅が増加した半導体デバイス100を提供する。
フィン210はさらに、ゲート・エッチング中に、フィン210を保護する絶縁性のキャップ140を保持することができる。
この分離したダブルゲート構造は、1つのゲート接続を含む従来のFinFETに比べて、回路設計中のフレキシティビティを高める。
有利には、生成した構造は、短チャネル耐性に優れている。さらに、本発明はフレキシビリティを増加すると共に、従来のプロセス中に容易に統合することができる。
図6Aは、半導体デバイス600の断面を示す図である。図6Aを参照すると、デバイス600は埋込酸化物(BOX)層610、フィン層620、およびSiO2層630を含んでいてもよい。
図1ないし図2Bに関して上述したように、構成要素610ないし630を形成してもよい。
フィン層620は、シリコン、ゲルマニウムまたはシリコンとゲルマニウムの組合せを含んでいてもよい。
この厚い犠牲酸化層640(例えば200Åから400Å)を成長させることは、フィン620中に引張歪みを生じさせることができる。
その後、犠牲酸化層640を除去することができる。また、図6Cに示すように、薄いゲート酸化膜650を成長させてもよい。その後、図6Dに示すように、フィン620上にゲート材料660をたい積してもよい。
FinFETは一般的な方法により図6Dにおける構造から形成することができる。このようなFinFET中のフィン620は引っ張り歪みを有することになり、当業者によって理解される特性をフィン620に与えることとなる。
このようなFinFETは、ポリシリコン消耗効果を除去すると共に、FinFETについての適切なスレショールド電圧を得るのを助ける、一体化した(incorporated)メタルゲートを有していてもよい。
図7Aおよび図7Bは、完全にシリサイド化されたゲートを有するFinFETを形成するための典型的なプロセスを示す断面図である。
図9Aを参照すると、デバイス700はフィン710、ソース720、および720を含んでいる。これらの層/構造は、図1ないし図2Bについて記載したように形成することができる。
図7Bに示すように、フィン710は、上部の酸化キャップ740、およびシリコン構造を取り囲むゲート酸化膜750を含んでいてもよい。
フィン710は、埋め込み酸化物(BOX)層705上に形成することができる。
したがって、使用されたドーパントはBARC層770により停止し、チャネル(例えばフィン710)に入り込まないようになっている。
このゲート材料710はまた、図4に関して上述したのと同様の方法でプレーナ化することができる。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
Claims (10)
- 基板(110)と、
この基板(110)上に形成される絶縁層(120)と、
この絶縁層(120)上に形成され、複数の側面および上面を含むフィン(210)と、
このフィン(210)の複数の側面のうちの1つに隣接する前記絶縁層(120)上に形成される第1ゲート(410)と、
この第1ゲート(410)と分離されており、前記フィン(210)の複数の側面のうち他の1つに隣接する絶縁層(120)上に形成される第2ゲート(420)と、を含む、半導体デバイス(100)。 - 前記第2ゲート(420)は、前記第1ゲート(410)からみて前記フィン(210)の反対側において形成される、請求項1記載の半導体デバイス(100)。
- 前記第1ゲート(410)、前記第2ゲート(420)はそれぞれ第1ゲートコンタクト(510)、第2ゲートコンタクト(410)を含む、請求項2記載の半導体デバイス(100)。
- それぞれ前記フィン(210)の前記複数の側面に沿って形成される、複数の絶縁層(310)をさらに有しており、
前記第1ゲート(410)および第2ゲート(420)は、前記複数の絶縁層(310)のうちの異なる絶縁層にそれぞれ隣接する、請求項1記載の半導体デバイス(100)。 - 前記フィン(210)の上面上に形成される窒化物および酸化物の少なくともいずれか一方を含む絶縁層(140)をさらに有しており、
前記絶縁層(140)の上面、前記第1ゲート(410)の上面、および前記第2ゲート(420)の上面は、実質的に共に同じ面上(coplanar)にある、請求項1記載の半導体デバイス(100)。 - 基板(110)上に絶縁層(120)を提供するステップと、
この絶縁層(120)上に、第1側面、第2側面、および上面を含むフィン構造(210)を形成するステップと、
前記フィン構造(210)の端部にソースおよびドレイン領域(220)、(230)を形成するステップと、
前記フィン構造(210)上に、前記上面および前記第1側面と第2側面を取り囲むゲート材料(320)をたい積するステップと、
前記フィン(210)の両側に第1ゲート電極(410)および第2ゲート電極(420)を形成すべく、前記ゲート材料(320)をエッチングするステップと、
前記フィン(210)に隣接する前記たい積されたゲート材料(320)をプレーナ化するステップと、を含む、半導体デバイス(100)を製造する方法。 - 前記フィン構造(210)の前記上面上に絶縁層(140)を形成するステップと、
前記絶縁層(140)上にゲート材料(320)が残らないように、前記ゲート材料(320)を研磨するステップと、をさらに含む、請求項6記載の方法。 - 基板(110)と、この基板(110)上に形成される絶縁層(120)と、この絶縁層(120)上に形成される導電性のフィン(210)と、この導電性のフィン(210)の側面上に形成される複数のゲート絶縁層(310)と、絶縁層(120)上に形成され、前記複数のゲート絶縁層(310)のうちの1つに隣接する前記導電性のフィン(210)の第1側面上に配置される第1ゲート(410)と、を含む半導体デバイス(100)であって、
第2ゲート電極(410)は、前記絶縁層(120)上に形成され、前記複数のゲート絶縁層(310)のうちの他の1つに隣接する前記導電性のフィン(210)の逆側に配置されると共に、前記第1ゲート電極(410)から離間される、半導体デバイス(100)。 - 前記導電性のフィン(210)の上面上に形成される絶縁性のキャップ(140)をさらに有しており、
前記第1ゲート電極(410)および前記第2ゲート電極(420)のどちらも前記絶縁性のキャップ(140)上に広がっていない、請求項8記載の半導体デバイス(100)。 - 前記第1ゲート(410)と前記第2ゲート(420)の上面、および前記絶縁性のキャップ(140)は、実質的に共に同一の面上(coplanar)にある、請求項9記載の半導体デバイス(100)。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/290,158 US6611029B1 (en) | 2002-11-08 | 2002-11-08 | Double gate semiconductor device having separate gates |
PCT/US2003/032662 WO2004044992A1 (en) | 2002-11-08 | 2003-10-14 | Double gate semiconductor device having separate gates |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006505950A true JP2006505950A (ja) | 2006-02-16 |
JP2006505950A5 JP2006505950A5 (ja) | 2006-11-30 |
Family
ID=27757499
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004551527A Pending JP2006505950A (ja) | 2002-11-08 | 2003-10-14 | 分離した複数のゲートを有するダブルゲート半導体デバイス |
Country Status (9)
Country | Link |
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- 2003-10-14 DE DE10393687T patent/DE10393687B4/de not_active Expired - Lifetime
- 2003-10-14 GB GB0504833A patent/GB2408849B/en not_active Expired - Lifetime
- 2003-10-14 AU AU2003291641A patent/AU2003291641A1/en not_active Abandoned
- 2003-10-14 WO PCT/US2003/032662 patent/WO2004044992A1/en active Application Filing
- 2003-10-14 JP JP2004551527A patent/JP2006505950A/ja active Pending
- 2003-10-14 CN CNB2003801027590A patent/CN100459166C/zh not_active Expired - Lifetime
- 2003-10-14 KR KR1020057008204A patent/KR101029383B1/ko active IP Right Grant
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---|---|
DE10393687T5 (de) | 2005-10-06 |
GB2408849B (en) | 2006-06-28 |
GB0504833D0 (en) | 2005-04-13 |
US20040126975A1 (en) | 2004-07-01 |
KR20050062656A (ko) | 2005-06-23 |
CN1711644A (zh) | 2005-12-21 |
CN100459166C (zh) | 2009-02-04 |
WO2004044992A1 (en) | 2004-05-27 |
KR101029383B1 (ko) | 2011-04-15 |
US6611029B1 (en) | 2003-08-26 |
AU2003291641A1 (en) | 2004-06-03 |
DE10393687B4 (de) | 2012-12-06 |
TW200421595A (en) | 2004-10-16 |
GB2408849A (en) | 2005-06-08 |
TWI311371B (en) | 2009-06-21 |
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RD03 | Notification of appointment of power of attorney |
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A977 | Report on retrieval |
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|
RD05 | Notification of revocation of power of attorney |
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|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A02 | Decision of refusal |
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