DE10393687T5 - Doppelgatehalbleiterbauelement mit separaten Gates - Google Patents
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Abstract
Halbleiterbauelement
(100) mit:
einem Substrat (110);
einer isolierenden Schicht (120), die auf dem Substrat (110) ausgebildet ist;
einem Steg (210), der auf der isolierenden Schicht (120) ausgebildet ist und mehrere Seitenflächen und eine Oberseitenfläche aufweist;
einem ersten Gate (410), das auf der isolierenden Schicht (120) in der Nähe einer der mehreren Seitenflächen des Stegs (210) ausgebildet ist; und
einem zweiten Gate (420), das auf der isolierenden Schicht (120) getrennt von dem ersten Gate (410) und in der Nähe einer weiteren der mehreren Seitenflächen des Stegs (210) ausgebildet ist.
einem Substrat (110);
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Description
- TECHNISCHES GEBIET
- Die vorliegende Erfindung betrifft Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterbauelementen. Die vorliegende Erfindung betrifft insbesondere Doppelgatebauelemente.
- STAND DER TECHNIK
- Die zunehmenden Anforderungen für hohe Packungsdichte und verbessertes Leistungsverhalten, die mit integrierten Halbleiterbauelementen mit hoher Integrationsdichte verknüpft sind, erfordern Entwurfsstrukturgrößen, etwa Gatelängen, von unter 100 Nanometer (nm), hohe Zuverlässigkeit und hohen Herstellungsdurchsatz. Die Verringerung der Entwurfsstrukturgrößen unter 100 nm stellen eine Herausforderung für die Grenzen konventioneller Verfahrenstechniken dar.
- Wenn beispielsweise die Gatelänge von konventionellen planaren Metalloxid-Halbleiterfeldeffekttransistoren (MOSFET) auf unter 100 nm reduziert wird, ist es schwierig, Probleme, die mit den Kurzkanaleffekten, etwa übermäßige Leckströme zwischen den Source- und den Drain verknüpft sind, zu überwinden. Ferner machen es die Verringerung der Beweglichkeit und eine Reihe von Prozessproblemen schwierig, konventionelle MOSFETS so in der Größe zu reduzieren, dass diese ständig kleinere Strukturelemente enthalten. Es werden daher neue Bauteilstrukturen erforscht, um das FET-Verhalten zu verbessern, und um eine weitere Größereduzierung der Bauelemente zu ermöglichen.
- Doppelgate-MOSFETS repräsentieren neue Strukturen, die als Kandidaten für die Nachfolge bestehender planarer MOSFETS in Betracht gezogen werden. In mancher Hinsicht bieten die Doppelgate-MOSFETS bessere Eigenschaften als die konventionellen Siliziumvollsubstrat-MOSFETS. Diese Verbesserungen entstehen dadurch, dass der Doppelgate-MOSFET eine Gateelektrode auf beiden Seiten des Kanals anstatt auf nur einer Seite wie in konventionellen MOSFETS aufweist. Wenn es zwei Gates gibt, wird das von dem Drain erzeugte elektrische Feld besser von dem Source-Ende des Kanals abgeschirmt. Ferner können zwei Gates ungefähr zwei mal so viel Strom als ein einzelnes Gate steuern, wodurch sich ein besser definiertes Schaltsignal ergibt.
- Ein FinFET ist eine neuere Doppelgate-Struktur, die ein gutes Kurzkanalverhalten zeigt. Obwohl konventionelle FINFETS als „Doppelgate-"MOSFETS bezeichnet werden, sind die beiden Gates typischerweise physikalisch und elektrisch verbunden und bilden damit ein einzelnes logisch adressierbares Gate. Ein FinFET umfasst einen Kanal, der in einem vertikalen Steg ausgebildet ist. Die FINFET-Struktur kann unter Anwendung von Layout- und Prozesstechniken hergestellt werden, die ähnlich sind zu jenen, die für konventionelle planare MOSFETS verwendet werden.
- ÜBERBLICK ÜBER DIE ERFINDUNG
- In Ausführungsformen gemäß der vorliegenden Erfindung wird ein FinFET-Bauelement mit zwei Gates bereitgestellt, die effektiv durch einen leitenden Steg voneinander getrennt sind. Die Gates können zum Zwecke der besseren Schaltungsentwurfsflexibilität unabhängig voneinander vorgespannt werden.
- Weitere Vorteile und Merkmale der Erfindung gehen zum Teil aus der folgenden Beschreibung hervor und werden für den Fachmann beim Studium des folgenden ersichtlich oder können durch das Praktizieren der Erfindung erkannt werden. Die Vorteile und Merkmale der Erfindung können so realisiert und erhalten werden, wie dies insbesondere in den angefügten Patentansprüchen dargelegt ist.
- Erfindungsgemäß werden die vorhergehenden und weitere Vorteile teilweise durch ein Halbleiterbauelement erhalten, das ein Substrat und eine auf dem Substrat ausgebildete isolierende Schicht aufweist. Ein Steg ist auf der isolierenden Schicht ausgebildet und weist mehrere Seitenflächen und eine Oberseitenfläche auf. Ein erstes Gate ist auf der isolierenden Schicht in der Nähe einer der mehreren Seitenflächen des Stegs ausgebildet. Ein zweites Gate ist auf der isolierenden Schicht getrennt von dem ersten Gate und in der Nähe einer weiteren der mehreren Seitenoberflächen des Stegs ausgebildet.
- Gemäß einem weiteren Aspekt der Erfindung umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements das Bilden einer isolierenden Schicht auf einem Substrat und das Bilden einer Stegstruktur auf der isolierenden Schicht. Die Stegstruktur umfasst eine erste Seitenfläche, eine zweite Seitenfläche und eine Oberseitenfläche. Das Verfahren umfasst ferner das Bilden eines Source- und eines Draingebiets an Enden der Stegstruktur und das Abscheiden eines Gatematerials über der Stegstruktur. Das Gatematerial umgibt die Oberseitenfläche und die erste und die zweite Seitenfläche. Das Gatematerial kann geätzt werden, um eine erste Gateelektrode und eine zweite Gateelektrode an gegenüberliegenden Seiten des Stegs zu verbinden. Das abgeschiedene Gatematerial kann in der Nähe des Stegs eingeebnet werden.
- Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfasst ein Halbleiterbauelement ein Substrat und eine auf dem Substrat ausgebildete isolierende Schicht. Ein leitender Steg ist auf der isolierenden Schicht gebildet und Gatedielektrikumsschichten sind an Seitenflächen des leitenden Stegs gebildet. Eine erste Gateelektrode ist auf der isolierenden Schicht hergestellt. Die erste Gateelektrode ist an einer ersten Seite des leitenden Stegs benachbart zu einer der Gatedielektrikumsschichten angeordnet. Eine zweite Gateelektrode ist auf der isolierenden Schicht ausgebildet. Die zweite Gateelektrode ist an einer gegenüberliegenden Seite des leitenden Stegs benachbart zu einer weiteren der Gatedielektrikumsschichten und beabstandet zu der ersten Gateelektrode angeordnet.
- Weitere Vorteile und Merkmale der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Die gezeigten und beschriebenen Ausführungsformen liefern eine Darstellung der besten Art und Weise zum Ausführen der Erfindung. Die Erfindung kann diversen Modifizierungen hinsichtlich verschiedener offensichtlicher Aspekte unterliegen, ohne von der Erfindung abzuweichen. Folglich sind die Zeichnungen lediglich als anschaulich und nicht als einschränkend zu betrachten.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Es wird auf die beigefügten Zeichnungen Bezug genommen, in denen Elemente mit gleichen Bezugszeichen durchwegs gleiche Elemente repräsentieren.
-
1 ist eine Querschnittsansicht zur Darstellung beispielhafter Schichten, die zur Herstellung eines Stegs gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden können. -
2a zeigt schematisch eine Draufsicht einer Stegstruktur gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung. -
2b ist ein Querschnitt, der die Stegstruktur aus2a gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. -
3 ist ein Querschnitt, der das Herstellen einer Gatedielektrikumsschicht und eines Gatematerials auf dem Bauteil aus2b gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. -
4 ist ein Querschnitt, der das Einebnen des Gatematerials aus3 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. -
5 zeigt schematisch eine Draufsicht des Halbleiterbauelements aus4 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. -
6a bis6d sind Querschnittsansichten, die das Erzeugen von Zugverformung in einem Steg gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigen. -
7a bis7f sind eine Draufsicht und Querschnittsansichten, die die Herstellung eines vollständig silizidierten Gates in einem FinFET gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigen. - BESTE ART ZUM AUSFÜHREN DER ERFINDUNG
- Die folgende detaillierte Beschreibung der Erfindung nimmt Bezug auf die begleitenden Zeichnungen. Es werden die gleichen Bezugszeichen in unterschiedlichen Zeichnungen verwendet, um gleiche oder ähnliche Elemente zu kennzeichnen. Ferner beschränkt die folgende detaillierte Beschreibung die Erfindung nicht. Vielmehr ist der Schutzbereich der Erfindung durch die angefügten Patentansprüche und ihre Äquivalente definiert.
- In Ausführungsformen, die mit der vorliegenden Erfindung im Einklang sind, werden Doppelgate-FinFET-Bauelemente und Verfahren zur Herstellung dieser Bauelemente bereit gestellt. Die Gates in den FinFET-Bauelementen, die gemäß der vorliegenden Erfindung hergestellt sind, sind effektiv voneinander getrennt und können separat mit Vorspannung beaufschlagt werden.
-
1 zeigt den Querschnitt eines Halbleiterbauelements100 , das gemäß einer Ausführungsform der vorliegenden Erfindung hergestellt ist. Gemäß1 umfasst das Halbleiterbauelement100 eine Silizium-auf-Isolator- (SOI) Struktur, die ein Siliziumsubstrat110 , eine vergrabene Oxidschicht120 und eine Siliziumschicht130 auf der vergrabenen Oxidschicht120 aufweist. Die vergrabene Oxidschicht120 und die Siliziumschicht130 können auf dem Substrat110 in konventioneller Weise hergestellt sein. - In einer beispielhaften Ausführungsform kann die vergrabene Oxidschicht
120 Siliziumdioxid aufweisen und kann eine Dicke im Bereich von ungefähr 1000 Angstrom bis ungefähr 3000 Angstrom aufweisen. Die Siliziumschicht130 kann monokristallines oder polykristallines Silizium mit einer Dicke im Bereich von ungefähr 300 Angstrom bis ungefähr 1500 Angstrom aufweisen. Die Siliziumschicht130 wird verwendet, um eine Stegstruktur für ein Doppelgate-Transistorelement herzustellen, wie es nachfolgend detaillierter beschrieben ist. - In alternativen Ausführungsformen gemäß der vorliegenden Erfindung können das Substrat
110 und die Schicht130 andere Halbleitermaterialien, etwa Germanium, Mischungen aus Halbleitermaterialien, etwa Silizium-Germanium aufweisen. Die vergrabene Oxidschicht120 kann ebenso andere dielektrische Materialien enthalten. - Eine dielektrische Schicht
140 , etwa eine Siliziumnitridschicht oder Siliziumoxidschicht (beispielsweise SiO2), kann über der Siliziumschicht130 ausgebildet sein, um als eine schützende Deckschicht während nachfolgender Ätzprozesse zu dienen. In einer beispielhaften Ausführungsform ist die dielektrische Schicht140 mit einer Dicke im Bereich von ungefähr 150 Angstrom bis ungefähr 600 Angstrom abgeschieden. Anschließend wird ein Photolackmaterial abgeschieden und strukturiert, um eine Photolackmaske150 für die nachfolgende Bearbeitung zu bilden. Der Photolack kann in beliebiger konventioneller Weise abgeschieden und strukturiert werden. - Das Halbleiterbauelement
100 kann dann geätzt werden und die Photolackmaske150 wird entfernt. In einer beispielhaften Ausführungsform wird die Siliziumschicht130 in konventioneller Weise geätzt, wobei das Ätzen an der vergrabenen Oxidschicht120 anhält, um einen Steg zu bilden. Nach der Herstellung des Stegs werden Source- und Draingebiete benachbart zu den entsprechenden Enden des Stegs ausgebildet. Beispielsweise wird in einer anschaulichen Ausführungsform eine Schicht aus Silizium, Germanium oder einer Kombination aus Silizium und Germanium abgeschieden, strukturiert und in konventioneller Weise geätzt, um Source- und Drain-Gebiete zu bilden. -
2a zeigt schematisch die Draufsicht auf eine Stegstruktur auf dem Halbleiterbauelement100 , die in dieser Weise hergestellt ist. Ein Sourcegebiet200 und ein Draingebiet230 können benachbart zu Enden des Stegs210 auf der vergrabenen Oxidschicht120 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung ausgebildet sein. -
2b ist ein Querschnitt entlang der Linie A-A' in2a , in der die Stegstruktur gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung dargestellt ist. Die dielektrische Schicht140 und die Siliziumschicht130 sind geätzt, um den Steg210 zu bilden. Der Steg210 kann Silizium130 und eine dielektrische Abdeckung140 aufweisen. -
3 ist ein Querschnitt, der die Herstellung einer Gatedielektrikumsschicht und eines Gatematerials auf dem Steg210 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. Eine dielektrische Schicht wird auf dem Steg210 gebildet. Beispielsweise kann eine dünne Oxidschicht310 thermisch auf dem Steg210 aufgewachsen werden, wie dies in4 gezeigt ist. Die Oxidschicht310 kann mit einer Dicke von ungefähr 10 Angstrom bis ungefähr 50 Angstrom aufgewachsen werden und kann auf den freigelegten Seitenflächen des Siliziums130 in dem Steg210 gebildet werden, um als eine dielektrische Schicht für eine nachfolgend ausgebildete Gateelektrode zu dienen. Ähnlich zu der Oxidschicht310 kann die dielektrische Abdeckung140 als elektrische Isolierung für die Oberseitenfläche des Stegs210 dienen. - Eine Gatematerialschicht
320 wird über dem Halbleiterbauelement100 nach der Herstellung der Oxidschicht310 abgeschieden. Die Gatematerialschicht320 kann das Material für die nachfolgend gebildete Gateelektrode aufweisen. In einer beispielhaften Ausführungsform kann die Gatematerialschicht320 Polysilizium aufweisen, das unter Anwendung kon ventioneller chemischer Dampfabscheidung (CVD) mit einer Dicke im Bereich von 300 Angstrom bis ungefähr 1500 Angstrom abgeschieden wird. Alternativ können andere Halbleitermaterialien, etwa Germanium oder Mischungen aus Silizium und Germanium oder diverse Metalle als das Gatematerial verwendet werden. - Es können zwei Gates in der Gatematerialschicht
320 mittels Lithographie (beispielsweise Photolithographie) definiert werden. Die Gatematerialschicht320 kann selektiv geätzt werden, um eine Gatestruktur aus der Gatematerialschicht320 auf dem Bauelement100 zu bilden. Durch das Herstellen der Gatestruktur in dieser Weise kann etwas Gatematerial320 auf der Oberseite der dielektrischen Abdeckung140 zurückbleiben, wie dies beispielsweise in3 gezeigt ist. -
4 ist eine Querschnittsansicht, die das Einebnen des Gatematerials320 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. Überschüssiges Gatematerial kann entfernt werden (beispielsweise von der dielektrischen Abdeckung140 ), um das Steggebiet des Halbleiterbauelements100 einzuebnen. Beispielsweise kann ein chemisch-mechanisches Polieren (CMP) ausgeführt werden, so dass das Gatematerial (d. h. die Schicht320 ) in vertikaler Richtung bündig oder nahezu bündig ist mit der dielektrischen Abdeckung140 , wie in4 gezeigt ist. - Gemäß
4 grenzt die Gatematerialschicht220 in dem Kanalgebiet des Halbleiterbauelements100 an den Steg210 an den beiden Seitenflächen an, um ein erstes Gate410 und ein zweites Gate420 zu bilden. Die Oberseitenfläche des Stegs210 ist jedoch von der dielektrischen Abdeckung140 bedeckt. Diese Struktur ist auch in5 gezeigt, in der eine Draufsicht des Halbleiterbauelements100 entsprechend der vorliegenden Erfindung gezeigt ist. In5 sind das erste Gate410 und das zweite Gate420 benachbart zu dem Steg210 gezeigt, ohne diesen zu bedecken. - Die Gatematerialschicht
320 kann dann strukturiert und geätzt werden, um die beiden Gateelektroden zu bilden. Wie in5 gezeigt ist, umfasst das Halbleiterbauelement100 eine Doppelgate-Struktur mit Gateelektroden510 und520 . Die Gateelektroden510 und520 sind effektiv durch den Steg210 getrennt und können separat mit Vorspannung beaufschlagt werden, wie dies nachfolgend detaillierter erläutert ist. Das Gatedielektrikum310 (4 ), das die Seitenflächen des Stegs210 umgibt, ist der Einfachheit halber in5 nicht ge zeigt. Das Source/Drain-Gebiet220 bzw.230 kann dann dotiert werden. Beispielsweise können n- oder p-Verunreinigungen in die Source/Drain-Gebiete220 und230 eingeführt werden. Die speziellen Implantationsmengen und Energien können auf der Grundlage der speziellen Erfordernisse der fertiggestellten Bauelemente ausgewählt werden. Der Fachmann ist in der Lage, den Source/Drain-Implantationsprozess auf der Grundlage der Schaltungserfordernisse zu optimieren und derartige Schritte sind hierin nicht offenbart, um die vorliegende Erfindung nicht unnötig zu verdunkeln. Des weiteren können funktional Seitenwandabstandselemente (nicht gezeigt) vor der Sourc/Drain-Ionenimplantation hergestellt werden, um die Position der Source/Drain-Übergänge auf der Grundlage der speziellen Schaltungserfordernisse zu steuern. Es kann dann eine Aktivierungsausheizung ausgeführt werden, um die Source/Drain-Gebiete220 und230 zu aktivieren. - Wie in
5 gezeigt ist, sind die Gateelektrode510 und die Gatelektrode520 physikalisch und elektrisch voneinander getrennt. Gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung kann jede der Gatelektroden510 und520 separat mit unterschiedlichen Spannungen bei Verwendung in einer Schaltung beaufschlagt werden. Die Fähigkeit, die Gates410 und420 (über die Gatelektroden510 und520 ) unabhängig mit Spannung zu beaufschlagen, erhöht die Flexibilität der Schaltungsgestaltung unter Verwendung des Halbleiterbauelements100 . - Das in
5 gezeigte resultierende Halbleiterbauelement100 ist ein Doppelgate-Bauelement mit einem ersten Gate410 und einem zweiten Gate420 . Die Gatematerialschicht320 (3 und4 ) stößt an zwei Oberflächen des Stegs210 an und ergibt für das Halbleiterbauelement100 eine größere Kanalbreite pro Bauelement im Vergleich zu einem konventionellen Doppelgate-Bauelement. Der Steg210 kann ferner die dielektrische Abdeckung140 behalten, deren Steg210 während des Gateätzens schützt. - Die Gates
410 und420 sind auch effektiv durch den Steg210 getrennt und können separat (über die entsprechenden Gateelektroden510 und520 ) gemäß den speziellen Schaltungserfordernissen des Bauelements100 mit Spannung beaufschlagt werden. Diese separate Doppelgate-Struktur liefert eine erhöhte Flexibilität während der Schaltungsgestaltung im Vergleich zu konventionellen FinFETs, die eine einzelne Gateverbindung enthalten. - Somit wird erfindungsgemäß ein Doppelgate-FinFET-Bauelement mit zwei separaten Gates in dem Kanalgebiet des Bauelements gebildet. Vorteilhafterweise zeigt die resultierende Struktur ein gutes Kurzkanalverhalten. Ferner liefert die vorliegende Erfindung eine höhere Flexibilität und kann einfach in den konventionellen Prozessablauf mit eingebaut werden.
- WEITERE AUSFÜHRUNGSFORMEN
- In einigen Ausführungsformen kann es wünschenswert sein, eine Zugverformung in dem Steg eines FinFETs hervorzurufen.
6a bis6d sind Querschnittsansichten, die das Erzeugen von Zugverformung in einem Steg gemäß einer weiteren Ausführungsform der vorliegenden Erfindung darstellen.6a zeigt den Querschnitt eines Halbleiterbauelements600 . Gemäß6a kann das Bauelement600 eine vergrabene Oxidschicht (BOX)610 , einen Steg620 und eine SiO2-Abdeckung630 aufweisen. Die Elemente610 bis630 können so hergestellt werden, wie dies zuvor mit Bezug zu den1 bis2b beschrieben ist. Der Steg620 kann Silizium, Germanium oder eine Mischung aus Silizium und Germanium aufweisen. - Eine dicke Opferoxidschicht
640 kann thermisch auf dem Steg620 aufgewachsen werden, wie dies in6b gezeigt ist. Das Aufwachsen der dicken (beispielsweise 200–400 Angstrom) Opferoxidschicht640 kann eine Zugverformung in dem Steg620 hervorrufen. Die Opferoxidschicht640 kann dann abgetragen werden und es kann eine dünne Gateoxidschicht650 aufgewachsen werden, wie dies in6c gezeigt ist. Es wird dann Gatematerial660 über dem Steg620 abgeschieden, wie in6d gezeigt ist. Sodann kann ein FinFET aus der Struktur in6d in typischerweise hergestellt werden. Der Steg620 in einem derartigen FinFET besitzt eine Zugverformung, die dem Steg620 Qualitäten verleiht, die der Fachmann zu bewerten weiß. - In anderen Ausführungsformen kann ein FinFET mit einem vollständig silizidierten Gate wünschenswert sein. Ein derartiger FinFET kann ein eingebautes Metallgate aufweisen, das einen Polysilizium-Verarmungseffekt vermeidet und hilft, eine geeignete Schwellwertspannung für den FinFET zu erreichen.
7a und7b sind Ansichten, die einen beispielhaften Prozessablauf zur Herstellung eines FinFETS mit einem vollständig silizidierten Gate zeigen. Gemäß7a umfasst ein Bauelement700 einen Steg710 , ein Sourcegebiet720 und ein Draingebiet730 . Diese Schichten/Strukturen können so hergestellt werden, wie dies zuvor mit Bezug zu den1 bis2b beschrieben ist. Wie in7b gezeigt ist, weist der Steg710 eine Oberseitenoxidabdeckung740 und ein Gateoxid750 , das eine Siliziumstruktur umgibt, auf. Der Steg710 kann aus einer vergrabenen Oxidschicht (BOX)705 hergestellt sein. - Eine dünne Polysiliziumschicht
760 kann auf dem Steg710 abgeschieden sein, wie in7c gezeigt ist. Anschließend wird eine dicke unten liegende antireflektierende Schicht (BARC)770 abgeschieden, wie in7d gezeigt ist. Das Gategebiet und Kontaktbereiche780 können dann strukturiert und geätzt werden, wie dies in7e von oben aus gezeigt ist. - Source- und Drain-Gebiete
720 und730 können mit Ionen beschossen werden, ohne dass die BARC-Schicht770 entfernt wird. Somit werden die verwendeten Dotierstoffe durch die BARC-Schicht770 an einem Eindringen in das Kanalgebiet (beispielsweise der Steg710 ) gehindert. - Die BARC-Schicht
770 wird entfernt und das Polysilizium760 wird vollständig in Silizid umgewandelt, um ein Metallgate780 zu bilden, wie es in den7e und7f gezeigt ist. Das Gatematerial710 kann ferner in ähnlicher Weise eingeebnet werden, wie dies auch zuvor mit Bezug zu4 beschrieben ist. - In den vorhergehenden Beschreibungen sind diverse spezifische Details dargelegt, etwa spezielle Materialien, Strukturen, Chemikalien, Prozesse, etc., um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Die vorliegende Erfindung kann jedoch ohne die hierin dargestellten spezifischen Details praktiziert werden. In anderen Fällen sind gut bekannte Prozessstrukturen nicht detaillierter beschrieben, um nicht die vorliegende Erfindung unnötig zu verdunkeln.
- Die dielektrischen und leitenden Schichten, die zum Herstellen eines Halbleiterbauelements gemäß der vorliegenden Erfindung verwendet werden, können durch konventionelle Abscheideverfahren aufgebracht werden. Beispielsweise können Metallisierungstechniken, etwa diverse Arten von CVD-Prozessen einschließlich CVD bei geringem Druck (LPCVD) und verstärktes CVD (ECVD) angewendet werden.
- Die vorliegende Erfindung ist für das Herstellen von Doppelgate-Halbleiterbauelementen und insbesondere für FinFET-Bauelemente mit Entwurfsgrößen von 100 nm und darunter anwendbar. Die Erfindung ist anwendbar auf die Herstellung beliebiger diverser Arten von Halbleiterbauelementen und daher wurden Details davon nicht dargelegt, um die vorliegende Erfindung nicht unnötig zu verdunkeln. Beim Praktizieren der vorliegenden Erfindung werden konventionelle Photolithographie- und Ätzverfahren eingesetzt und daher sind die Details derartiger Verfahren hierin nicht detaillierter beschrieben.
- Es sind lediglich die bevorzugten Ausführungsformen der Erfindung und einige wenige Beispiele für die Vielseitigkeit in der vorliegenden Offenbarung gezeigt und beschrieben. Selbstverständlich kann die Erfindung in diversen anderen Verbindungen und Umgebungen eingesetzt werden und diverse Modifizierungen können innerhalb des Schutzbereichs des erfindungsgemäßen Konzepts, wie es hierin ausgedrückt ist, ausgeführt werden.
- Zusammenfassung
- Ein Halbleiterbauelement umfasst ein Substrat und eine isolierende Schicht, die auf dem Substrat ausgebildet ist. Ein Steg ist auf der isolierenden Schicht ausgebildet und weist mehrere Seitenflächen und eine Oberseitenfläche auf. Ein erstes Gate ist auf der isolierenden Schicht in der Nähe einer der mehreren Seitenflächen des Stegs gebildet. Ein zweites Gate ist auf der isolierenden Schicht (getrennt von dem erste Gate und in der Nähe einer weiteren der mehreren Seitenflächen des Stegs gebildet.
Claims (10)
- Halbleiterbauelement (
100 ) mit: einem Substrat (110 ); einer isolierenden Schicht (120 ), die auf dem Substrat (110 ) ausgebildet ist; einem Steg (210 ), der auf der isolierenden Schicht (120 ) ausgebildet ist und mehrere Seitenflächen und eine Oberseitenfläche aufweist; einem ersten Gate (410 ), das auf der isolierenden Schicht (120 ) in der Nähe einer der mehreren Seitenflächen des Stegs (210 ) ausgebildet ist; und einem zweiten Gate (420 ), das auf der isolierenden Schicht (120 ) getrennt von dem ersten Gate (410 ) und in der Nähe einer weiteren der mehreren Seitenflächen des Stegs (210 ) ausgebildet ist. - Halbleiterbauelement (
100 ) nach Anspruch 1, wobei das zweite Gate (420 ) auf einer in Bezug zu dem erste Gate (410 ) gegenüberliegenden Seite des Stegs (210 ) ausgebildet ist. - Halbleiterbauelement (
100 ) nach Anspruch 2, wobei das erste und das zweite Gate (410 ,420 ) entsprechend einen ersten und einen zweiten Gatekontakt (510 ,520 ) aufweisen. - Halbleiterbauelement (
100 ) nach Anspruch 1, das ferner umfasst: mehrere dielektrische Schichten (310 ), die entlang der mehreren Seitenflächen des Stegs (210 ) gebildet sind, wobei das erste und das zweite Gate (410 ,420 ) an eine entsprechende unterschiedliche der mehreren dielektrischen Schichten (310 ) angrenzen. - Halbleiterbauelement (
100 ) nach Anspruch 1, das ferner umfasst: eine dielektrische Schicht (140 ) mit Nitrid- und/oder Oxid, die über der Oberseitenfläche des Stegs (210 ) gebildet ist, wobei eine Oberseitenfläche der dielektrischen Schicht (140 ), eine Oberseitenfläche des ersten Gates (410 ) und eine Oberseitenfläche des zweiten Gates (420 ) im Wesentlichen koplanar sind. - Verfahren zur Herstellung eines Halbleiterbauelements (
100 ) mit: Bereitstellen einer isolierenden Schicht (120 ) auf einem Substrat (110 ); Bilden einer Stegstruktur (210 ) auf der isolierenden Schicht (120 ), wobei die Stegstruktur (210 ) eine erste Seitenfläche, eine zweite Seitenfläche und eine Oberseitenfläche aufweist; Bilden von Source- und Drain-Gebieten (220 ,230 ) an Enden der Stegstruktur (210 ); Abscheiden eines Gatematerials (320 ) über der Stegstruktur (210 ), wobei das Gatematerial (310 ) die Oberseitenfläche und die erste und zweite Seitenfläche umgibt; Ätzen des Gatematerials (320 ), um eine erste Gateelektrode (410 ) und eine zweite Gateelektrode (420 ) an gegenüberliegenden Seiten des Stegs (210 ) zu bilden; und Einebnen des abgeschiedenen Gatematerials (320 ) in der Nähe des Stegs. - Verfahren nach Anspruch 6, das ferner umfasst: Bilden einer dielektrischen Schicht (
140 ) über der Oberseitenfläche der Stegstruktur (210 ), wobei das Einebnen umfasst: Polieren des Gatematerials (320 ) so, dass kein Gatematerial (320 ) über der dielektrischen Schicht (140 ) verbleibt. - Halbleiterbauelement (
100 ) mit einem Substrat (110 ), einer auf dem Substrat (110 ) ausgebildeten isolierenden Schicht (120 ), einem leitenden Steg (210 ), der auf der isolierenden Schicht (120 ) gebildet ist, Gatedielektrikumsschichten (310 ), die an Seitenflächen des leitenden Stegs (210 ) ausgebildet sind, und einer Gateelektrode (410 ), die auf der isolierenden Schicht (120 ) gebildet ist, wobei die erste Gateelektrode (410 ) an einer ersten Seite des leitenden Stegs (210 ) benachbart zu einer der Gatedielektrikumsschichten (310 ) angeordnet ist, dadurch gekennzeichnet, dass: eine zweite Gateelektrode (410 ) auf der isolierenden Schicht (130 ) ausgebildet ist, wobei die zweite Gateelektrode (420 ) an einer gegenüberliegenden Seite des leitenden Stegs (210 ) benachbart zu einer weiteren der Gatedielektrikumsschichten (310 ) und beabstandet zu der ersten Gateelektrode (410 ) angeordnet ist. - Halbleiterbauelement (
100 ) nach Anspruch 8, das ferner umfasst: eine dielektrische Abdeckung (140 ), die über einer Oberseitenfläche des leitenden Stegs (210 ) ausgebildet ist, wobei sich die erste Gateelektrode (410 ) und die zweite Gateelektrode (420 ) nicht über die dielektrische Abdeckung (140 ) hinaus erstrecken. - Halbleiterbauelement (
100 ) nach Anspruch 9, wobei Oberseitenflächen der ersten Gatelektrode (410 ), der zweiten Gateelektrode (420 ) und der dielektrischen Abdeckung (140 ) im Wesentlichen koplanar sind.
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US6982460B1 (en) * | 2000-07-07 | 2006-01-03 | International Business Machines Corporation | Self-aligned gate MOSFET with separate gates |
US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
US6800910B2 (en) * | 2002-09-30 | 2004-10-05 | Advanced Micro Devices, Inc. | FinFET device incorporating strained silicon in the channel region |
US6611029B1 (en) * | 2002-11-08 | 2003-08-26 | Advanced Micro Devices, Inc. | Double gate semiconductor device having separate gates |
US6815268B1 (en) * | 2002-11-22 | 2004-11-09 | Advanced Micro Devices, Inc. | Method for forming a gate in a FinFET device |
US6855990B2 (en) * | 2002-11-26 | 2005-02-15 | Taiwan Semiconductor Manufacturing Co., Ltd | Strained-channel multiple-gate transistor |
US7091068B1 (en) * | 2002-12-06 | 2006-08-15 | Advanced Micro Devices, Inc. | Planarizing sacrificial oxide to improve gate critical dimension in semiconductor devices |
US7001837B2 (en) * | 2003-01-17 | 2006-02-21 | Advanced Micro Devices, Inc. | Semiconductor with tensile strained substrate and method of making the same |
US6803631B2 (en) * | 2003-01-23 | 2004-10-12 | Advanced Micro Devices, Inc. | Strained channel finfet |
US7148526B1 (en) | 2003-01-23 | 2006-12-12 | Advanced Micro Devices, Inc. | Germanium MOSFET devices and methods for making same |
US6855606B2 (en) * | 2003-02-20 | 2005-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-rod devices |
US7074656B2 (en) * | 2003-04-29 | 2006-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping of semiconductor fin devices |
US7029959B1 (en) * | 2003-05-06 | 2006-04-18 | Advanced Micro Devices, Inc. | Source and drain protection and stringer-free gate formation in semiconductor devices |
US6756643B1 (en) * | 2003-06-12 | 2004-06-29 | Advanced Micro Devices, Inc. | Dual silicon layer for chemical mechanical polishing planarization |
US6913959B2 (en) * | 2003-06-23 | 2005-07-05 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device having a MESA structure |
US7087506B2 (en) * | 2003-06-26 | 2006-08-08 | International Business Machines Corporation | Method of forming freestanding semiconductor layer |
US7456476B2 (en) * | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
US7005330B2 (en) * | 2003-06-27 | 2006-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for forming the gate electrode in a multiple-gate transistor |
US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
US7078742B2 (en) * | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
US7301206B2 (en) * | 2003-08-01 | 2007-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
US7355253B2 (en) * | 2003-08-22 | 2008-04-08 | International Business Machines Corporation | Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates |
US8008136B2 (en) * | 2003-09-03 | 2011-08-30 | Advanced Micro Devices, Inc. | Fully silicided gate structure for FinFET devices |
US6970373B2 (en) * | 2003-10-02 | 2005-11-29 | Intel Corporation | Method and apparatus for improving stability of a 6T CMOS SRAM cell |
US7888201B2 (en) * | 2003-11-04 | 2011-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
US7105390B2 (en) * | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US7624192B2 (en) * | 2003-12-30 | 2009-11-24 | Microsoft Corporation | Framework for user interaction with multiple network devices |
US7268058B2 (en) | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
US8217450B1 (en) | 2004-02-03 | 2012-07-10 | GlobalFoundries, Inc. | Double-gate semiconductor device with gate contacts formed adjacent sidewalls of a fin |
US7060539B2 (en) * | 2004-03-01 | 2006-06-13 | International Business Machines Corporation | Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby |
KR100620446B1 (ko) * | 2004-03-09 | 2006-09-12 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터 및 이의 제조 방법 |
US7154118B2 (en) * | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
US7262084B2 (en) * | 2004-04-15 | 2007-08-28 | International Business Machines Corporation | Methods for manufacturing a finFET using a conventional wafer and apparatus manufactured therefrom |
US7098477B2 (en) * | 2004-04-23 | 2006-08-29 | International Business Machines Corporation | Structure and method of manufacturing a finFET device having stacked fins |
US7579280B2 (en) | 2004-06-01 | 2009-08-25 | Intel Corporation | Method of patterning a film |
KR100634372B1 (ko) * | 2004-06-04 | 2006-10-16 | 삼성전자주식회사 | 반도체 소자들 및 그 형성 방법들 |
US7452778B2 (en) * | 2004-06-10 | 2008-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-wire devices and methods of fabrication |
US7084461B2 (en) * | 2004-06-11 | 2006-08-01 | International Business Machines Corporation | Back gate FinFET SRAM |
KR100541657B1 (ko) * | 2004-06-29 | 2006-01-11 | 삼성전자주식회사 | 멀티 게이트 트랜지스터의 제조방법 및 이에 의해 제조된멀티 게이트 트랜지스터 |
US7042009B2 (en) * | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
US8669145B2 (en) * | 2004-06-30 | 2014-03-11 | International Business Machines Corporation | Method and structure for strained FinFET devices |
KR100618852B1 (ko) * | 2004-07-27 | 2006-09-01 | 삼성전자주식회사 | 높은 동작 전류를 갖는 반도체 소자 |
US6951784B1 (en) | 2004-08-05 | 2005-10-04 | International Business Machines Corporation | Three-mask method of constructing the final hard mask used for etching the silicon fins for FinFETs |
US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
US7348641B2 (en) * | 2004-08-31 | 2008-03-25 | International Business Machines Corporation | Structure and method of making double-gated self-aligned finFET having gates of different lengths |
US7071064B2 (en) * | 2004-09-23 | 2006-07-04 | Intel Corporation | U-gate transistors and methods of fabrication |
US7422946B2 (en) * | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
US7332439B2 (en) | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
US7241649B2 (en) * | 2004-10-29 | 2007-07-10 | International Business Machines Corporation | FinFET body contact structure |
WO2006069340A2 (en) * | 2004-12-21 | 2006-06-29 | Carnegie Mellon University | Lithography and associated methods, devices, and systems |
US7193279B2 (en) * | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
US7288805B2 (en) * | 2005-02-24 | 2007-10-30 | International Business Machines Corporation | Double gate isolation |
US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
PL1893922T3 (pl) * | 2005-06-16 | 2009-10-30 | Vkr Holding As | Kolektor słoneczny |
US7411252B2 (en) * | 2005-06-21 | 2008-08-12 | International Business Machines Corporation | Substrate backgate for trigate FET |
US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
CN100442295C (zh) * | 2005-08-05 | 2008-12-10 | 中芯国际集成电路制造(上海)有限公司 | 确定半导体ic可靠性可比性的方法 |
US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
US7400031B2 (en) * | 2005-09-19 | 2008-07-15 | International Business Machines Corporation | Asymmetrically stressed CMOS FinFET |
US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
US7566609B2 (en) * | 2005-11-29 | 2009-07-28 | International Business Machines Corporation | Method of manufacturing a semiconductor structure |
US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
US7402856B2 (en) * | 2005-12-09 | 2008-07-22 | Intel Corporation | Non-planar microelectronic device having isolation element to mitigate fringe effects and method to fabricate same |
US7439588B2 (en) * | 2005-12-13 | 2008-10-21 | Intel Corporation | Tri-gate integration with embedded floating body memory cell using a high-K dual metal gate |
US7512017B2 (en) * | 2005-12-21 | 2009-03-31 | Intel Corporation | Integration of planar and tri-gate devices on the same substrate |
US7396711B2 (en) | 2005-12-27 | 2008-07-08 | Intel Corporation | Method of fabricating a multi-cornered film |
US7525160B2 (en) | 2005-12-27 | 2009-04-28 | Intel Corporation | Multigate device with recessed strain regions |
US20070148926A1 (en) * | 2005-12-28 | 2007-06-28 | Intel Corporation | Dual halo implant for improving short channel effect in three-dimensional tri-gate transistors |
JP2007180362A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | 半導体装置 |
US7545008B2 (en) * | 2006-02-03 | 2009-06-09 | The Hong Kong University Of Science And Technology | Complementary metal-oxide-semiconductor transistor structure for high density and high performance integrated circuits |
EP1987541A1 (de) * | 2006-02-13 | 2008-11-05 | Nxp B.V. | Doppelgate-halbleiterbauelemente mit gates mit verschiedenen arbeitsfunktionen und herstellungsverfahren dafür |
US20070235763A1 (en) * | 2006-03-29 | 2007-10-11 | Doyle Brian S | Substrate band gap engineered multi-gate pMOS devices |
US20070232002A1 (en) * | 2006-03-29 | 2007-10-04 | Chang Peter L D | Static random access memory using independent double gate transistors |
US7407847B2 (en) * | 2006-03-31 | 2008-08-05 | Intel Corporation | Stacked multi-gate transistor design and method of fabrication |
US7425500B2 (en) | 2006-03-31 | 2008-09-16 | Intel Corporation | Uniform silicide metal on epitaxially grown source and drain regions of three-dimensional transistors |
US7449373B2 (en) * | 2006-03-31 | 2008-11-11 | Intel Corporation | Method of ion implanting for tri-gate devices |
WO2007133775A2 (en) | 2006-05-15 | 2007-11-22 | Carnegie Mellon University | Integrated circuit, device, system, and method of fabrication |
US7670928B2 (en) * | 2006-06-14 | 2010-03-02 | Intel Corporation | Ultra-thin oxide bonding for S1 to S1 dual orientation bonding |
US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
US7435683B2 (en) * | 2006-09-15 | 2008-10-14 | Intel Corporation | Apparatus and method for selectively recessing spacers on multi-gate devices |
US20080097346A1 (en) * | 2006-09-19 | 2008-04-24 | Alcon, Inc. | Trocar cannula |
US7700470B2 (en) | 2006-09-22 | 2010-04-20 | Intel Corporation | Selective anisotropic wet etching of workfunction metal for semiconductor devices |
US7538391B2 (en) * | 2007-01-09 | 2009-05-26 | International Business Machines Corporation | Curved FINFETs |
US20080173942A1 (en) * | 2007-01-22 | 2008-07-24 | International Business Machines Corporation | STRUCTURE AND METHOD OF MANUFACTURING A STRAINED FinFET WITH STRESSED SILICIDE |
ATE517430T1 (de) * | 2008-02-11 | 2011-08-15 | Nxp Bv | Verfahren zu herstellung eines finfets mit getrennten gates |
JP5285947B2 (ja) * | 2008-04-11 | 2013-09-11 | 株式会社東芝 | 半導体装置、およびその製造方法 |
US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
US20100155801A1 (en) * | 2008-12-22 | 2010-06-24 | Doyle Brian S | Integrated circuit, 1T-1C embedded memory cell containing same, and method of manufacturing 1T-1C memory cell for embedded memory application |
US7999298B2 (en) * | 2008-12-30 | 2011-08-16 | Intel Corporation | Embedded memory cell and method of manufacturing same |
US8105901B2 (en) * | 2009-07-27 | 2012-01-31 | International Business Machines Corporation | Method for double pattern density |
CN102479821B (zh) * | 2010-11-30 | 2014-07-16 | 中国科学院微电子研究所 | 半导体器件及其形成方法 |
CN103022124B (zh) * | 2011-09-22 | 2015-08-19 | 中芯国际集成电路制造(北京)有限公司 | 双栅晶体管及其制造方法 |
US9059001B2 (en) * | 2011-12-16 | 2015-06-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with biased feature |
US8785273B2 (en) | 2012-04-11 | 2014-07-22 | International Business Machines Corporation | FinFET non-volatile memory and method of fabrication |
US9018713B2 (en) | 2012-06-25 | 2015-04-28 | International Business Machines Corporation | Plural differential pair employing FinFET structure |
US9024387B2 (en) | 2012-06-25 | 2015-05-05 | International Business Machines Corporation | FinFET with body contact |
CN103811543B (zh) * | 2012-11-05 | 2018-09-18 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
CN105448688A (zh) * | 2014-07-09 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 栅极的形成方法及半导体器件 |
US9525072B2 (en) | 2014-08-11 | 2016-12-20 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and method of formation |
US9577101B2 (en) * | 2015-03-13 | 2017-02-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain regions for fin field effect transistors and methods of forming same |
CN105632936B (zh) * | 2016-03-22 | 2018-10-16 | 上海华力微电子有限公司 | 一种双栅极鳍式场效应晶体管的制备方法 |
CN106898553A (zh) * | 2017-03-16 | 2017-06-27 | 北京大学 | 一种鳍式场效应晶体管及其制备方法 |
CN106952959B (zh) * | 2017-03-16 | 2020-04-03 | 北京大学 | 一种锗硅沟道鳍式场效应晶体管及其制备方法 |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1601059A (en) * | 1978-05-31 | 1981-10-21 | Secr Defence | Fet devices and their fabrication |
US5315143A (en) * | 1992-04-28 | 1994-05-24 | Matsushita Electric Industrial Co., Ltd. | High density integrated semiconductor device |
US5910912A (en) * | 1992-10-30 | 1999-06-08 | International Business Machines Corporation | Flash EEPROM with dual-sidewall gate |
JP3252578B2 (ja) * | 1993-12-27 | 2002-02-04 | ソニー株式会社 | 平面型絶縁ゲート電界効果トランジスタの製法 |
US5757038A (en) * | 1995-11-06 | 1998-05-26 | International Business Machines Corporation | Self-aligned dual gate MOSFET with an ultranarrow channel |
DE19846063A1 (de) * | 1998-10-07 | 2000-04-20 | Forschungszentrum Juelich Gmbh | Verfahren zur Herstellung eines Double-Gate MOSFETs |
US6333247B1 (en) * | 1999-02-10 | 2001-12-25 | International Business Machines Corporation | Two-step MOSFET gate formation for high-density devices |
US6159782A (en) * | 1999-08-05 | 2000-12-12 | Advanced Micro Devices, Inc. | Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant |
US6483171B1 (en) * | 1999-08-13 | 2002-11-19 | Micron Technology, Inc. | Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same |
US6252284B1 (en) * | 1999-12-09 | 2001-06-26 | International Business Machines Corporation | Planarized silicon fin device |
KR100353551B1 (ko) * | 2000-01-28 | 2002-09-27 | 주식회사 하이닉스반도체 | 실리사이드 형성방법 |
JP4044276B2 (ja) * | 2000-09-28 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
US6472258B1 (en) * | 2000-11-13 | 2002-10-29 | International Business Machines Corporation | Double gate trench transistor |
US6396108B1 (en) * | 2000-11-13 | 2002-05-28 | Advanced Micro Devices, Inc. | Self-aligned double gate silicon-on-insulator (SOI) device |
US6300182B1 (en) * | 2000-12-11 | 2001-10-09 | Advanced Micro Devices, Inc. | Field effect transistor having dual gates with asymmetrical doping for reduced threshold voltage |
US6630388B2 (en) * | 2001-03-13 | 2003-10-07 | National Institute Of Advanced Industrial Science And Technology | Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same |
JP3543117B2 (ja) * | 2001-03-13 | 2004-07-14 | 独立行政法人産業技術総合研究所 | 二重ゲート電界効果トランジスタ |
US6458662B1 (en) * | 2001-04-04 | 2002-10-01 | Advanced Micro Devices, Inc. | Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed |
US6689650B2 (en) * | 2001-09-27 | 2004-02-10 | International Business Machines Corporation | Fin field effect transistor with self-aligned gate |
US6657259B2 (en) * | 2001-12-04 | 2003-12-02 | International Business Machines Corporation | Multiple-plane FinFET CMOS |
US6610576B2 (en) * | 2001-12-13 | 2003-08-26 | International Business Machines Corporation | Method for forming asymmetric dual gate transistor |
US20030151077A1 (en) * | 2002-02-13 | 2003-08-14 | Leo Mathew | Method of forming a vertical double gate semiconductor device and structure thereof |
US6635909B2 (en) * | 2002-03-19 | 2003-10-21 | International Business Machines Corporation | Strained fin FETs structure and method |
US6657252B2 (en) * | 2002-03-19 | 2003-12-02 | International Business Machines Corporation | FinFET CMOS with NVRAM capability |
US6770516B2 (en) * | 2002-09-05 | 2004-08-03 | Taiwan Semiconductor Manufacturing Company | Method of forming an N channel and P channel FINFET device on the same semiconductor substrate |
US6833588B2 (en) * | 2002-10-22 | 2004-12-21 | Advanced Micro Devices, Inc. | Semiconductor device having a U-shaped gate structure |
US6611029B1 (en) * | 2002-11-08 | 2003-08-26 | Advanced Micro Devices, Inc. | Double gate semiconductor device having separate gates |
US7214991B2 (en) * | 2002-12-06 | 2007-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS inverters configured using multiple-gate transistors |
US6812119B1 (en) * | 2003-07-08 | 2004-11-02 | Advanced Micro Devices, Inc. | Narrow fins by oxidation in double-gate finfet |
-
2002
- 2002-11-08 US US10/290,158 patent/US6611029B1/en not_active Expired - Lifetime
-
2003
- 2003-06-24 US US10/602,061 patent/US20040126975A1/en not_active Abandoned
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- 2003-11-03 TW TW092130612A patent/TWI311371B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US6611029B1 (en) | 2003-08-26 |
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GB0504833D0 (en) | 2005-04-13 |
GB2408849A (en) | 2005-06-08 |
TW200421595A (en) | 2004-10-16 |
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KR20050062656A (ko) | 2005-06-23 |
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