CN103022124B - 双栅晶体管及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 56
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 99
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims description 100
- 238000003475 lamination Methods 0.000 claims description 48
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 40
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229910052732 germanium Inorganic materials 0.000 claims description 9
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 230000000717 retained effect Effects 0.000 claims description 8
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种双栅晶体管，包括：衬底上的半导体层；在半导体层中形成的鳍结构，鳍结构具有用于形成源漏区的两个端部和位于两个端部之间的用于形成沟道区的中间部分，中间部分包括垂直于衬底表面的两个相对侧面；设置在中间部分的一个侧面上的第一栅极电介质层和第一栅极；和设置在中间部分的另一个侧面上的第二栅极电介质层和第二栅极。由于在位于中间部分两侧的两个栅极上可分别制作接触，能够分别对两个栅极进行独立控制。为了有利于有效地向沟道施加应力，可形成中间部分的宽度大于两个端部的宽度并且中间部分的长度大于第一栅极的长度和第二栅极的长度中的至少一个的双栅结构，这样形成的双栅结构存在有利于向沟道施加应力的台阶结构。
Description
技术领域
本发明涉及半导体器件及其制造方法，特别涉及双栅晶体管及其制造方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)技术是当今使用的主要电子器件技术。通常通过减小器件的尺寸从而提高了器件速度实现了各代器件之间的性能提高。这通常称作器件“按比例缩小”。
超大规模集成(ULSI)电路通常包括大量的晶体管协作执行用于电子器件的各种功能，其中，使用较多的通常为互补金属氧化物半导体场效应晶体管(CMOSFET)，包括设置在源漏区之间的栅极。栅极提供在栅极氧化物材料上。通常，形成栅极的材料可以是金属材料或者多晶硅、多晶锗、多晶硅锗(SixGe1-x)等多晶材料，控制漏源区之间的沟道区中的电荷载流子以使晶体管导通或截止。晶体管可以是N沟道MOSFET或P沟道MOSFET。
在常规的MOSFET中，掺杂衬底形成源漏区，栅极控制沟道区中的电流。随着MOSFET按比例缩小到100nm以下的沟道长度，常规的MOSFET产生了很多问题。特别是，MOSFET的源漏区之间的相互作用使栅极控制器件导通或截止的能力变差，该现象称作“短沟道效应(SCE)”。与短沟道效应有关的问题，例如源漏区间的漏电以及迁移率降低变得难以克服。
多栅MOSFET由于在沟道的多侧上都有栅极，因此可以从多侧控制栅极，从而降低SCE和增加驱动电流。图1示意性地示出现有技术中的双栅、三栅、Ω栅和四栅MOSFET的结构。
如图1所示，现有的双栅、三栅、Ω栅和四栅MOSFET中的多个栅极都是连接在一起的，多个栅极由同一电极进行控制，不利于对多个栅极进行独立的控制。
另外，在MOSFET器件工作期间，为了增强器件的载流子迁移率，通常可以通过向沟道区施加应力。现有技术提供的多栅MOSFET中难以有效地向沟道区施加所需要的应力。
发明内容
本发明的一个目的在于提供能够分别对两个栅极进行独立控制的双栅晶体管。本发明的另一个目的在于，提供能够有效地向沟道施加应力的双栅晶体管。
根据本发明的第一方面，提供了一种双栅晶体管，包括：衬底上的半导体层；在所述半导体层中形成的鳍结构，所述鳍结构具有用于形成源漏区的两个端部和位于两个端部之间的用于形成沟道区的中间部分，所述用于形成沟道区的中间部分包括垂直于衬底表面的两个相对侧面；设置在所述用于形成沟道区的中间部分的一个侧面上的第一栅极电介质层和第一栅极；以及设置在所述用于形成沟道区的中间部分的另一个侧面上的第二栅极电介质层和第二栅极，其特征在于，所述用于形成沟道区的中间部分的宽度大于所述两个端部的宽度，所述用于形成沟道区的中间部分的长度大于所述第一栅极的长度和所述第二栅极的长度中的至少一个，以及所述第一栅极的高度与所述第二栅极的高度分别与所述用于形成沟道区的中间部分的高度相同，其中长度沿沟道方向，高度沿垂直于衬底表面的方向，宽度沿与长度和高度方向分别垂直的方向。
优选地，所述第一栅极电介质层和第一栅极的长度相同，并且所述第二栅极电介质层和第二栅极的长度相同。
优选地，所述第一栅极电介质层和第一栅极的高度相同，并且所述第二栅极电介质层和第二栅极的高度相同。
优选地，所述第一栅极与所述第二栅极的长度不同。
优选地，所述第一栅极与所述第二栅极的长度相同。
优选地，所述第一栅极与所述第二栅极的宽度不同。
优选地，所述第一栅极与所述第二栅极的宽度相同。
优选地，所述用于形成沟道区的中间部分在宽度方向上分别延伸超出所述用于形成源漏区的两个端部的两侧。
优选地，所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第一栅极的两端。
优选地，所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第一栅极的两端中的至少一端的长度为所述第一栅极的长度的1/5～1/6。
优选地，所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第二栅极的两端。
优选地，所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第二栅极的两端中的至少一端的长度为所述第二栅极的长度的1/5～1/6。
优选地，所述第一栅极和所述第二栅极的材料分别包括多晶硅、多晶锗、多晶硅锗和金属中的至少一种。
优选地，所述第一栅极与所述第二栅极的材料不同。
优选地，所述第一栅极与所述第二栅极的材料相同。
优选地，所述双栅晶体管还包括分别设置在所述第一栅极和所述第二栅极上的第一接触和第二接触。
优选地，所述第一接触和所述第二接触的材料分别包括W、Cu和Al中的至少一种。
优选地，所述第一接触与所述第二接触的材料相同。
优选地，所述第一接触与所述第二接触的材料不同。
优选地，所述第一栅极电介质层与所述第二栅极电介质层的材料分别包括氧化硅、氮化硅和氮氧化硅中的至少一种。
所述第一栅极电介质层与所述第二栅极电介质层的材料相同。
优选地，所述第一栅极电介质层与所述第二栅极电介质层的材料不同。
优选地，所述氮化硅包括掺杂有P的氮化硅。
优选地，所述氮化硅包括掺杂有F的氮化硅。
优选地，所述双栅晶体管还包括设置在所述双栅晶体管上的应力层，所述应力层覆盖所述用于形成沟道区的中间部分的全部、所述第一栅极电介质层和所述第二栅极电介质层的全部、所述第一栅极的一部分、所述第二栅极的一部分、所述用于形成源漏区的两个端部的一部分。
优选地，所述应力层的材料包括压应力状态的氮化硅。
优选地，所述应力层的材料包括张应力状态的氮化硅。
根据本发明的第二方面，提供了一种制造双栅晶体管的方法，包括：提供表面具有半导体层的衬底；在所述半导体层上形成图案化的硬掩模；利用硬掩模刻蚀所述半导体层形成鳍结构，所述鳍结构具有用于形成源漏区的两个端部和位于两个端部之间的用于形成沟道区的中间部分，所述中间部分的侧面与相邻的所述两个端部的侧面共同构成所述鳍结构的垂直于衬底表面的两个相对侧面，其中所述用于形成沟道区的中间部分的宽度大于所述用于形成源漏区的两个端部的宽度；沉积栅极电介质和栅极材料，从而在所述鳍结构的一个侧面上形成栅极电介质和栅极材料的第一叠层，在所述鳍结构的另一个侧面上形成栅极电介质和栅极材料的第二叠层，以及在所述硬掩模上形成栅极电介质和栅极材料的第三叠层；利用所述硬掩模作为停止层进行平坦化，除去所述第三叠层，并且保留在所述鳍结构的两个相对侧面上的所述第一叠层以及所述第二叠层，其中所述第一叠层的高度与所述第二叠层的高度分别与所述用于形成沟道区的中间部分的高度相同；以及对所述第一叠层和第二叠层中的栅极电介质和栅极材料进行选择性刻蚀，从而与所述用于形成沟道区的中间部分对应地形成第一栅极电介质层和第二栅极电介质层以及第一栅极和第二栅极，并且使得所述用于形成沟道区的中间部分的长度大于所述第一栅极的长度和所述第二栅极的长度中的至少一个，其中长度沿沟道方向，高度沿垂直于所述衬底的表面的方向，宽度沿与长度和高度方向分别垂直的方向。
优选地，所述第一栅极电介质层和第一栅极的长度相同，并且所述第二栅极电介质层和第二栅极的长度相同。
优选地，利用化学机械抛光工艺进行平坦化。
优选地，所述第一栅极与所述第二栅极的长度不同。
优选地，所述第一栅极与所述第二栅极的长度相同。
优选地，所述第一栅极与所述第二栅极的宽度不同。
优选地，所述第一栅极与所述第二栅极的宽度相同。
优选地，所述用于形成沟道区的中间部分在宽度方向上分别延伸超出所述用于形成源漏区的两个端部的两侧。
优选地，所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第一栅极的两端。
优选地，所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第一栅极的两端中的至少一端的长度为所述第一栅极的长度的1/5～1/6。
优选地，所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第二栅极的两端。
优选地，所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第二栅极的两端中的至少一端的长度为所述第二栅极的长度的1/5～1/6。
优选地，所述第一栅极和所述第二栅极的材料分别包括多晶硅、多晶锗、多晶硅锗和金属中的至少一种。
优选地，所述第一栅极与所述第二栅极的材料不同。
优选地，所述第一栅极与所述第二栅极的材料相同。
优选地，所述方法还包括在选择性刻蚀之后去除所述硬掩模。
优选地，所述方法还包括在所述第一栅极和所述第二栅极上形成第一接触和第二接触。
优选地，所述第一接触和所述第二接触的材料分别包括W、Cu和Al中的至少一种。
优选地，所述第一接触与所述第二接触的材料相同。
优选地，所述第一接触与所述第二接触的材料不同。
优选地，所述硬掩模的材料包括氮氧化硅和氮化硅中的至少一种。
优选地，所述硬掩模的厚度为50～
优选地，所述第一栅极电介质层与所述第二栅极电介质层的材料分别包括氧化硅、氮化硅和氮氧化硅中的至少一种。
优选地，所述第一栅极电介质层与所述第二栅极电介质层的材料相同。
优选地，所述第一栅极电介质层与所述第二栅极电介质层的材料不同。
优选地，所述氮化硅包括掺杂有P的氮化硅。
优选地，所述氮化硅包括掺杂有F的氮化硅。
优选地，所述方法还包括在所述双栅晶体管上设置应力层，所述应力层覆盖所述用于形成沟道区的中间部分的全部、所述第一栅极电介质层和所述第二栅极电介质层的全部、所述第一栅极的一部分、所述第二栅极的一部分、所述用于形成源漏区的两个端部的一部分。
优选地，所述应力层的材料包括压应力状态的氮化硅。
优选地，所述应力层的材料包括张应力状态的氮化硅。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示意性地示出现有技术中的多栅结构的示图。
图2是示意性地示出制造根据本发明的实施例的双栅结构的工艺流程图。
图3A至图3F是示意性地示出根据本发明的一个实施例的双栅结构在各个制造阶段的俯视图。
图4A至图4F是示意性地示出根据本发明的另一个实施例的双栅结构在各个制造阶段的俯视图。
图5A至图5F是示意性地示出与图4A至图4F对应的双栅结构在各个制造阶段的正视图。
图6是示意性地示出设置有应力层和接触的双栅结构的示图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图2示意性地示出制造根据本发明的实施例的双栅结构的工艺流程图。
图3A至图3F示意性地示出根据本发明的一个实施例的双栅结构在各个制造阶段的俯视图。
下面参考图2所示出的工艺流程图描述图3A至图3F所示的根据本发明的一个实施例的双栅结构在各个制造阶段的示图。
首先，在步骤S210，提供表面具有半导体层的衬底。
接下来，在步骤S220，在半导体层上形成图案化的硬掩模300。
硬掩模的材料可以包括氮氧化硅和氮化硅中的至少一种，硬掩模的厚度例如为50～
接着，在步骤S230，利用图案化的硬掩模刻蚀半导体层以形成鳍结构30。
使用具有不同图案的硬掩模可以形成不同的鳍结构。例如，鳍结构30可以具有用于形成源漏区的两个端部301、302和位于两个端部301、302之间的用于形成沟道区的中间部分303，中间部分303的侧面303f1、303f2与相邻的两个端部301和302的侧面301f1、301f2和302f1、302f2共同构成鳍结构30的垂直于衬底表面的两个相对侧面，其中用于形成沟道区的中间部分303的宽度W303大于用于形成源漏区的两个端部301、302的宽度W301、W302，例如图3A所示。
宽度方向沿纸面的水平方向，即图中所示的X轴方向，沟道长度方向沿Y轴方向，垂直于衬底表面的方向即图中所示的Z轴方向。在本申请文件中，利用统一的XYZ正交坐标系来描述长度、宽度、高度(厚度)。
接下来，在步骤S240，沉积栅极电介质和栅极材料，从而在鳍结构30的一个侧面上形成栅极电介质和栅极材料的第一叠层3041、3051，在鳍结构的另一个侧面上形成栅极电介质和栅极材料的第二叠层3042、3052，以及在硬掩模上形成栅极电介质和栅极材料的第三叠层3043、3053，例如图3B所示。由于栅极电介质在鳍结构与栅极材料之间，所示从图3B的俯视图仅能观察到栅极材料3051、3052、3053，而无法观察到栅极电介质3041、3042、3043。
叠层中的栅极材料分别包括多晶硅、多晶锗、多晶硅锗和金属中的至少一种。根据需要，可以使得叠层中的栅极材料相同，例如都为多晶硅。也可以使得叠层中的栅极材料不同，例如，可以采用多晶锗作为第一叠层中的栅极材料，而采用金属作为第二叠层中的栅极材料。
叠层中栅极电介质的材料分别包括氧化硅、氮化硅和氮氧化硅中的至少一种。氮化硅包括掺杂有P或F的氮化硅。相应于栅极材料的选择，对于叠层中的栅极电介质，也可以选择相同或不同的材料。
例如，利用选择性刻蚀工艺可以实现叠层中的栅极电介质材料或栅极材料不同的情况。
然后，在步骤S250中，利用硬掩模300作为停止层进行平坦化，除去第三叠层3043、3053，并且保留在鳍结构30的两个相对侧面上的第一叠层3041、3051以及第二叠层3042、3052，例如图3C所示。平坦化后，保留在鳍结构30的两个相对侧面上的第一叠层3041、3051和第二叠层3042、3052的高度(或称为厚度)相同，高度(或厚度)方向沿垂直于纸面的方向。
这里，可以利用例如化学机械抛光工艺(CMP)进行平坦化。
接下来，在步骤S260中，对第一叠层和第二叠层中的栅极电介质3041、3042和栅极材料3051、3052进行选择性刻蚀，从而与用于形成沟道区的中间部分303对应地形成第一栅极电介质层3041a和第二栅极电介质层3042a以及第一栅极3051a和第二栅极3052a。
如本领域的技术人员公知的，选择性刻蚀可以包括图形曝光和刻蚀等工艺。图形曝光工艺把掩模板上的图形转移到涂敷有光致抗蚀剂的器件表面，例如图3D所示，在曝光显影后器件表面上仅保留与图形对应的光致抗蚀剂306。
刻蚀工艺把未被光致抗蚀剂遮蔽的地方刻蚀掉，而所保留的光致抗蚀剂作为遮蔽膜保护在其下方的各层材料在刻蚀工艺中不被刻蚀。这里，本领域的技术人员可以根据要刻蚀的材料选择合适的干法或湿法刻蚀工艺。
可以选择合适的图形以使得用于形成沟道区的中间部分的长度大于第一栅极的长度和第二栅极的长度中的至少一个。也就是说，可以选择合适的图形以使得用于形成沟道区的中间部分的长度仅大于两个栅极之一的长度。当然，也可以选择其他合适的图形以使得用于形成沟道区的中间部分的长度L303大于第一栅极的长度L3051a和第二栅极的长度L3052a两者，例如图3E所示。
在MOSFET中，通常使得栅极电介质的长度与相应的栅极的长度相同。在选择性刻蚀中，通过选择合适的图形也可以形成两个栅极的结构完全对称的双栅，例如使得两个栅极的长度、宽度都相同。也可以选择合适的图形形成两个栅极的结构不对称的双栅，例如虽然两个栅极的长度相同，但是两个栅极的宽度不同，例如图3E所示，L3051a＝L3052a，W3051a＞W3052a。通过选择合适的图形还可以形成两个栅极的长度、宽度都不同的双栅结构，或者还可以形成两个栅极的宽度相同但长度不同的双栅结构。
在选择性刻蚀之后还可以进一步刻蚀去除硬掩模300a(步骤270)，形成例如图3F所示的结构。
下面参考图2所示出的工艺流程图描述根据本发明的另一个实施例的双栅结构在各个制造阶段的示图。
图4A至图4F示意性地示出根据本发明的另一个实施例的双栅结构在各个制造阶段的俯视图。
图5A至图5F示意性地示出与图4A至图4F对应的双栅结构在各个制造阶段的正视图。
首先，在步骤S210，提供表面具有半导体层的衬底。
接下来，在步骤S220，在半导体层上形成图案化的硬掩模400。
硬掩模的材料可以包括氮氧化硅和氮化硅中的至少一种，硬掩模的厚度例如为50～
接着，在步骤S230，利用图案化的硬掩模400刻蚀半导体层以形成鳍结构40。
使用具有不同图案的硬掩模可以形成不同的鳍结构。例如图4A所示，鳍结构40可以具有用于形成源漏区的两个端部401、402和位于两个端部401、402之间的用于形成沟道区的中间部分403，中间部分403的侧面403f1、403f2与相邻的两个端部401和402的侧面401f1、401f2和402f1、402f2共同构成鳍结构40的垂直于衬底表面的两个相对侧面，其中中间部分403的宽度W403大于两个端部401、402的宽度W401、W402。
优选地，用于形成沟道区的中间部分403在宽度方向上分别延伸超出用于形成源漏区的两个端部401、402的两侧，例如图4A和5A所示。
接下来，在步骤S240，沉积栅极电介质和栅极材料，从而在鳍结构40的一个侧面上形成栅极电介质和栅极材料的第一叠层4041、4051，在鳍结构40的另一个侧面上形成栅极电介质和栅极材料的第二叠层4042、4052，以及在硬掩模400上形成栅极电介质和栅极材料的第三叠层4043、4053，例如图4B和5B所示。
叠层中的栅极材料分别包括多晶硅、多晶锗、多晶硅锗和金属中的至少一种。根据需要，可以使得叠层中的栅极材料相同，例如都为多晶硅。也可以使得叠层中的栅极材料不同，例如，可以采用多晶锗作为第一叠层中的栅极材料，而采用金属作为第二叠层中的栅极材料。
叠层中栅极电介质的材料分别包括氧化硅、氮化硅和氮氧化硅中的至少一种。氮化硅包括掺杂有P或F的氮化硅。相应于栅极材料的选择，对于叠层中的栅极电介质，也可以选择相同或不同的材料。
例如，利用选择性刻蚀工艺可以实现叠层中的栅极电介质材料或栅极材料不同的情况。
然后，在步骤S250中，利用硬掩模400作为停止层进行平坦化，除去第三叠层4043、4053，并且保留在鳍结构的两个相对侧面上的第一叠层4041、4051以及第二叠层4042、4052，例如图4C和5C所示。平坦化后，保留在鳍结构的两个相对侧面上的第一叠层4041、4051和第二叠层4042、4052的高度相同。
这里，可以利用例如化学机械抛光工艺进行平坦化。
接下来，在步骤S260中，对第一叠层和第二叠层中的栅极电介质4041、4042和栅极材料4051、4052进行选择性刻蚀，从而与用于形成沟道区的中间部分403对应地形成第一栅极电介质层4041a和第二栅极电介质层4042a以及第一栅极4051a和第二栅极4052a。
图形曝光工艺后，器件表面上仅保留与图形对应的光致抗蚀剂406，例如图4D和5D所示。
刻蚀工艺把未被光致抗蚀剂遮蔽的地方刻蚀掉，而所保留的光致抗蚀剂作为遮蔽膜，保护在其下方的各层材料在刻蚀工艺中不被刻蚀。这里，本领域的技术人员可以根据要刻蚀的材料选择合适的干法或湿法刻蚀工艺。
可以选择合适的图形以使得用于形成沟道区的中间部分的长度大于第一栅极的长度和第二栅极的长度中的至少一个。也就是说，可以选择合适的图形以使得用于形成沟道区的中间部分的长度仅大于两个栅极之一的长度。当然，也可以选择其他合适的图形以使得用于形成沟道区的中间部分的长度L403大于第一栅极的长度L4051a和第二栅极的长度L4051a两者。
优选地，用于形成沟道区的中间部分在长度方向上分别延伸超出第一栅极的两端，或者，用于形成沟道区的中间部分在长度方向上分别延伸超出第二栅极的两端。更优选地，用于形成沟道区的中间部分在长度方向上分别延伸超出第一栅极的两端，并且，用于形成沟道区的中间部分在长度方向上也分别延伸超出第二栅极的两端，例如图4E和5E所示。
栅极电介质的长度与相应的栅极的长度相同。通过选择合适的图形也可以形成两个栅极的结构完全对称的双栅，即使得两个栅极的长度、宽度都相同。也可以选择合适的图形形成两个栅极的结构不对称的双栅，例如图4E和5E所示，虽然两个栅极的长度相同，L4051a＝L4052a，但是两个栅极的宽度不同，W4051a＜W4052a。通过选择合适的图形还可以形成两个栅极的长度、宽度都不同的双栅结构，或者还可以形成两个栅极的宽度相同但长度不同的双栅结构。
在选择性刻蚀之后还可以进一步刻蚀去除硬掩模400a(步骤270)，形成例如图4F和5F所示的结构。
图6示意性地示出设置有应力层和接触的双栅结构的示图。
如图6所示，可以在用于形成源漏区的两个端部601、602和栅极6051、6052上分别制作接触601c、602c、6051c、6052c，以便与其他器件相连接。本领域的技术人员可以根据需要选择合适的源漏区接触材料。两个栅极的接触材料可以分别包括W、Cu和Al中的至少一种。相应于前述栅极材料的选择，对于两个栅极上的接触，可以选择相同或不同的材料。
为了有利于有效地向沟道施加应力，可以形成用于形成沟道区的中间部分的宽度大于用于形成源漏区的两个端部的宽度并且用于形成沟道区的中间部分的长度大于第一栅极的长度和第二栅极的长度中的至少一个的双栅结构，这样形成的双栅结构存在有利于向沟道施加应力的台阶结构30s，例如图3F所示。
为了更加有效地向沟道施加应力，还可以形成如4F所示的台阶结构40s，其中用于形成沟道区的中间部分在宽度方向上分别延伸超出用于形成源漏区的两个端部的两侧、在长度方向上分别延伸超出第一栅极的两端、且在长度方向上分别延伸超出第二栅极的两端。这样形成的多个台阶结构40s更有利于有效地向沟道施加应力。例如，为了有效地向沟道施加应力，可以在双栅晶体管上设置例如图6所示的应力层607。图6示出的应力层607覆盖台阶结构60s，即覆盖用于形成沟道区的中间部分603的全部、第一栅极电介质层6041和第二栅极电介质层6042的全部、第一栅极6051的一部分、第二栅极6052的一部分、用于形成源漏区的两个端部601、602的一部分。应力层的材料可以包括压应力状态的氮化硅或张应力状态的氮化硅。
为了器件的工作需要，优选地，用于形成沟道区的中间部分在长度方向上分别延伸超出第一栅极的两端中的至少一端的长度为第一栅极的长度的1/5～1/6，或者用于形成沟道区的中间部分在长度方向上分别延伸超出第二栅极的两端中的至少一端的长度为第二栅极的长度的1/5～1/6。更优选地，用于形成沟道区的中间部分在长度方向上分别延伸超出第一栅极的两端中的至少一端的长度为第一栅极的长度的1/5～1/6，并且用于形成沟道区的中间部分在长度方向上分别延伸超出第二栅极的两端中的至少一端的长度为第二栅极的长度的1/5～1/6。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。在本申请文件中，“第一......”和“第二......”可以可互换地设置。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (57)
1.一种双栅晶体管，包括：
衬底上的半导体层；
在所述半导体层中形成的鳍结构，所述鳍结构具有用于形成源漏区的两个端部和位于两个端部之间的用于形成沟道区的中间部分，所述用于形成沟道区的中间部分包括垂直于衬底表面的两个相对侧面；
设置在所述用于形成沟道区的中间部分的一个侧面上的第一栅极电介质层和第一栅极；以及
设置在所述用于形成沟道区的中间部分的另一个侧面上的第二栅极电介质层和第二栅极，
其特征在于：
所述用于形成沟道区的中间部分的宽度大于所述用于形成源漏区的两个端部的宽度，
所述用于形成沟道区的中间部分的长度大于所述第一栅极的长度和所述第二栅极的长度中的至少一个，以及
所述第一栅极的高度与所述第二栅极的高度分别与所述用于形成沟道区的中间部分的高度相同，
其中长度沿沟道方向，高度沿垂直于衬底表面的方向，宽度沿与长度和高度方向分别垂直的方向。
2.如权利要求1所述的双栅晶体管，其中所述第一栅极电介质层和第一栅极的长度相同，并且所述第二栅极电介质层和第二栅极的长度相同。
3.如权利要求1所述的双栅晶体管，其中所述第一栅极电介质层和第一栅极的高度相同，并且所述第二栅极电介质层和第二栅极的高度相同。
4.如权利要求1所述的双栅晶体管，其中所述第一栅极与所述第二栅极的长度不同。
5.如权利要求1所述的双栅晶体管，其中所述第一栅极与所述第二栅极的长度相同。
6.如权利要求1所述的双栅晶体管，其中所述第一栅极与所述第二栅极的宽度不同。
7.如权利要求1所述的双栅晶体管，其中所述第一栅极与所述第二栅极的宽度相同。
8.如权利要求1所述的双栅晶体管，其中所述用于形成沟道区的中间部分在宽度方向上分别延伸超出所述用于形成源漏区的两个端部的两侧。
9.如权利要求1所述的双栅晶体管，其中所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第一栅极的两端。
10.如权利要求9所述的双栅晶体管，其中所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第一栅极的两端中的至少一端的长度为所述第一栅极的长度的1/5～1/6。
11.如权利要求1所述的双栅晶体管，其中所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第二栅极的两端。
12.如权利要求11所述的双栅晶体管，其中所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第二栅极的两端中的至少一端的长度为所述第二栅极的长度的1/5～1/6。
13.如权利要求1所述的双栅晶体管，其中所述第一栅极和所述第二栅极的材料分别包括多晶硅、多晶锗、多晶硅锗和金属中的至少一种。
14.如权利要求13所述的双栅晶体管，其中所述第一栅极与所述第二栅极的材料不同。
15.如权利要求13所述的双栅晶体管，其中所述第一栅极与所述第二栅极的材料相同。
16.如权利要求1所述的双栅晶体管，还包括分别设置在所述第一栅极和所述第二栅极上的第一接触和第二接触。
17.如权利要求16所述的双栅晶体管，其中所述第一接触和所述第二接触的材料分别包括W、Cu和Al中的至少一种。
18.如权利要求17所述的双栅晶体管，其中所述第一接触与所述第二接触的材料相同。
19.如权利要求17所述的双栅晶体管，其中所述第一接触与所述第二接触的材料不同。
20.如权利要求1所述的双栅晶体管，其中所述第一栅极电介质层与所述第二栅极电介质层的材料分别包括氧化硅、氮化硅和氮氧化硅中的至少一种。
21.如权利要求20所述的双栅晶体管，其中所述第一栅极电介质层与所述第二栅极电介质层的材料相同。
22.如权利要求20所述的双栅晶体管，其中所述第一栅极电介质层与所述第二栅极电介质层的材料不同。
23.如权利要求20所述的双栅晶体管，其中所述氮化硅包括掺杂有P的氮化硅。
24.如权利要求20所述的双栅晶体管，其中所述氮化硅包括掺杂有F的氮化硅。
25.如权利要求1所述的双栅晶体管，还包括设置在所述双栅晶体管上的应力层，所述应力层覆盖所述用于形成沟道区的中间部分的全部、所述第一栅极电介质层和所述第二栅极电介质层的全部、所述第一栅极的一部分、所述第二栅极的一部分、所述用于形成源漏区的两个端部的一部分。
26.如权利要求25所述的双栅晶体管，其中所述应力层的材料包括压应力状态的氮化硅。
27.如权利要求25所述的双栅晶体管，其中所述应力层的材料包括张应力状态的氮化硅。
28.一种制造双栅晶体管的方法，包括：
提供表面具有半导体层的衬底；
在所述半导体层上形成图案化的硬掩模；
利用硬掩模刻蚀所述半导体层形成鳍结构，所述鳍结构具有用于形成源漏区的两个端部和位于两个端部之间的用于形成沟道区的中间部分，所述中间部分的侧面与相邻的所述两个端部的侧面共同构成所述鳍结构的垂直于衬底表面的两个相对侧面，其中所述用于形成沟道区的中间部分的宽度大于所述用于形成源漏区的两个端部的宽度；
沉积栅极电介质和栅极材料，从而在所述鳍结构的一个侧面上形成栅极电介质和栅极材料的第一叠层，在所述鳍结构的另一个侧面上形成栅极电介质和栅极材料的第二叠层，以及在所述硬掩模上形成栅极电介质和栅极材料的第三叠层；
利用所述硬掩模作为停止层进行平坦化，除去所述第三叠层，并且保留在所述鳍结构的两个相对侧面上的所述第一叠层以及所述第二叠层，其中所述第一叠层的高度与所述第二叠层的高度分别与所述用于形成沟道区的中间部分的高度相同；以及
对所述第一叠层和第二叠层中的栅极电介质和栅极材料进行选择性刻蚀，从而与所述用于形成沟道区的中间部分对应地形成第一栅极电介质层和第二栅极电介质层以及第一栅极和第二栅极，并且使得所述用于形成沟道区的中间部分的长度大于所述第一栅极的长度和所述第二栅极的长度中的至少一个，
其中长度沿沟道方向，高度沿垂直于衬底表面的方向，宽度沿与长度和高度方向分别垂直的方向。
29.如权利要求28所述的方法，其中所述第一栅极电介质层和第一栅极的长度相同，并且所述第二栅极电介质层和第二栅极的长度相同。
30.如权利要求28所述的方法，其中利用化学机械抛光工艺进行平坦化。
31.如权利要求28所述的方法，其中所述第一栅极与所述第二栅极的长度不同。
32.如权利要求28所述的方法，其中所述第一栅极与所述第二栅极的长度相同。
33.如权利要求28所述的方法，其中所述第一栅极与所述第二栅极的宽度不同。
34.如权利要求28所述的方法，其中所述第一栅极与所述第二栅极的宽度相同。
35.如权利要求28所述的方法，其中所述用于形成沟道区的中间部分在宽度方向上分别延伸超出所述用于形成源漏区的两个端部的两侧。
36.如权利要求28所述的方法，其中所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第一栅极的两端。
37.如权利要求36所述的方法，其中所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第一栅极的两端中的至少一端的长度为所述第一栅极的长度的1/5～1/6。
38.如权利要求28所述的方法，其中所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第二栅极的两端。
39.如权利要求28所述的方法，其中所述用于形成沟道区的中间部分在长度方向上分别延伸超出所述第二栅极的两端中的至少一端的长度为所述第二栅极的长度的1/5～1/6。
40.如权利要求28所述的方法，其中所述第一栅极和所述第二栅极的材料分别包括多晶硅、多晶锗、多晶硅锗和金属中的至少一种。
41.如权利要求40所述的方法，其中所述第一栅极与所述第二栅极的材料不同。
42.如权利要求40所述的方法，其中所述第一栅极与所述第二栅极的材料相同。
43.如权利要求28所述的方法，还包括在选择性刻蚀之后去除所述硬掩模。
44.如权利要求43所述的方法，还包括在所述第一栅极和所述第二栅极上形成第一接触和第二接触。
45.如权利要求44所述的方法，其中所述第一接触和所述第二接触的材料分别包括W、Cu和Al中的至少一种。
46.如权利要求45所述的方法，其中所述第一接触与所述第二接触的材料相同。
47.如权利要求45所述的方法，其中所述第一接触与所述第二接触的材料不同。
48.如权利要求28所述的方法，其中所述硬掩模的材料包括氮氧化硅和氮化硅中的至少一种。
49.如权利要求28所述的方法，其中所述硬掩模的厚度为50～
50.如权利要求28所述的方法，其中所述第一栅极电介质层与所述第二栅极电介质层的材料分别包括氧化硅、氮化硅和氮氧化硅中的至少一种。
51.如权利要求50所述的方法，其中所述第一栅极电介质层与所述第二栅极电介质层的材料相同。
52.如权利要求50所述的方法，其中所述第一栅极电介质层与所述第二栅极电介质层的材料不同。
53.如权利要求50所述的方法，其中所述氮化硅包括掺杂有P的氮化硅。
54.如权利要求50所述的方法，其中所述氮化硅包括掺杂有F的氮化硅。
55.如权利要求43所述的方法，还包括在所述双栅晶体管上设置应力层，所述应力层覆盖所述用于形成沟道区的中间部分的全部、所述第一栅极电介质层和所述第二栅极电介质层的全部、所述第一栅极的一部分、所述第二栅极的一部分、所述用于形成源漏区的两个端部的一部分。
56.如权利要求55所述的方法，其中所述应力层的材料包括压应力状态的氮化硅。
57.如权利要求55所述的方法，其中所述应力层的材料包括张应力状态的氮化硅。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110282916.7A CN103022124B (zh) | 2011-09-22 | 2011-09-22 | 双栅晶体管及其制造方法 |
| US13/324,945 US8502289B2 (en) | 2011-09-22 | 2011-12-13 | Double gate transistor and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110282916.7A CN103022124B (zh) | 2011-09-22 | 2011-09-22 | 双栅晶体管及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103022124A CN103022124A (zh) | 2013-04-03 |
| CN103022124B true CN103022124B (zh) | 2015-08-19 |
Family
ID=47910312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110282916.7A Active CN103022124B (zh) | 2011-09-22 | 2011-09-22 | 双栅晶体管及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8502289B2 (zh) |
| CN (1) | CN103022124B (zh) |
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| WO2019012839A1 (ja) | 2017-07-12 | 2019-01-17 | ソニーセミコンダクタソリューションズ株式会社 | トランジスタ及び電子機器 |
| TWI788501B (zh) | 2018-02-02 | 2023-01-01 | 日商索尼半導體解決方案公司 | 半導體裝置 |
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-
2011
- 2011-09-22 CN CN201110282916.7A patent/CN103022124B/zh active Active
- 2011-12-13 US US13/324,945 patent/US8502289B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8502289B2 (en) | 2013-08-06 |
| US20130075811A1 (en) | 2013-03-28 |
| CN103022124A (zh) | 2013-04-03 |
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