CN107785259B - 一种半导体器件及制备方法、电子装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 115
- 238000002360 preparation method Methods 0.000 title abstract description 10
- 239000010410 layer Substances 0.000 claims abstract description 342
- 238000000034 method Methods 0.000 claims abstract description 133
- 125000006850 spacer group Chemical group 0.000 claims abstract description 121
- 239000000463 material Substances 0.000 claims abstract description 109
- 239000011241 protective layer Substances 0.000 claims abstract description 93
- 238000005530 etching Methods 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 238000002955 isolation Methods 0.000 claims abstract description 43
- 238000000059 patterning Methods 0.000 claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 claims description 23
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 10
- 230000001681 protective effect Effects 0.000 claims description 8
- 238000009966 trimming Methods 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 50
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 238000000231 atomic layer deposition Methods 0.000 description 10
- 238000000151 deposition Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 10
- 239000012212 insulator Substances 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 230000009969 flowable effect Effects 0.000 description 6
- 239000003292 glue Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 229910010038 TiAl Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
本发明涉及一种半导体器件及制备方法、电子装置。所述方法包括：提供半导体衬底，在半导体衬底上形成有若干鳍片以及位于所述鳍片上的若干栅极结构，在所述栅极结构上还形成有包围所述栅极结构的间隙壁层，所述半导体衬底上还形成有隔离材料层，所述隔离材料层部分地覆盖所述间隙壁层，以露出所述间隙壁层的顶部；在所述间隙壁层的侧壁上形成保护层，以覆盖所述间隙壁层的侧壁；在所述隔离材料层上和所述间隙壁层上形成介电层，以覆盖所述隔离材料层和所述间隙壁层；图案化所述介电层，以形成开口，露出所述保护层；以所述保护层为掩膜蚀刻所述介电层，在相邻的所述栅极结构之间形成接触孔开口。所述方法增大了自对准接触孔的蚀刻工艺窗口。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及制备方法、电子装置。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
在FinFET器件中通常需要通过多个中间掩膜工艺(several-reticle approach)图案化以形成接触孔开口，其中接触孔仅位于栅极区域，自对准接触孔(self-aligned CT，SAC)电连接有源区和栅极。
在自对准接触孔(self-aligned CT，SAC)的制备过程中所述栅极上的间隙壁用于定义所述SAC的轮廓，但目前所述间隙壁往往会被过蚀刻，造成损失，严重影响SAC的轮廓。
因此，有必要提出一种新的半导体器件及制备方法，以解决现有的技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明提供了一种半导体器件的制备方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有若干鳍片以及位于所述鳍片上的若干栅极结构，在所述栅极结构上还形成有包围所述栅极结构的间隙壁层，所述半导体衬底上还形成有隔离材料层，所述隔离材料层部分地覆盖所述间隙壁层，以露出所述间隙壁层的顶部；
在所述间隙壁层的侧壁上形成保护层，以覆盖所述间隙壁层的侧壁；
在所述隔离材料层上和所述间隙壁层上形成介电层，以覆盖所述隔离材料层和所述间隙壁层；
图案化所述介电层，以形成开口，露出所述保护层；
以所述保护层为掩膜蚀刻所述介电层，在相邻的所述栅极结构之间形成接触孔开口。
可选地，在形成所述保护层之前还进一步包括对露出的所述间隙壁层进行修剪的步骤，以减小露出的所述间隙壁层的宽度。
可选地，形成所述保护层的方法包括：
在所述隔离材料层上和所述间隙壁层上形成保护材料层，以覆盖所述隔离材料层和所述间隙壁层；
蚀刻所述保护材料层，以在所述间隙壁层的侧壁上形成所述保护层。
可选地，所述保护层包括BN和TiN中的一种。
可选地，在形成所述接触孔开口之后所述方法还进一步包括去除所述保护层的步骤。
可选地，形成所述间隙壁层的步骤包括：
提供半导体衬底，在所述半导体衬底上形成有所述鳍片和所述栅极结构，所述栅极结构至少包括位于顶部的导电层，所述栅极结构的侧壁上形成有间隙壁材料层；
回蚀刻所述导电层，以在所述间隙壁材料层之间形成凹槽；
使用所述间隙壁材料层填充所述凹槽，以覆盖所述导电层，以形成包围所述栅极结构的所述间隙壁层。
可选地，形成所述隔离材料层的步骤包括：
在所述鳍片以及所述间隙壁层上形成隔离材料层，以覆盖所述鳍片和所述间隙壁层；
回蚀刻所述隔离材料层，以露出所述间隙壁层的顶部。
可选地，所述开口的关键尺寸大于所述接触孔开口的关键尺寸。
本发明还提供了一种半导体器件，所述半导体器件通过上述方法制备得到。
本发明还提供了一种电子装置，所述电子装置包括上述的半导体器件。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法中在露出的所述间隙壁层的侧壁上形成保护层，所述保护层位于所述间隙壁的顶角处，所述保护层具有较大的硬度，在后续的接触孔开口的蚀刻过程中所述保护层保护所述接触孔开口的侧壁(例如所述间隙壁的侧壁或者介电层)轮廓，避免造成过蚀刻，造成轮廓性能变差，通过所述方法增大了所述自对准接触孔(self-aligned CT，SAC)的蚀刻工艺窗口，进一步提高了所述半导体器件的良率和性能。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明所述半导体器件的制备工艺流程图；
图2a-2f示出了本发明所述半导体器件的制备方法依次实施所获得结构的剖面示意图；
图3a-3e示出了本发明所述半导体器件的制备方法依次实施所获得结构的剖面示意图；
图4示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有若干鳍片以及位于所述鳍片上的若干栅极结构，在所述栅极结构上还形成有包围所述栅极结构的间隙壁层，所述半导体衬底上还形成有隔离材料层，所述隔离材料层部分地覆盖所述间隙壁层，以露出所述间隙壁层的顶部；
在所述间隙壁层的侧壁上形成保护层，以覆盖所述间隙壁层的侧壁；
在所述隔离材料层上和所述间隙壁层上形成介电层，以覆盖所述隔离材料层和所述间隙壁层；
图案化所述介电层，以形成开口，露出所述保护层；
以所述保护层为掩膜蚀刻所述介电层，在相邻的所述栅极结构之间形成接触孔开口。
其中，作为一种替换实施方式，在形成所述保护层之前还进一步包括对露出的所述间隙壁层进行修剪的步骤，以减小露出的所述间隙壁层的宽度。
其中，所述保护层使用与所述介电层具有较大蚀刻选择比的材料，以防止在蚀刻过程中过蚀刻。
例如，所述保护层使用较大硬度的硬掩膜层，以保证在所述间隙壁的顶角处形成硬度较大的保护层，从而保证所述自对准接触孔(self-aligned CT，SAC)的轮廓。
可选地，所述保护层可以使用BN和TiN中的一种。
当所述保护层使用TiN时，在形成所述接触孔开口之后所述方法还进一步包括去除所述保护层的步骤。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法中在露出的所述间隙壁层的侧壁上形成保护层，所述保护层位于所述间隙壁的顶角处，所述保护层具有较大的硬度，在后续的接触孔开口的蚀刻过程中所述保护层保护所述接触孔开口的侧壁(例如所述间隙壁的侧壁或者介电层)轮廓，避免造成过蚀刻，造成轮廓性能变差，通过所述方法增大了所述自对准接触孔(self-aligned CT，SAC)的蚀刻工艺窗口，进一步提高了所述半导体器件的良率和性能。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例一
下面参考图1和图2a-2f对本发明的半导体器件的制备方法做详细描述，图1示出了本发明所述半导体器件的制备工艺流程图；图2a-2f示出了本发明所述半导体器件的制备方法依次实施所获得结构的剖面示意图。
本发明提供一种半导体器件的制备方法，如图1所示，该制备方法的主要步骤包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片以及位于所述鳍片上的若干栅极结构，在所述栅极结构上还形成有包围所述栅极结构的间隙壁层，所述半导体衬底上还形成有隔离材料层，所述隔离材料层部分地覆盖所述间隙壁层，以露出所述间隙壁层的顶部；
步骤S2：在所述间隙壁层的侧壁上形成保护层，以覆盖所述间隙壁层的侧壁；
步骤S3：在所述隔离材料层上和所述间隙壁层上形成介电层，以覆盖所述隔离材料层和所述间隙壁层；
步骤S4：图案化所述介电层，以形成开口，露出所述保护层；
步骤S5：以所述保护层为掩膜蚀刻所述介电层，在相邻的所述栅极结构之间形成接触孔开口。
下面，对本发明的半导体器件的制备方法的具体实施方式做详细的说明。
首先，执行步骤一，提供半导体衬底，在所述半导体衬底上形成有若干鳍片201以及位于所述鳍片上的若干栅极结构204，在所述栅极结构204上还形成有包围所述栅极结构的间隙壁层203，所述半导体衬底上还形成有隔离材料层202，所述隔离材料层部分地覆盖所述间隙壁层，以露出所述间隙壁层的顶部。
具体地，如图2a所示，在该步骤中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中半导体衬底使用硅。
其中，所述栅极结构的形成方法可以包括以下步骤：
在所述半导体衬底上形成垫氧化物层(Pad oxide)，其中所述垫氧化物层(Padoxide)的形成方法可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。
进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
所述方法还可以进一步包括以下步骤：
在半导体衬底上形成多个鳍片，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。
具体地，所述鳍片的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片。
在所述半导体衬底以及所述鳍片上形成虚拟栅极氧化物层和虚拟栅极，以覆盖所述鳍片。具体地，在该步骤中沉积虚拟栅极氧化物层和虚拟栅极材料层。
其中，所述虚拟栅极氧化物层可以使用常用的氧化物，例如SiO2，所述虚拟栅极材料层可以使用本领域常用的半导体材料，例如可以使用多晶硅等，并不局限于某一种，在此不再一一列举、
所述栅极材料层的沉积方法可以使用化学气相沉积或者原子层沉积等方法。然后图案化所述虚拟栅极氧化物层和栅极材料层，以形成环绕所述鳍片的虚拟栅极。
具体地，在所述虚拟栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述虚拟栅极材料层，以形成虚拟栅极。
在所述虚拟栅极结构的侧壁上形成偏移侧墙和间隙壁。
具体地，所述方法还进一步包括在所述虚拟栅极的两侧形成偏移侧墙(offsetspacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极结构两侧形成偏移侧墙的工艺可以为化学气相沉积，本实施例中，所述偏移侧墙的厚度可以小到80埃。
可选地，在所述虚拟栅极两侧执行LDD离子注入步骤并活化。
可选地，在所述虚拟栅极的偏移侧墙上形成间隙壁。
具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)材料层，所述间隙壁材料层可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁材料层为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层。
执行源漏LDD注入，并在所述虚拟栅极的两侧外延生长半导体材料层，以形成抬升源漏。具体地，在该步骤中可以使用本领常用的方法执行源漏LDD注入，在此不再赘述。
可选地，还可以再次执行离子注入步骤并进行快速热退火。
在本发明中为了证激活杂质又能抑制杂质的深度和横向扩散，执行完所述离子注入后进行快速热退火，可选地，所述快速热退火温度为1000-1050℃。
沉积所述层间介电层202并平坦化，以填充所述虚拟栅极之间的间隙。
具体地，沉积层间介电层202并平坦化，平坦化所述对层间介电层至所述虚拟栅极的顶部。
其中，所述层间介电层可以使用本领域中常用的介电材料，例如各种氧化物等，在该实施例中层间介电层202可以使用SiO2，其厚度并不局限于某一数值。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
去除所述虚拟栅极氧化物层和所述虚拟栅极，以形成凹槽。具体地，所述去除的方法可以是光刻和蚀刻。在蚀刻过程中所用的气体包括HBr，其作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。
然后使用SiCoNi的方法去除所述虚拟栅极氧化物层，以露出所述鳍片。在该步骤中为了减小去除所述虚拟栅极氧化物层过程中对其他材料层的损坏，不再使用HF进行蚀刻，而是使用选择性更高的SiCoNi制程，通过所述方法去除所述虚拟栅极氧化物层，不会对器件造成损坏。
在所述凹槽中形成界面层、高K介电层。
其中所述高K介电层可以使用本领域常用的介电材料，例如在Hf02中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。形成所述高K介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。
在所述高K介电层上形成功函数层，所述功函数层使用TiAl，然后形成粘结胶层，在所述粘结胶层上沉积导电层，以覆盖所述粘结胶层同时填充所述凹槽。
所述导电层使用金属，例如W。
执行步骤二，回蚀刻所述导电层，以在所述间隙壁之间形成凹槽。
具体地，例如在本发明中可以选择N2作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中使用较大的气体流量，可选地，在本发明所述N2的流量为30-300sccm，例如为50-100sccm。
执行步骤三，在所述凹槽中沉积间隙壁材料层，以覆盖所述导电层，以形成包围所述栅极结构的所述间隙壁层。
具体地，在该步骤中，所述间隙壁材料层可以使用氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。
其中，沉积所述间隙壁材料层的方法包括先执行原子层沉积(ALD)。
然后沉积隔离材料层，以覆盖所述鳍片结构。
具体地，沉积隔离材料层，以完全填充鳍片之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。
然后回蚀刻所述隔离材料层，以露出所述间隙壁层的顶部。具体地，回蚀刻所述隔离材料层，以露出部分所述间隙壁层的顶部，如图2b所示，例如回蚀刻所述隔离材料层至所述栅极结构顶部以上以及所述间隙壁层以下。
执行步骤四，在所述间隙壁层的侧壁上形成保护层2051，以覆盖所述间隙壁层的侧壁。
具体地，在所述间隙壁层的侧壁上形成保护层的方法包括：
在所述隔离材料层上和所述间隙壁层上形成保护材料层205，以覆盖所述隔离材料层和所述间隙壁层，如图2c所示；
蚀刻所述保护材料层，以在所述间隙壁层的侧壁上形成所述保护层2051，如图2d所示。
其中，所述保护层使用与所述介电层具有较大蚀刻选择比的材料，以防止在蚀刻过程中过蚀刻。
例如，所述保护层使用较大硬度的硬掩膜层，以保证在所述间隙壁的顶角处具有硬度较大的保护层，从而保证所述自对准接触孔(self-aligned CT，SAC)的轮廓。
可选地，所述保护层可以使用BN和TiN中的一种。
当所述保护层使用TiN时，在形成所述接触孔开口之后所述方法还进一步包括去除所述保护层的步骤。
执行步骤五，在所述隔离材料层上和所述间隙壁层上形成介电层206，以覆盖所述隔离材料层和所述间隙壁层。
具体地，如图2e所示，在该步骤通过所述介电层206的形成方法使用流动式化学气相沉积法(Flowable CVD:FCVD)。
可选地，在本发明的一具体实施方式中所述介电层206可以使用SiO2。
该步骤还包括平坦化所述介电层至所述间隙壁层，以得到平坦的表面。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
执行步骤六，图案化所述介电层，以形成开口，露出所述保护层；以所述保护层为掩膜蚀刻所述介电层，在相邻的所述栅极结构之间形成接触孔开口。
具体地，如图2f所示，所述开口的关键尺寸大于所述接触孔开口的关键尺寸。
在所述蚀刻中在形成所述开口之后，可以露出所述保护层，由于所述保护层使用较大硬度的硬掩膜层，以保证在所述间隙壁的顶角处具有硬度较大的保护层，从而保证所述自对准接触孔(self-aligned CT，SAC)的轮廓。
至此，完成了本发明实施例的半导体器件的制备方法的相关步骤的介绍。所述方法还可以包括形成晶体管的步骤以及其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过目前工艺中的各种工艺来实现，此处不再赘述。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法中在露出的所述间隙壁层的侧壁上形成保护层，所述保护层位于所述间隙壁的顶角处，所述保护层具有较大的硬度，在后续的接触孔开口的蚀刻过程中所述保护层保护所述接触孔开口的侧壁(例如所述间隙壁的侧壁或者介电层)轮廓，避免造成过蚀刻，造成轮廓性能变差，通过所述方法增大了所述自对准接触孔(self-aligned CT，SAC)的蚀刻工艺窗口，进一步提高了所述半导体器件的良率和性能。
实施例二
本发明还提供了一种替换性实施方式，下面结合图3a-3e做进一步说明。
首先，执行步骤一，提供半导体衬底，在所述半导体衬底上形成有若干鳍片301以及位于所述鳍片上的若干栅极结构304，在所述栅极结构304上还形成有包围所述栅极结构的间隙壁层303，所述半导体衬底上还形成有隔离材料层302，所述隔离材料层部分地覆盖所述间隙壁层，以露出所述间隙壁层的顶部。
具体地，如图3a所示，在该步骤中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中半导体衬底使用硅。
其中，所述栅极结构的形成方法可以包括以下步骤：
在所述半导体衬底上形成垫氧化物层(Pad oxide)，其中所述垫氧化物层(Padoxide)的形成方法可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。
进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
所述方法还可以进一步包括以下步骤：
在半导体衬底上形成多个鳍片，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。
具体地，所述鳍片的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片。
在所述半导体衬底以及所述鳍片上形成虚拟栅极氧化物层和虚拟栅极，以覆盖所述鳍片。具体地，在该步骤中沉积虚拟栅极氧化物层和虚拟栅极材料层。
其中，所述虚拟栅极氧化物层可以使用常用的氧化物，例如SiO2，所述虚拟栅极材料层可以使用本领域常用的半导体材料，例如可以使用多晶硅等，并不局限于某一种，在此不再一一列举、
所述栅极材料层的沉积方法可以使用化学气相沉积或者原子层沉积等方法。然后图案化所述虚拟栅极氧化物层和栅极材料层，以形成环绕所述鳍片的虚拟栅极。
具体地，在所述虚拟栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述虚拟栅极材料层，以形成虚拟栅极。
在所述虚拟栅极结构的侧壁上形成偏移侧墙和间隙壁材料层。
具体地，所述方法还进一步包括在所述虚拟栅极的两侧形成偏移侧墙(offsetspacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极结构两侧形成偏移侧墙的工艺可以为化学气相沉积，本实施例中，所述偏移侧墙的厚度可以小到80埃。
可选地，在所述虚拟栅极两侧执行LDD离子注入步骤并活化。
可选地，在所述虚拟栅极的偏移侧墙上形成间隙壁材料层。
具体地，在所形成的偏移侧墙上形成间隙壁材料层(Spacer)，所述间隙壁材料层可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁材料层为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层。
执行源漏LDD注入，并在所述虚拟栅极的两侧外延生长半导体材料层，以形成抬升源漏。具体地，在该步骤中可以使用本领常用的方法执行源漏LDD注入，在此不再赘述。
可选地，还可以再次执行离子注入步骤并进行快速热退火。
在本发明中为了证激活杂质又能抑制杂质的深度和横向扩散，执行完所述离子注入后进行快速热退火，可选地，所述快速热退火温度为1000-1050℃。
沉积所述层间介电层302并平坦化，以填充所述虚拟栅极之间的间隙。
具体地，沉积层间介电层302并平坦化，平坦化所述对层间介电层至所述虚拟栅极的顶部。
其中，所述层间介电层可以使用本领域中常用的介电材料，例如各种氧化物等，在该实施例中层间介电层302可以使用SiO2，其厚度并不局限于某一数值。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
去除所述虚拟栅极氧化物层和所述虚拟栅极，以形成凹槽。具体地，所述去除的方法可以是光刻和蚀刻。在蚀刻过程中所用的气体包括HBr，其作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。
然后使用SiCoNi的方法去除所述虚拟栅极氧化物层，以露出所述鳍片。在该步骤中为了减小去除所述虚拟栅极氧化物层过程中对其他材料层的损坏，不再使用HF进行蚀刻，而是使用选择性更高的SiCoNi制程，通过所述方法去除所述虚拟栅极氧化物层，不会对器件造成损坏。
在所述凹槽中形成界面层、高K介电层。
其中所述高K介电层可以使用本领域常用的介电材料，例如在Hf02中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。形成所述高K介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。
在所述高K介电层上形成功函数层，所述功函数层使用TiAl，然后形成粘结胶层，在所述粘结胶层上沉积导电层，以覆盖所述粘结胶层同时填充所述凹槽。
所述导电层使用金属，例如W。
执行步骤二，回蚀刻所述导电层，以在所述间隙壁之间形成凹槽。
具体地，例如在本发明中可以选择N2中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中使用较大的气体流量，可选地，在本发明所述N2的流量为30-300sccm，例如为50-100sccm。
执行步骤三，在所述凹槽中沉积间隙壁材料层，以覆盖所述导电层，以形成包围所述栅极结构的所述间隙壁层。
具体地，在该步骤中，所述间隙壁材料层可以使用氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。
其中，沉积所述间隙壁材料层的方法包括先执行原子层沉积(ALD)。
然后沉积隔离材料层，以覆盖所述鳍片结构。
具体地，沉积隔离材料层，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。
然后回蚀刻所述隔离材料层，以露出所述间隙壁层的顶部。具体地，回蚀刻所述隔离材料层，以露出部分所述间隙壁层的顶部，例如回蚀刻所述隔离材料层至所述栅极结构顶部以上以及所述间隙壁层以下。
执行步骤四，对露出所述间隙壁层进行修剪，以减小所述露出所述间隙壁层的宽度。
具体地，如图3a所示，在该步骤中对所述间隙壁层顶部的侧壁进行修剪，例如通过蚀刻去除部分所述间隙壁层顶部的侧壁，以减小所述间隙壁层顶部的侧壁的关键尺寸。
在该步骤中去除的宽度可以与后续工艺中形成的保护层的宽度相同。
执行步骤五，在所述间隙壁层的侧壁上形成保护层3051，以覆盖所述间隙壁层的侧壁。
具体地，在所述间隙壁层的侧壁上形成保护层的方法包括：
在所述隔离材料层上和所述间隙壁层上形成保护材料层305，以覆盖所述隔离材料层和所述间隙壁层，如图3b所示；
蚀刻所述保护材料层，以在所述间隙壁层的侧壁上形成所述保护层3051，如图3c所示。
其中，所述保护层使用与所述介电层具有较大蚀刻选择比的材料，以防止在蚀刻过程中过蚀刻。
例如，所述保护层使用较大硬度的硬掩膜层，以保证在所述间隙壁的顶角处具有硬度较大的保护层，从而保证所述自对准接触孔(self-aligned CT，SAC)的轮廓。
可选地，所述保护层可以使用BN和TiN中的一种。
当所述保护层使用TiN时，在形成所述接触孔开口之后所述方法还进一步包括去除所述保护层的步骤。
执行步骤六，在所述隔离材料层上和所述间隙壁层上形成介电层306，以覆盖所述隔离材料层和所述间隙壁层。
具体地，如图3d所示，在该步骤通过所述介电层306的形成方法使用流动式化学气相沉积法(Flowable CVD:FCVD)。
可选地，在本发明的一具体实施方式中所述介电层306可以使用SiO2。
该步骤还包括平坦化所述介电层至所述间隙壁层，以得到平坦的表面。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
执行步骤七，图案化所述介电层，以形成开口，露出所述保护层；以所述保护层为掩膜蚀刻所述介电层，在相邻的所述栅极结构之间形成接触孔开口。
具体地，如图3d所示，所述开口的关键尺寸大于所述接触孔开口的关键尺寸。
在所述蚀刻中在形成所述开口之后，可以露出所述保护层，由于所述保护层使用较大硬度的硬掩膜层，以保证在所述间隙壁的顶角处具有硬度较大的保护层，从而保证所述自对准接触孔(self-aligned CT，SAC)的轮廓。
至此，完成了本发明实施例的半导体器件的制备方法的相关步骤的介绍。所述方法还可以包括形成晶体管的步骤以及其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过目前工艺中的各种工艺来实现，此处不再赘述。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法中在露出的所述间隙壁层的侧壁上形成保护层，所述保护层位于所述间隙壁的顶角处，所述保护层具有较大的硬度，在后续的接触孔开口的蚀刻过程中所述保护层保护所述接触孔开口的侧壁(例如所述间隙壁的侧壁或者介电层)轮廓，避免造成过蚀刻，造成轮廓性能变差，通过所述方法增大了所述自对准接触孔(self-aligned CT，SAC)的蚀刻工艺窗口，进一步提高了所述半导体器件的良率和性能。
实施例三
本发明还提供了一种半导体器件，所述半导体器件包括：
半导体衬底；
鳍片，位于所述半导体衬底上；
栅极结构，位于所述鳍片上方，所述栅极结构的侧壁上形成有间隙壁，在所述间隙壁的顶部侧壁上形成有保护层；
接触孔开口，位于相邻的所述栅极结构之间。
其中，所述半导体器件包括半导体衬底，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在该实施例中半导体衬底101使用硅。
具体地，在半导体衬底上形成有多个鳍片，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。
所述半导体器件还进一步包括环绕所述鳍片设置的栅极结构，所述栅极结构的侧壁上形成有偏移侧墙和间隙壁。
所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。
在所形成的偏移侧墙上形成有间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。
在所述栅极结构的两侧形成有抬升源漏。所述栅极结构包括界面层，在本发明中使用臭氧对所述半导体衬底进行化学氧化，形成界面层。
其中，所述保护层使用与所述介电层具有较大蚀刻选择比的材料，以防止在蚀刻过程中过蚀刻。
例如，所述保护层使用较大硬度的硬掩膜层，以保证在所述间隙壁的顶角处具有硬度较大的保护层，从而保证所述自对准接触孔(self-aligned CT，SAC)的轮廓。
可选地，所述保护层可以使用BN和TiN中的一种。
当所述保护层使用TiN时，在形成所述接触孔开口之后所述方法还进一步包括去除所述保护层的步骤。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件，所述半导体器件在制备方法中在露出的所述间隙壁层的侧壁上形成保护层，所述保护层位于所述间隙壁的顶角处，所述保护层具有较大的硬度，在后续的接触孔开口的蚀刻过程中所述保护层保护所述接触孔开口的侧壁(例如所述间隙壁的侧壁或者介电层)轮廓，避免造成过蚀刻，造成轮廓性能变差，通过所述方法增大了所述自对准接触孔(self-aligned CT，SAC)的蚀刻工艺窗口，进一步提高了所述半导体器件的良率和性能。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。
实施例四
本发明的另一个实施例提供一种电子装置，其包括半导体器件，该半导体器件为前述实施例三中的半导体器件，或根据实施例一或二所述的半导体器件的制备方法所制得的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
由于包括的半导体器件件具有更高的性能，该电子装置同样具有上述优点。
其中，图4示出移动电话手机的示例。移动电话手机400被设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
其中所述移动电话手机包括前述的半导体器件，或根据实施例一或二所述的半导体器件的制备方法所制得的半导体器件，所述半导体器件包括半导体衬底；鳍片，位于所述半导体衬底上；栅极结构，位于所述鳍片上方，所述栅极结构的侧壁上形成有间隙壁，在所述间隙壁的顶部侧壁上形成有保护层；接触孔开口，位于相邻的所述栅极结构之间。所述半导体器件在制备方法中在露出的所述间隙壁层的侧壁上形成保护层，所述保护层位于所述间隙壁的顶角处，所述保护层具有较大的硬度，在后续的接触孔开口的蚀刻过程中所述保护层保护所述接触孔开口的侧壁(例如所述间隙壁的侧壁或者介电层)轮廓，避免造成过蚀刻，造成轮廓性能变差，通过所述方法增大了所述自对准接触孔(self-aligned CT，SAC)的蚀刻工艺窗口，进一步提高了所述半导体器件的良率和性能。
本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (8)
1.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有若干鳍片以及位于所述鳍片上的若干栅极结构，在所述栅极结构上还形成有包围并覆盖所述栅极结构的间隙壁层，所述半导体衬底上还形成有隔离材料层，所述隔离材料层部分地覆盖所述间隙壁层，以露出所述间隙壁层的顶部；
在所述间隙壁层的侧壁上形成保护层，以覆盖所述间隙壁层的侧壁；
同时在所述隔离材料层上和所述间隙壁层上形成介电层，以覆盖所述隔离材料层和所述间隙壁层；
图案化所述介电层，以形成开口，露出所述保护层；
以所述保护层为掩膜蚀刻所述介电层，以在相邻的所述栅极结构之间形成接触孔开口，其中，所述保护层保护所述接触孔开口的侧壁轮廓，以避免造成过蚀刻。
2.根据权利要求1所述的方法，其特征在于，在形成所述保护层之前还进一步包括对露出的所述间隙壁层进行修剪的步骤，以减小露出的所述间隙壁层的宽度。
3.根据权利要求1或2所述的方法，其特征在于，形成所述保护层的方法包括：
在所述隔离材料层上和所述间隙壁层上形成保护材料层，以覆盖所述隔离材料层和所述间隙壁层；
蚀刻所述保护材料层，以在所述间隙壁层的侧壁上形成所述保护层。
4.根据权利要求1或2所述的方法，其特征在于，所述保护层包括BN和TiN中的一种。
5.根据权利要求1所述的方法，其特征在于，在形成所述接触孔开口之后所述方法还进一步包括去除所述保护层的步骤。
6.根据权利要求1所述的方法，其特征在于，形成所述间隙壁层的步骤包括：
提供半导体衬底，在所述半导体衬底上形成有所述鳍片和所述栅极结构，所述栅极结构至少包括位于顶部的导电层，所述栅极结构的侧壁上形成有间隙壁材料层；
回蚀刻所述导电层，以在所述间隙壁材料层之间形成凹槽；
使用所述间隙壁材料层填充所述凹槽，以覆盖所述导电层，以形成包围所述栅极结构的所述间隙壁层。
7.根据权利要求6所述的方法，其特征在于，形成所述隔离材料层的步骤包括：
在所述鳍片以及所述间隙壁层上形成隔离材料层，以覆盖所述鳍片和所述间隙壁层；
回蚀刻所述隔离材料层，以露出所述间隙壁层的顶部。
8.根据权利要求1所述的方法，其特征在于，所述开口的关键尺寸大于所述接触孔开口的关键尺寸。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610721246.7A CN107785259B (zh) | 2016-08-24 | 2016-08-24 | 一种半导体器件及制备方法、电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610721246.7A CN107785259B (zh) | 2016-08-24 | 2016-08-24 | 一种半导体器件及制备方法、电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107785259A CN107785259A (zh) | 2018-03-09 |
| CN107785259B true CN107785259B (zh) | 2020-09-15 |
Family
ID=61388958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610721246.7A Active CN107785259B (zh) | 2016-08-24 | 2016-08-24 | 一种半导体器件及制备方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107785259B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8436404B2 (en) * | 2009-12-30 | 2013-05-07 | Intel Corporation | Self-aligned contacts |
| US8946075B2 (en) * | 2013-03-05 | 2015-02-03 | Globalfoundries Inc. | Methods of forming semiconductor device with self-aligned contact elements and the resulting devices |
| US9070711B2 (en) * | 2013-08-02 | 2015-06-30 | Globalfoundries Inc. | Methods of forming cap layers for semiconductor devices with self-aligned contact elements and the resulting devices |
| US9324830B2 (en) * | 2014-03-27 | 2016-04-26 | International Business Machines Corporation | Self-aligned contact process enabled by low temperature |
| US9356047B2 (en) * | 2014-08-18 | 2016-05-31 | Globalfoundries Inc. | Integrated circuits with self aligned contact structures for improved windows and fabrication methods |
-
2016
- 2016-08-24 CN CN201610721246.7A patent/CN107785259B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN107785259A (zh) | 2018-03-09 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |