CN109087890B - 一种半导体器件及其制造方法、电子装置 - Google Patents

一种半导体器件及其制造方法、电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，半导体衬底包括第一器件区域和第二器件区域，在所述第一器件区域和所述第二器件区域中均形成有鳍片和虚拟栅极结构；在所述第二器件区域上形成间隙壁材料层，以覆盖所述第二器件区域；在所述第一器件区域的所述虚拟栅极结构的两侧形成第一抬升源漏；形成第一层间介电层，以覆盖所述第一器件区域和所述第二器件区域；图案化所述第二器件区域中的预定形成源漏的位置处的所述第一层间介电层和所述鳍片，以形成凹槽；在所述凹槽中形成第二抬升源漏。所述方法可以仅仅执行一次对所述间隙壁材料层的蚀刻，避免了对栅极结构的过度蚀刻，从而进一步提高器件的性能和可靠性。

Description

一种半导体器件及其制造方法、电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
在FinFET器件制备过程中通常会在源漏区上通过外延形成抬升的源漏，以在所述沟道引入应力，同时减小源漏外延电阻和寄生电阻。随着尺寸的不断缩小，相邻器件之间的间隙壁的厚度变得更窄。
例如在SRAM器件中上拉晶体管和下拉晶体管之间的间隙壁需要部分重叠，以防止栅极在间隙壁蚀刻过程中被蚀刻两次而引起的外延蘑菇缺陷(mushroom defect)。此外，间隙壁需要延伸至鳍片的末端，这也会影响外延工艺，从而致使器件的性能和良率降低。
鉴于上述技术问题的存在，有必要提出一种新的半导体器件的制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供了一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一器件区域和第二器件区域，在所述第一器件区域和所述第二器件区域中均形成有鳍片和环绕所述鳍片设置的虚拟栅极结构；
在所述第二器件区域上形成间隙壁材料层，以覆盖所述第二器件区域；
在所述第一器件区域的所述虚拟栅极结构的两侧形成第一抬升源漏；
形成第一层间介电层，以覆盖所述第一器件区域和所述第二器件区域；
图案化所述第二器件区域中的预定形成源漏的位置处的所述第一层间介电层和所述鳍片，以形成凹槽；
在所述凹槽中形成第二抬升源漏。
可选地，在形成所述第一层间介电层之后，形成所述凹槽之前，所述方法还包括去除所述虚拟栅极结构并且形成金属栅极结构的步骤。
可选地，形成所述鳍片的方法包括：
提供半导体衬底，在所述半导体衬底上形成掩膜层；
蚀刻所述掩膜层和所述半导体衬底，以形成所述鳍片；
沉积隔离材料层，以覆盖所述鳍片；
回蚀刻所述隔离材料层，以露出目标高度的所述鳍片。
可选地，在形成所述虚拟栅极结构之后，在形成所述间隙壁材料层之前所述方法还包括：
在所述虚拟栅极结构的侧壁上形成偏移侧壁；
在所述虚拟栅极结构的两侧执行LDD离子注入。
可选地，形成所述间隙壁材料层的方法包括：
在所述第一器件区域和所述第二器件区域中形成覆盖所述虚拟栅极结构的间隙壁材料层；
蚀刻去除所述第一器件区域中的所述间隙壁材料层。
可选地，在形成所述第二抬升源漏之后，所述方法进一步包括：沉积第二层间介电层并平坦化，以填充所述凹槽。
可选地，在填充所述凹槽之后，所述方法还包括：
在所述第一抬升源漏和所述第二抬升源漏上方形成分别与所述第一抬升源漏和所述第二抬升源漏电连接的接触结构。
可选地，形成所述接触结构的方法包括：
图案化所述第二层间介电层和所述第一层间介电层，以形成接触开口，露出所述第一抬升源漏和所述第二抬升源漏；
在露出的所述第一抬升源漏和所述第二抬升源漏表面形成自对准硅化物；
使用导电材料填充所述接触开口；
平坦化所述导电材料至所述第二层间介电层。
可选地，在所述第一器件区域中形成NMOS晶体管；
在所述第二器件区域中形成PMOS晶体管。
可选地，通过外延的方法形成所述第一抬升源漏和所述第二抬升源漏。
本发明还提供了一种半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括第一器件区域和第二器件区域；
鳍片，形成于所述第一器件区域和所述第二器件区域中；
栅极结构，环绕所述鳍片设置；
间隙壁，位于所述栅极结构的侧壁上；
第一抬升源漏，位于所述第一器件区域中的所述栅极结构的两侧；
第二抬升源漏，位于所述第二器件区域中的所述栅极结构的两侧。
可选地，所述半导体器件还包括：
接触结构，分别位于所述第一抬升源漏和所述第二抬升源漏上方并与所述第一抬升源漏和所述第二抬升源漏电连接。
本发明还提供了一种电子装置，所述电子装置包括上述的半导体器件。
根据本发明的制造方法，在所述第二器件区域上形成间隙壁材料层，以覆盖所述第二器件区域，然后分别对所述第一器件区域和第二器件区域执行形成抬升源漏的步骤，例如先在所述第一器件区域的所述虚拟栅极结构的两侧形成第一抬升源漏；然后图案化所述第二器件区域的中预定形成源漏的位置处的所述第一层间介电层和所述鳍片，以形成凹槽；在所述凹槽中形成第二抬升源漏。通过所述方法可以仅仅执行一次对所述间隙壁材料层的蚀刻，避免了对栅极结构的过度蚀刻，可以有效的防止产生蘑菇缺陷，从而进一步提高器件的性能和可靠性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1a至图1l示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图；
图2示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图；
图3示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
为了解决前述的技术问题，提高器件的性能，本发明实施例中提供一种半导体器件的制造方法，如图2所述，所述方法主要包括：
步骤S1：提供半导体衬底，所述半导体衬底包括第一器件区域和第二器件区域，在所述第一器件区域和所述第二器件区域中均形成有鳍片和环绕所述鳍片设置的虚拟栅极结构；
步骤S2：在所述第二器件区域上形成间隙壁材料层，以覆盖所述第二器件区域；
步骤S3：在所述第一器件区域的所述虚拟栅极结构的两侧形成第一抬升源漏；
步骤S4：形成第一层间介电层，以覆盖所述第一器件区域和所述第二器件区域；
步骤S5：图案化所述第二器件区域中的预定形成源漏的位置处的所述第一层间介电层和所述鳍片，以形成凹槽；
步骤S6：在所述凹槽中形成第二抬升源漏。
根据本发明的制造方法，在所述第二器件区域上形成间隙壁材料层，以覆盖所述第二器件区域，然后分别对所述第一器件区域和第二器件区域执行形成抬升源漏的步骤，例如先在所述第一器件区域的所述虚拟栅极结构的两侧形成第一抬升源漏；然后图案化所述第二器件区域的中预定形成源漏的位置处的所述第一层间介电层和所述鳍片，以形成凹槽；在所述凹槽中形成第二抬升源漏。通过所述方法可以仅仅执行一次对所述间隙壁材料层的蚀刻，避免了对栅极结构的过度蚀刻，可以有效的防止产生蘑菇缺陷，从而进一步提高器件的性能和可靠性。
具体地，下面参考图1a-图1l对本发明的半导体器件的制造方法做详细描述，其中，图1a至图1l示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图。
首先，执行步骤一，如图1a所示，提供半导体衬底101，所述半导体衬底包括第一器件区域和第二器件区域，在所述第一器件区域和所述第二器件区域中均形成有鳍片102和环绕所述鳍片设置的虚拟栅极结构。
具体地，如图1a所示，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，所述半导体衬底包括NMOS器件区和PMOS器件区。
示例性地，所述NMOS器件区内的栅极沟槽下方的沟道材料可以包括III-V族化合物半导体，例如，III-V族二元或者三元化合物半导体，本实施例中，所述III-V族化合物半导体为InGaAs，所述PMOS器件区内的栅极沟槽下方的沟道材料包括元素半导体，其中，元素半导体材料可以为本领域技术人员熟知的任何使用的元素半导体，包括但不限于Ge或者Si，或者PMOS器件区内的栅极沟槽下方的沟道材料包括SiGe，本实施例中，所述元素半导体为Ge，使用III-V族化合物半导体作为NMOS器件的沟道，而使用元素半导体作为PMOS器件的沟道，可以提高载流子迁移率。示例性地，在NMOS器件区和PMOS器件区内的沟道材料还可以使用常用的Si半导体材料。
值得一提的是，元素半导体是指以单一元素组成的半导体。
示例性地，本发明的半导体器件为FinFET器件，则在所述NMOS器件区的半导体衬底上形成有第一鳍片结构，在每个所述PMOS器件区的半导体衬底上形成有第二鳍片结构。
在一个示例中，以FinFET器件为例，为了获得如图1a所示的结构，可以执行以下步骤：
在一个示例中，为了获得如图1a所示的结构，可以执行下列工艺步骤：
首先，执行步骤A1，在半导体衬底上形成多个鳍片结构，例如，在所述半导体衬底上的所述NMOS器件区和所述PMOS器件区内分别形成有第一鳍片结构和第二鳍片结构，鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。
具体地，所述鳍片结构的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片结构。
随后，还可执行步骤A2，沉积隔离材料层，以覆盖前述的所有鳍片结构。
具体地，沉积隔离材料层103，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层103的材料可以选择氧化物，例如高深宽比工艺(HARP)氧化物，具体可以为氧化硅。
然后回蚀刻所述隔离材料层，至所述鳍片结构的目标高度，以形成隔离结构，所述隔离结构的顶面低于第一鳍片结构和所述第二鳍片结构的顶面。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片结构，进而形成具有特定高度的鳍片结构。
接着，执行步骤A3，形成横跨所述第一鳍片结构的第一虚拟栅极结构和横跨第二鳍片结构的第二虚拟栅极结构，其中虚拟栅极结构均包括虚拟栅极介电层和虚拟栅极材料层。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片结构(例如第一鳍片结构、第二鳍片结构等)的虚拟栅极结构，是指在鳍片结构的部分的上表面和侧面均形成有虚拟栅极结构，并且该虚拟栅极结构还形成在半导体衬底的部分表面上。
在一个示例中，可先在半导体衬底上依次沉积形成虚拟栅极介电层和虚拟栅极材料层104。
其中，所述虚拟栅极介电层可以选用常用的氧化物，例如SiO2，所述虚拟栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述虚拟栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述虚拟栅极材料层，以形成环绕所述鳍片的栅极结构。
在该步骤中图案化所述栅极结构材料层，以形成环绕栅极结构，具体地，在所述栅极结构材料层上形成掩膜层叠层105，其中所述掩膜叠层包括依次沉积的氧化物层、金属硬掩膜层、氧化物硬掩膜层，然后曝光显影，以形成开口，然后以所述掩膜叠层为掩膜蚀刻所述栅极结构材料层，以形成环绕栅极结构，如图1b所示。
之后，还可选择性地，在所述第一虚拟栅极结构和第二虚拟栅极结构的侧壁上形成偏移侧墙106，如图1c所示。
可选地，对第一虚拟栅极结构以及第二虚拟栅极结构两侧执行LDD离子注入步骤并活化。
执行步骤二，在所述第二器件区域上形成间隙壁材料层，以覆盖所述第二器件区域。
具体地，在所述第二器件区域上形成间隙壁材料层的方法包括：
在所述第一器件区域和所述第二器件区域中形成覆盖所述虚拟栅极结构的间隙壁材料层107，如图1d所示。
然后蚀刻去除所述第一器件区域中的所述间隙壁材料层，如图1e所示。
其中，所述间隙壁材料层可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，所述间隙壁为氧化硅、氮化硅共同组成。
执行步骤三，在所述第一器件区域的所述虚拟栅极结构的两侧形成第一抬升源漏108。
具体地，如图1e所示，在该步骤中在第一虚拟栅极结构两侧源/漏区生长应力层，在CMOS晶体管中，通常在NMOS晶体管上形成具有拉应力的应力层。
在NMOS晶体管中通常选用SiC作为拉应力层，较佳地，生长所述SiC作为拉应力层时，可以在所述衬底上外延生长，在离子注入后形成抬升源漏。
执行步骤四，形成第一层间介电层109，以覆盖所述第一器件区域和所述第二器件区域。
具体地，如图1f所示，在所述半导体衬底上形成第一层间介电层109，所述第一层间介电层与所述栅极材料层的顶面齐平。
在一个示例中，形成覆盖栅极材料层的第一层间介电层，执行化学机械研磨研磨第一层间介电层，直至露出栅极材料层的顶面。
形成第一层间介电层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。第一层间介电层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第一层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。其厚度并不局限于某一数值。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
最终形成的第一层间介电层的顶面和栅极材料层的顶面齐平，如图1g所示。
执行步骤五，去除所述虚拟栅极结构并且形成金属栅极结构。
具体地，如图1g所示，在该步骤中形成图案化的光刻胶层，蚀刻去除所述栅极材料层。
具体地，在所述栅极材料层上形成光刻胶层，并对所述光刻胶层进行曝光、显影，以形成图案化的光刻胶层。
以所述图案化的光刻胶层为掩膜，蚀刻去除所述第一鳍片和所述第二鳍片上的栅极材料层。
其中，可以使用干法蚀刻或者湿法蚀刻的方法去除所述栅极材料层，较佳地，可以使用干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。
接着，去除所述图案化的光刻胶层。
可以使用干法刻蚀或者湿法刻蚀或者它们的组合去除所述图案化的光刻胶层。
干法刻蚀可以是灰化的方法，灰化的方法是使用包含氧基或氧离子的等离子气体来去除光刻胶层，灰化过程一般在高温下进行，例如灰化温度可以为80～300℃。
湿法刻蚀可以使用包括SPM溶液的刻蚀剂，SPM溶液包括硫酸(H2SO4)和双氧水(H2O2)混合溶液。
接着，去除所述虚拟栅极介电层。
可以使用对虚拟栅极介电层具有高的蚀刻选择性，以实现对虚拟栅极介电层的去除。
在一个示例中，在该步骤中以稀释的氢氟酸DHF(其中包含HF、H2O2以及H2O)湿法去除剩余的所述虚拟栅极介电层。其中，所述DHF的浓度并没严格限制，在本发明中优选HF:H2O2:H2O＝0.1-1.5:1:5。
接着，在所述露出的所述第一鳍片和所述第二鳍片的表面形成界面层，在所述栅极沟槽的底部和侧壁上形成高k介电层。
其中，所述界面层可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。
可以采用热氧化、化学氧化、化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成界面层。
界面层的厚度可根据实际工艺需要进行合理设定，例如，界面层的厚度范围可以为5埃至10埃。
示例性地，可以使用化学氧化的方法形成该界面层，形成的界面层的材料可以包括氧化硅。
特别的使用SC-1或臭氧(Ozone)处理液的方法来化学氧化形成该界面层。
在使用SC-1的实施例中，SC-1是由NH4OH-H2O2-H2O组成，其比例可以是(1:1:5)-(1:2:7)，反应的温度可以是50-80摄氏度。
在使用Ozone处理液的实施例中，反应条件包括使用O3和去离子水反应可以是在常温下进行。
随后，进行常规的金属栅极工艺，包括：在所述栅极沟槽的底部和侧壁上形成高k介电层，其中所述高k介电层横跨所述第一鳍片和所述第二鳍片。
高k介电层的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成高k介电层。
高k介电层的厚度范围为10埃至30埃，也可以为其他适合的厚度。
随后进行还包括在高k介电层上形成覆盖层、扩散阻挡层、P型功函数层、N型功函数层以及填充栅电极层的步骤，在此不做一一赘述。
执行步骤六，图案化所述第二器件区域的中预定形成源漏的位置处的所述第一层间介电层和所述鳍片，以形成凹槽。
具体地，如图1h所示，在该步骤中图案化所述第二器件区域的所述金属栅极结构两侧的所述第一层间介电层和所述鳍片，以在预定形成抬升源漏的区域形成凹槽。
其中，所述图案化方法可以选用常规的方法，并不局限于某一种。
在该步骤中，在蚀刻所述第一层间介电层的同时，还回蚀刻去除部分所述鳍片。
其中，所述凹槽的形状可以为柱形开口，还可以为“∑”形凹槽，并不局限于某一种。
具体地，在该步骤中选用深反应离子刻蚀(DRIE)方法蚀刻所述第一层间介电层，在所述深反应离子刻蚀(DRIE)步骤中选用气体六氟化硅(SF6)作为工艺气体，施加射频电源，使得六氟化硅反应进气形成高电离，所述蚀刻步骤中控制工作压力为20mTorr-8Torr，频功率为600W，13.5MHz，直流偏压可以在-500V-1000V内连续控制，保证各向异性蚀刻的需要，选用深反应离子刻蚀(DRIE)可以保持非常高的刻蚀光阻选择比。所述深反应离子刻蚀(DRIE)系统可以选择本领常用的设备，并不局限于某一型号。
执行步骤七，在所述凹槽中形成第二抬升源漏110。
具体地，如图1i所示，在该步骤中在所述凹槽中外延生长半导体材料，以形成所述第二抬升源漏110。
其中，所述第二抬升源漏110可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。
其中，所述第二抬升源漏110选用SiGe材料，可以进一步降低自加热效应。
具体地，在外延所述SiGe层时通入原料气体，例如含Ge的气体GeH4，并选择H2作为载气，其中反应气体和载气的流量比为0.0001～0.01，选择SiH2Cl2作为反应气体，选择H2作为载气，其中反应气体和载气的流量比为0.0001～0.01，沉积的温度为500-950℃，气体压力为5-700Torr。
在该步骤中所述第二抬升源漏的高度低于所述金属结构和所述第二层间介电层的顶部，并未完全填充所述凹槽。
执行步骤八，沉积第二层间介电层111并平坦化，以填充所述凹槽。
具体地，如图1j所示，在该步骤中沉积第二层间介电层111，以覆盖所述金属栅极结构并填充所述凹槽。
其中，形成第二层间介电层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。第二层间介电层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第二层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。其厚度并不局限于某一数值。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
最终形成的第二层间介电层的顶面和栅极材料层的顶面齐平，如图1k所示。
执行步骤九，在所述第一抬升源漏和所述第二抬升源漏上方形成分别与所述第一抬升源漏和所述第二抬升源漏电连接的接触结构112。
具体地，如图1l所示，形成所述接触结构112的方法包括：
图案化所述第二层间介电层和所述层间介电层，以形成接触开口，露出所述第一抬升源漏和所述第二抬升源漏；
在露出的所述第一抬升源漏和所述第二抬升源漏表面形成自对准硅化物；
使用导电材料填充所述接触开口；
平坦化所述导电材料至所述第二层间介电层。
至此完成了对本发明的半导体器件的制造方法的详细描述，对于完整的器件的制作还可能需要其他的工艺步骤，在此不做赘述。
根据本发明的制造方法，在所述第二器件区域上形成间隙壁材料层，以覆盖所述第二器件区域，然后分别对所述第一器件区域和第二器件区域执行形成抬升源漏的步骤，例如先在所述第一器件区域的所述虚拟栅极结构的两侧形成第一抬升源漏；然后图案化所述第二器件区域的中预定形成源漏的位置处的所述第一层间介电层和所述鳍片，以形成凹槽；在所述凹槽中形成第二抬升源漏。通过所述方法可以仅仅执行一次对所述间隙壁材料层的蚀刻，避免了对栅极结构的过度蚀刻，可以有效的防止产生蘑菇缺陷，从而进一步提高器件的性能和可靠性。
实施例二
本发明还提供了一种半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括第一器件区域和第二器件区域；
鳍片，形成于所述第一器件区域和所述第二器件区域中；
栅极结构，环绕所述鳍片设置；
间隙壁，位于所述栅极结构的侧壁上；
第一抬升源漏，位于所述第一器件区域中的所述栅极结构的两侧；
第二抬升源漏，位于所述第二器件区域中的所述栅极结构的两侧。
可选地，所述半导体器件还包括：
接触结构，分别位于所述第一抬升源漏和所述第二抬升源漏上方并与所述第一抬升源漏和所述第二抬升源漏电连接。
下面结合附图1l对所述半导体器件做进一步的说明。
其中，所述半导体衬底101包括第一器件区域和第二器件区域，在所述第一器件区域和所述第二器件区域中均形成有鳍片102和环绕所述鳍片设置的栅极结构。
所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，所述半导体衬底包括NMOS器件区和PMOS器件区。
示例性地，所述NMOS器件区内的栅极沟槽下方的沟道材料可以包括III-V族化合物半导体，例如，III-V族二元或者三元化合物半导体，本实施例中，所述III-V族化合物半导体为InGaAs，所述PMOS器件区内的栅极沟槽下方的沟道材料包括元素半导体，其中，元素半导体材料可以为本领域技术人员熟知的任何使用的元素半导体，包括但不限于Ge或者Si，或者PMOS器件区内的栅极沟槽下方的沟道材料包括SiGe，本实施例中，所述元素半导体为Ge，使用III-V族化合物半导体作为NMOS器件的沟道，而使用元素半导体作为PMOS器件的沟道，可以提高载流子迁移率。示例性地，在NMOS器件区和PMOS器件区内的沟道材料还可以使用常用的Si半导体材料。
值得一提的是，元素半导体是指以单一元素组成的半导体。
示例性地，本发明的半导体器件为FinFET器件，则在所述NMOS器件区的半导体衬底上形成有第一鳍片结构，在每个所述PMOS器件区的半导体衬底上形成有第二鳍片结构。
其中，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，所述间隙壁为氧化硅、氮化硅共同组成。
所述第一抬升源漏通常选用SiC作为拉应力层。
所述第二抬升源漏110选用SiGe材料。
所述栅极结构包括金属栅极，所述金属栅极包括高k介电层，其中所述高k介电层横跨所述第一鳍片和所述第二鳍片。
高k介电层的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。
在高k介电层上形成有覆盖层、扩散阻挡层、P型功函数层、N型功函数层，在此不做一一赘述。
本发明所述半导体器件通过实施例一所述方法可以仅仅执行一次对所述间隙壁材料层的蚀刻，避免了对栅极结构的过度蚀刻，可以有效的防止产生蘑菇缺陷，从而进一步提高器件的性能和可靠性。
实施例三
本发明的另一个实施例提供一种电子装置，其包括半导体器件，该半导体器件为前述实施例二中的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体的中间产品，例如：具有该集成电路的手机主板等。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体器件，所述半导体器件包括：半导体衬底，所述半导体衬底包括第一器件区域和第二器件区域；鳍片，形成于所述第一器件区域和所述第二器件区域中；栅极结构，环绕所述鳍片设置；间隙壁，位于所述栅极结构的侧壁上；第一抬升源漏，位于所述第一器件区域中的所述栅极结构的两侧；第二抬升源漏，位于所述第二器件区域中的所述栅极结构的两侧。
本发明所述电子装置可以有效的防止产生蘑菇缺陷，从而进一步提高器件的性能和可靠性。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一器件区域和第二器件区域，在所述第一器件区域和所述第二器件区域中均形成有鳍片和环绕所述鳍片设置的虚拟栅极结构；
在所述第二器件区域上形成间隙壁材料层，以覆盖所述第二器件区域；
在所述第一器件区域的所述虚拟栅极结构的两侧形成第一抬升源漏；
形成第一层间介电层，以覆盖所述第一器件区域和所述第二器件区域；
图案化所述第二器件区域中的预定形成源漏的位置处的所述第一层间介电层和所述鳍片，以形成凹槽；
在所述凹槽中形成第二抬升源漏。
2.根据权利要求1所述的方法，其特征在于，在形成所述第一层间介电层之后，形成所述凹槽之前，所述方法还包括去除所述虚拟栅极结构并且形成金属栅极结构的步骤。
3.根据权利要求1所述的方法，其特征在于，形成所述鳍片的方法包括：
提供半导体衬底，在所述半导体衬底上形成掩膜层；
蚀刻所述掩膜层和所述半导体衬底，以形成所述鳍片；
沉积隔离材料层，以覆盖所述鳍片；
回蚀刻所述隔离材料层，以露出目标高度的所述鳍片。
4.根据权利要求1所述的方法，其特征在于，在形成所述虚拟栅极结构之后，在形成所述间隙壁材料层之前所述方法还包括：
在所述虚拟栅极结构的侧壁上形成偏移侧壁；
在所述虚拟栅极结构的两侧执行LDD离子注入。
5.根据权利要求1所述的方法，其特征在于，形成所述间隙壁材料层的方法包括：
在所述第一器件区域和所述第二器件区域中形成覆盖所述虚拟栅极结构的间隙壁材料层；
蚀刻去除所述第一器件区域中的所述间隙壁材料层。
6.根据权利要求1所述的方法，其特征在于，在形成所述第二抬升源漏之后，所述方法进一步包括：沉积第二层间介电层并平坦化，以填充所述凹槽。
7.根据权利要求6所述的方法，其特征在于，在填充所述凹槽之后，所述方法还包括：
在所述第一抬升源漏和所述第二抬升源漏上方形成分别与所述第一抬升源漏和所述第二抬升源漏电连接的接触结构。
8.根据权利要求7所述的方法，其特征在于，形成所述接触结构的方法包括：
图案化所述第二层间介电层和所述第一层间介电层，以形成接触开口，露出所述第一抬升源漏和所述第二抬升源漏；
在露出的所述第一抬升源漏和所述第二抬升源漏表面形成自对准硅化物；
使用导电材料填充所述接触开口；
平坦化所述导电材料至所述第二层间介电层。
9.根据权利要求1所述的方法，其特征在于，在所述第一器件区域中形成NMOS晶体管；
在所述第二器件区域中形成PMOS晶体管。
10.根据权利要求1所述的方法，其特征在于，通过外延的方法形成所述第一抬升源漏和所述第二抬升源漏。
11.一种半导体器件，其特征在于，所述半导体器件包括：
半导体衬底，所述半导体衬底包括第一器件区域和第二器件区域；
鳍片，形成于所述第一器件区域和所述第二器件区域中；
栅极结构，环绕所述鳍片设置；
间隙壁，位于所述栅极结构的侧壁上；
第一抬升源漏，位于所述第一器件区域中的所述栅极结构的两侧；
凹槽，形成于所述第二器件区域中的所述栅极结构两侧的所述鳍片上；
第二抬升源漏，位于所述第二器件区域中的所述栅极结构两侧的所述凹槽中。
12.根据权利要求11所述的半导体器件，其特征在于，所述半导体器件还包括：
接触结构，分别位于所述第一抬升源漏和所述第二抬升源漏上并与所述第一抬升源漏和所述第二抬升源漏电连接。
13.一种电子装置，其特征在于，所述电子装置包括权利要求11或12所述的半导体器件。
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