CN113903666A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中形成方法包括：提供衬底；在衬底上形成鳍部结构，鳍部结构包括交替位于衬底上的第一鳍部层和第二鳍部层，且在最底层的第一鳍部层和第二鳍部层之间具有牺牲层；在衬底上形成横跨鳍部结构的伪栅结构；在伪栅结构两侧的鳍部结构内形成第一凹槽，第一凹槽底部暴露出最底层的第一鳍部层的表面；在第一凹槽侧壁上形成第一侧墙；沿第一凹槽刻蚀最底层的第一鳍部层以及部分厚度的衬底，在最底层的第一鳍部层和衬底内形成第二凹槽；刻蚀去除剩余的最底层的第一鳍部层至暴露出衬底表面；在衬底表面和第二凹槽内形成底部电介质隔离层。本发明实施例提供的形成方法，可以降低半导体结构的寄生电容，提高半导体结构性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的发展，传统的平面式的金属-氧化物半导体场效应晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂层。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，目前的沟道栅极环绕结构鳍式场效应晶体管仍然存在底部寄生金属氧化物半导体的问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，减小半导体结构的底部寄生电容，从而提高半导体结构的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成鳍部结构，所述鳍部结构包括交替位于所述衬底上的第一鳍部层和第二鳍部层，且在最底层的所述第一鳍部层和最底层的所述第二鳍部层之间具有牺牲层；在所述衬底上形成横跨所述鳍部结构的伪栅结构，所述伪栅结构覆盖所述鳍部结构的部分顶部表面和侧壁表面；在所述伪栅结构两侧的所述鳍部结构内形成第一凹槽，所述第一凹槽底部暴露出最底层的所述第一鳍部层的表面；在所述第一凹槽侧壁上形成第一侧墙；沿所述第一凹槽刻蚀最底层的所述第一鳍部层以及部分厚度的所述衬底，在最底层的所述第一鳍部层和所述衬底内形成第二凹槽；刻蚀去除剩余的最底层的所述第一鳍部层至暴露出所述衬底表面；在所述衬底表面和所述第二凹槽内形成底部电介质隔离层。
可选的，所述牺牲层的材料包括SiP。
可选的，所述第一鳍部层的材料包括Si或SiGe。
可选的，所述第二鳍部层的材料与所述第一鳍部层的材料不同，所述第二鳍部层的材料包括Si或SiGe。
可选的，所述第一侧墙的材料包括SiN或SiON。
可选的，所述底部电介质隔离层的材料为低k介质材料或超低k介质材料，包括SiOH、SiOCH、SiOC和SiOCN中的一种或多种。
可选的，在刻蚀去除剩余的最底层的所述第一鳍部层至暴露出所述衬底表面之后，还包括：去除所述第一侧墙；去除所述第一凹槽侧壁暴露出的部分所述牺牲层以及部分所述第一鳍部层，在所述第二鳍部层上形成第三凹槽。
可选的，在所述衬底表面和所述第二凹槽内形成底部电介质隔离层的方法包括：在所述第二凹槽内、所述第三凹槽内、所述衬底表面以及所述伪栅结构表面形成第二侧墙膜；刻蚀所述第二侧墙膜，直至暴露出所述第二鳍部层的侧壁表面，在所述第三凹槽内形成第二侧墙，同时在所述第二凹槽内以及所述衬底表面形成底部电介质隔离层。
可选的，在形成所述底部电介质隔离层之后，还包括：在所述第一凹槽内形成源漏掺杂层，所述源漏掺杂层位于所述底部电介质隔离层上。
可选的，形成所述源漏掺杂层的工艺包括外延生长工艺。
可选的，在形成源漏掺杂层之后，还包括：去除所述伪栅结构以及所述伪栅结构覆盖的所述第一鳍部层和所述牺牲层，形成栅极开口，所述栅极开口暴露出所述第二鳍部层的表面；在所述栅极开口内形成栅极结构，所述栅极结构包围各第二鳍部层。
相应的，本发明实施例提供一种半导体结构，包括：衬底，所述衬底内具有第二凹槽；鳍部结构，位于所述衬底上，且所述鳍部结构与所述衬底之间具有空隙，所述鳍部结构包括位于所述衬底上的牺牲层，以及交替位于所述牺牲层上的第二鳍部层和第一鳍部层；伪栅结构，横跨所述鳍部结构，所述伪栅结构覆盖所述鳍部结构的部分顶部表面和侧壁表面；底部电介质隔离层，位于所述第二凹槽内以及所述衬底和所述鳍部结构之间的空隙中；第一凹槽，位于所述伪栅结构两侧的所述鳍部结构内，且所述第一凹槽底部暴露出所述底部电介质隔离层表面。
本发明另一实施例还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成鳍部结构，所述鳍部结构包括交替位于所述衬底上的第一鳍部层和第二鳍部层，且在所述第一鳍部层和所述衬底之间具有牺牲层；在所述衬底上形成横跨所述鳍部结构的伪栅结构，所述伪栅结构覆盖所述鳍部结构的部分顶部表面和侧壁表面；在所述伪栅结构两侧的所述鳍部结构内形成第一凹槽，所述第一凹槽底部暴露出所述牺牲层的顶部表面；在所述第一凹槽侧壁上形成第一侧墙；沿所述第一凹槽刻蚀所述牺牲层以及部分厚度的所述衬底，在所述牺牲层和所述衬底内形成第二凹槽；刻蚀去除剩余的所述牺牲层直至暴露出所述衬底表面；在所述衬底表面和所述第二凹槽内形成底部电介质隔离层。
可选的，所述牺牲层的材料包括SiP。
可选的，所述第一鳍部层的材料包括Si或SiGe。
可选的，所述第二鳍部层的材料与所述第一鳍部层的材料不同，所述第二鳍部层的材料包括Si或SiGe。
可选的，所述第一侧墙的材料包括SiN或SiON。
可选的，所述底部电介质隔离层的材料为低k介质材料或超低k介质材料，包括SiOH、SiOCH、SiOC和SiOCN中的一种或多种。
可选的，在刻蚀去除剩余的所述牺牲层至暴露出所述衬底表面之后，还包括：去除所述第一侧墙；去除所述第一凹槽侧壁暴露出的部分所述第一鳍部层，在所述第二鳍部层上形成第三凹槽。
可选的，在所述衬底表面和所述第二凹槽内形成底部电介质隔离层的方法包括：在所述第二凹槽内、所述第三凹槽内、所述衬底表面以及所述伪栅结构表面形成第二侧墙膜；刻蚀所述第二侧墙膜，直至暴露出所述第二鳍部层的侧壁表面，在所述第三凹槽内形成第二侧墙，同时在所述第二凹槽内以及所述衬底表面形成底部电介质隔离层。
可选的，在形成所述底部电介质隔离层之后，还包括：在所述第一凹槽内形成源漏掺杂层，所述源漏掺杂层位于所述底部电介质隔离层上。
可选的，形成所述源漏掺杂层的工艺包括外延生长工艺。
可选的，在形成源漏掺杂层之后，还包括：去除所述伪栅结构以及所述伪栅结构覆盖的所述第一鳍部层，形成栅极开口，所述栅极开口暴露出所述第二鳍部层的表面；在所述栅极开口内形成栅极结构，所述栅极结构包围各第二鳍部层。
相应的，本发明实施例提供一种半导体结构，包括：衬底，所述衬底内具有第二凹槽；鳍部结构，位于所述衬底上，且所述鳍部结构与所述衬底之间具有空隙，所述鳍部结构包括交替位于所述衬底上的第一鳍部层和第二鳍部层；伪栅结构，横跨所述鳍部结构，所述伪栅结构覆盖所述鳍部结构的部分顶部表面和侧壁表面；底部电介质隔离层，位于所述第二凹槽内以及所述衬底和所述鳍部结构之间的空隙中；第一凹槽，位于所述伪栅结构两侧所述鳍部结构内，且所述第一凹槽底部暴露出所述底部电介质隔离层表面。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明一实施例在最底层的第一鳍部层和最底层的第二鳍部层之间形成牺牲层，后续通过去除最底层的第一鳍部层，为形成底部电介质隔离层提供空间，同时牺牲层代替了第一鳍部层的作用，后续被去除用于形成栅电极层。形成的底部电介质隔离层可以隔离源漏掺杂层与衬底以及后续待形成的栅极结构与衬底，避免形成寄生器件，降低了寄生电容，从而提高了半导体结构的性能。
本发明另一实施例通过在衬底和最底层的第一鳍部层之间形成牺牲层，所述牺牲层用于为后续形成底部电介质隔离层预留空间，去除牺牲层后，在原先牺牲层的位置上形成底部电介质隔离层，底部电介质隔离层可以隔离源漏掺杂层与衬底以及后续待形成的栅极结构与衬底，避免形成寄生器件，降低了寄生电容，从而提高了半导体结构的性能。
附图说明
图1是一实施例中半导体结构的结构示意图；
图2至图14是本发明第一实施例中半导体结构形成过程各步骤对应的结构示意图；
图15至图21是本发明第二实施例中半导体结构形成过程各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前的沟道栅极环绕结构鳍式场效应晶体管存在底部寄生电容的问题，导致半导体结构的性能较差。
下面结合附图详细说明半导体结构性能较差的原因，图1示出了一实施例中半导体结构的结构示意图。
参考图1，所述半导体结构包括：衬底10，所述衬底10上具有鳍部结构20，所述鳍部结构20包括交替位于所述衬底10上的第一鳍部层21和第二鳍部层22；
伪栅结构30，位于所述衬底30上，且横跨所述鳍部结构20；
第一凹槽40，位于所述伪栅结构30两侧的所述鳍部结构20内，所述第一凹槽40暴露出所述衬底10表面；
第二凹槽(未图示)，位于所述第一凹槽40底部的所述衬底10中，所述第二凹槽中形成有底部隔离层51。
上述半导体结构中，所述第一凹槽40内用于后续形成源漏掺杂层；所述第一鳍部层21在后续形成栅极结构时会被去除，用于填充栅电极层，栅电极层环绕所述第二鳍部层22，虽然底部隔离层51可以隔离后续形成的源漏掺杂层和衬底10，降低源漏掺杂层和衬底10之间的寄生电容，但是由于后续形成的栅电极层与衬底10之间没有底部隔离层，栅极结构容易与底部的衬底10形成寄生器件，导致半导体结构发生漏电现象，对半导体结构的性能造成不利影响。
为了解决上述问题，本发明一实施例提供了一种半导体结构的形成方法，在衬底上形成鳍部结构，鳍部结构包括交替位于衬底上的第一鳍部层和第二鳍部层，还包括位于最底层的第一鳍部层和最底层的第二鳍部层之间的牺牲层。后续在半导体结构的形成过程中，通过去除最底层的第一鳍部层，为形成全底的底部隔离层提供空间，在去除的第一鳍部层的位置上以及第一凹槽底部的衬底内形成底部电介质隔离层，后续形成环绕式的栅极结构时，可以通过去除牺牲层以及其余的第一鳍部层，为形成栅电极层提供空间，所述底部电介质隔离层位于所述源漏掺杂层与所述衬底之间以及所述栅极结构与所述衬底之间，避免源漏掺杂层和栅极结构与衬底之间形成寄生器件，减少漏电流，降低寄生电容，从而有利于提高半导体结构的性能。
本发明另一实施例还提供了一种半导体结构的形成方法，在衬底上形成鳍部结构，鳍部结构包括交替位于衬底上的第一鳍部层和第二鳍部层，还包括在衬底和第一鳍部层之间的牺牲层。后续在半导体结构的形成过程中，通过去除牺牲层为形成底部电介质隔离层提供空间，所述底部电介质隔离层位于后续形成的源漏掺杂层与衬底之间以及栅极结构与衬底之间，可以减少寄生电容，提高半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
图2至图14是本发明第一实施例中半导体结构形成过程各步骤对应的结构示意图，图3是图2沿AA方向的剖面结构示意图，图4至图14的剖视方向与图3一致。
参考图2，提供衬底100。
所述衬底100的材料为半导体材料。在本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
参考图2和图3，图3是图2沿AA方向的剖视结构示意图，在所述衬底100上形成鳍部结构200，所述鳍部结构200包括交替位于所述衬底100上的第一鳍部层210和第二鳍部层220，且在最底层的第一鳍部层210和最底层的第二鳍部层220之间具有牺牲层230。
本实施例中，形成所述鳍部结构200的方法包括：在所述衬底100上形成鳍部材料膜(未图示)，所述鳍部材料膜包括在衬底100表面法线方向上交错层叠的若干第一鳍部膜(未图示)和第二鳍部膜(未图示)，还包括在最底层的第一鳍部膜和第二鳍部膜之间的牺牲材料膜(未图示)；图形化所述鳍部材料膜以形成鳍部结构200，使所述第一鳍部膜形成第一鳍部层210，使所述第二鳍部膜形成第二鳍部层220，所述牺牲材料膜形成牺牲层230。
需要说明的是，所述鳍部结构200底部还包括部分被图形化的衬底100。
所述第一鳍部层210的材料与所述第二鳍部层220的材料不同。具体的，所述第一鳍部层210的材料为单晶硅或单晶锗硅；所述第二鳍部层220的材料为单晶硅或单晶锗硅。
所述牺牲层230的材料与所述第一鳍部层210以及所述第二鳍部层220的材料不同。具体的，所述牺牲层230的材料包括SiP。
继续参考图2，在所述衬底100上形成隔离结构110，所述隔离结构110覆盖所述鳍部结构200底部被图形化的衬底100的侧壁。
本实施例中，所述隔离结构110的材料为氧化硅。
形成所述隔离结构110的方法包括：在衬底上形成初始隔离膜(未图示)，所述初始隔离膜覆盖所述鳍部结构200的侧壁；回刻蚀所述初始隔离膜，形成所述隔离结构110。
本实施例中，形成所述初始隔离膜的工艺为流体化学气相沉积工艺。采用流体化学气相沉积工艺形成初始隔离膜，使初始隔离膜的填充性能较好。
参考图4，在所述衬底100上形成横跨所述鳍部结构200的伪栅结构120，所述伪栅结构120覆盖所述鳍部结构200的部分顶部表面和侧壁表面。
具体的，本实施例中，所述伪栅结构120位于所述隔离结构110表面，且横跨所述鳍部结构200。
本实施例中，形成所述伪栅结构120的方法包括：在所述衬底100上形成覆盖所述鳍部结构200的伪栅介质膜(未图示)；在所述伪栅介质膜上形成伪栅极膜(未图示)；刻蚀所述伪栅极膜以及所述伪栅介质膜直至暴露出所述鳍部结构200的顶部表面，使所述伪栅介质膜形成伪栅介质层121，使伪栅极膜形成伪栅极层122，形成所述伪栅结构120。
本实施例中，所述伪栅介质层121的材料为氧化硅；所述伪栅极层122的材料为多晶硅。
本实施例中，还包括：在所述伪栅结构120侧壁上形成伪栅侧墙123。
本实施例中，所述伪栅侧墙123的材料为氧化硅；在其它实施例中，所述伪栅侧墙123的材料为氮化硅。
本实施例中，形成所述伪栅侧墙123的方法包括：在所述鳍部结构200表面、伪栅介质层121侧壁表面、以及伪栅极层122顶部和侧壁表面形成伪栅侧墙材料膜(未图示)；刻蚀所述伪栅侧墙材料膜，直至暴露出所述伪栅极层122顶部表面和鳍部结构200的顶部表面，在所述伪栅结构120侧壁上形成伪栅侧墙123。
所述伪栅侧墙123用于保护所述伪栅极层122的侧壁，避免后续形成的栅电极层出现形貌缺陷，影响半导体结构的电学性能。
参考图5，在所述伪栅结构120两侧的所述鳍部结构200内形成第一凹槽201，所述第一凹槽201底部暴露出最底层的所述第一鳍部层210的表面。
所述第一凹槽201为后续形成源漏掺杂层提供空间。
本实施例中，形成所述第一凹槽201的方法包括：以所述伪栅结构120为掩膜，刻蚀所述鳍部结构200，直至暴露出最底层的所述第一鳍部层210表面，在所述伪栅结构120两侧的所述鳍部结构200内形成第一凹槽201。
本实施例中，具体是以伪栅结构120两侧的伪栅侧墙123为掩膜，刻蚀所述鳍部结构200。
本实施例中，刻蚀所述鳍部结构200的工艺为各向异性的干法刻蚀。所述各向异性的干法刻蚀工艺有利于形成形貌较好的第一凹槽201，避免对伪栅结构底部的鳍部结构造成刻蚀损伤，从而有利于形成的半导体结构的性能。
参考图6，在所述第一凹槽201侧壁上形成第一侧墙2011。
本实施例中，所述第一侧墙2011的材料为氮化硅；在其它实施例中，所述第一侧墙2011的材料还可以是氮氧化硅。
本实施例中，形成所述第一侧墙2011的方法包括：在最底层的所述第一鳍部层210表面、所述鳍部结构200侧壁表面、伪栅结构120顶部表面以及伪栅侧墙123侧壁和顶部表面形成第一侧墙材料膜(未图示)；刻蚀所述第一侧墙材料膜，直至暴露出所述伪栅结构120和伪栅侧墙123的顶部表面以及最底层的所述第一鳍部层210的表面，形成第一侧墙2011。
所述第一侧墙2011在后续去除最底层的第一鳍部层210时用于保护其它第一鳍部层，避免其它第一鳍部层受到刻蚀损伤，从而影响后续形成栅结构的性能。
参考图7，沿所述第一凹槽201刻蚀最底层的所述第一鳍部层210以及部分厚度的所述衬底100，在最底层的所述第一鳍部层210和所述衬底100内形成第二凹槽202。
本实施例中，所述第二凹槽202暴露出最底层的所述第一鳍部层210的侧壁，为后续刻蚀去除最底层的所述第一鳍部层210提供工艺窗口。
本实施例中，刻蚀最底层的所述第一鳍部层210以及部分厚度的所述衬底200的工艺为干法刻蚀工艺，所述干法刻蚀工艺的工艺参数包括：刻蚀气氛包括HBr、Cl2和O2，其中HBr气体流量为50～500sccm，Cl2气体流量为20～500sccm，O2气体流量为2～20sccm，刻蚀功率为50～2000W，刻蚀压强为2～100毫托。
所述第二凹槽202在所述衬底100内的深度范围为5～20nm，如果第二凹槽202在衬底100内的深度小于5nm，后续形成的底部电介质隔离层的隔离效果不好，仍会发生漏电现象；如果深度大于20nm，后续填充底部电介质隔离层时无法很好的填满所述第二凹槽，影响形成的底部电介质隔离层的质量。
参考图8，形成第二凹槽202后，沿第二凹槽202的侧壁刻蚀去除剩余的最底层的所述第一鳍部层210，直至暴露出所述衬底100表面。
刻蚀去除剩余的最底层的第一鳍部层的方法为干法刻蚀或湿法刻蚀工艺。本实施例中，采用湿法刻蚀工艺刻蚀去除剩余的最底层的第一鳍部层，所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能保证在去除硅锗的同时，硅的形貌不受影响。
本实施例中，湿法刻蚀溶液为氯化氢气体。本实施例中，去除最底层的所述第一鳍部层210后，所述鳍部结构200侧壁上的伪栅结构120为所述鳍部结构200提供支撑。
本实施例中，去除剩余的最底层的第一鳍部层210后，在牺牲层230和衬底100之间形成空隙101，所述空隙101为后续形成底部电介质隔离层提供空间，由于后续栅极结构是在伪栅结构120的位置上形成，且栅极结构还会环绕各第二鳍部层220，源漏掺杂层形成于第一凹槽201内，因此底部电介质隔离层位于源漏掺杂层和衬底之间以及栅极结构和衬底之间，可以避免源漏掺杂层以及栅极结构和衬底之间生成寄生电容，从而可以提高半导体结构的性能；并且，本实施例中，在最底层的第一鳍部层210和最底层的第二鳍部层220之间形成了牺牲层230，后续在形成栅极结构的过程中，牺牲层230代替了第一鳍部层210的作用，会被去除，从而为栅电极层的形成提供空间，使形成的栅电极层环绕各个第二鳍部层220，增强了栅极结构的控制能力。
形成第二凹槽202和空隙101后，在所述第二凹槽202和空隙101中形成底部电介质隔离层。
参考图9，形成底部电介质隔离层之前，还包括：去除所述第一侧墙2011；去除所述第一凹槽201侧壁暴露出的部分所述牺牲层230以及部分所述第一鳍部层210，在所述第二鳍部层220上形成第三凹槽203。
本实施例中，所述第三凹槽203位于空隙101和所述第二鳍部层220之间、相邻所述第二鳍部层220之间以及所述第二鳍部层220和所述伪栅结构120之间。
所述第三凹槽203为后续形成第二侧墙提供空间。
本实施例中，去除部分所述牺牲层230的方法为湿法刻蚀工艺，湿法刻蚀溶液为硫酸和氨水。
本实施例中，去除部分所述第一鳍部层210的工艺为湿法刻蚀工艺。所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能够保证在去除硅锗的同时，硅的形貌不受影响。本实施例中采用的湿法刻蚀溶液为：体积百分比为20％～90％的氯化氢气体。
参考图10，在所述第三凹槽203内形成第二侧墙2031，同时在所述第二凹槽202和所述空隙101内形成底部电介质隔离层300。
本实施例中，形成所述第二侧墙2031和所述底部电介质隔离层300的方法包括：在所述第二凹槽202内、所述第三凹槽203内、所述衬底100表面以及所述伪栅结构120表面形成第二侧墙膜(未图示)；刻蚀所述第二侧墙膜，直至暴露出所述第二鳍部层220的侧壁表面以及所述伪栅结构120的顶部表面和侧壁表面，在所述第三凹槽203内形成第二侧墙2031，同时在所述第二凹槽202和所述空隙101内形成底部电介质隔离层300。
本实施例中，具体的，所述第二侧墙膜还覆盖伪栅侧墙123的顶部和侧壁表面；刻蚀所述第二侧墙膜时，具体的，直至暴露出所述伪栅侧墙123的顶部和侧壁表面。
本实施例中，所述底部电介质隔离层300位于所述第二凹槽202内以及所述衬底100表面。
本实施例中，所述第二侧墙2031用于隔离后续形成源漏掺杂层和后续形成的栅极结构。
本实施例中，所述第二侧墙2031还在后续去除第一鳍部层210和牺牲层230时为第二鳍部层220提供支撑。
本实施例中，在形成第二侧墙的同时形成底部电介质隔离层，简化工艺流程，减少工艺步骤，节约工艺成本。
本实施例中，所述第二侧墙2031的材料与底部电介质隔离层300的材料相同，为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低寄生电容。
所述第二侧墙2031的材料与底部电介质隔离层300的材料包括SiOH、SiOCH、SiOC和SiOCN中的一种或多种。本实施例中，所述第二侧墙2031的材料与底部电介质隔离层300的材料为SiOCN。
参考图11，在所述第一凹槽201内形成源漏掺杂层400。
本实施例中，采用外延生长工艺形成所述源漏掺杂层400。
所述源漏掺杂层400内具有掺杂离子。本实施例中，采用原位掺杂工艺掺杂离子。
当所述半导体器件为P型器件时，所述源漏掺杂层400的材料包括：硅、锗或硅锗；所述掺杂离子为P型离子，包括硼离子、BF2-离子或铟离子；当所述半导体器件为N型器件时，所述源漏掺杂层400的材料包括：硅、砷化镓或铟镓砷；所述掺杂离子为N型离子，包括磷离子或砷离子。
参考图12，形成源漏掺杂层400后，在所述衬底100上形成介质层500，所述介质层500露出所述栅极结构120的顶部表面。
本实施例中，具体的，所述介质层500覆盖所述衬底100表面、所述底层电介质隔离层300表面、所述源漏掺杂层400表面以及伪栅侧墙123侧壁表面，且露出所述伪栅结构120和伪栅侧墙123的顶部表面。
本实施例中，所述介质层500的材料为氧化硅；在其它实施例中，所述介质层500的材料还可以是氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，形成介质层500的方法包括：在衬底100上形成初始介质层膜(未图示)，所述初始介质层膜覆盖所述底部电介质隔离层300表面、源漏掺杂层400表面、伪栅结构120表面以及伪栅侧墙123表面；刻蚀所述初始介质层膜，直至暴露出所述伪栅结构和伪栅侧墙的顶部表面，在所述衬底100上形成介质层500。
形成所述初始介质层膜的工艺为沉积工艺，如等离子体化学气相沉积工艺或流体化学气相沉积工艺。
刻蚀所述初始介质层膜的工艺包括：化学机械研磨工艺。
参考图13，形成介质层500后，去除所述伪栅结构120；去除所述伪栅结构120覆盖的所述第一鳍部层210以及牺牲层230，形成栅极开口510，所述栅极开口510暴露出所述第二鳍部层220的表面。
所述栅极开口510为后续形成栅极结构提供空间。
本实施例中，所述栅极开口510的形成方法包括：去除所述伪栅结构，在所述介质层500内形成初始栅极开口(图未示)；去除所述初始栅极开口暴露出的第一鳍部层210和牺牲层230，形成栅极开口510。
去除第一鳍部层210的方法为干法刻蚀工艺或湿法刻蚀工艺。本实施例中，采用干法刻蚀工艺去除所述第一鳍部层210，所述干法刻蚀工艺对第一鳍部层210和第二鳍部层220有很好的刻蚀选择比，从而减少对第二鳍部层220的刻蚀损伤，使得第二鳍部层220的形貌较好。
去除牺牲层230的方法为干法刻蚀工艺或湿法刻蚀工艺。本实施例中，采用干法刻蚀工艺去除所述牺牲层230，所述干法刻蚀工艺对牺牲层230和第二鳍部层220有很好的刻蚀选择比，且对牺牲层230和底部电介质隔离层300有很好的刻蚀选择比，从而减少对第二鳍部层220和底部电介质隔离层300的刻蚀损伤，使得第二鳍部层220的形貌较好，使得底部电介质隔离层300的隔离效果较好。
参考图14，在所述栅极开口510内形成栅极结构520，所述栅极结构520包围各所述第二鳍部层220。
具体的，本实施例中，所述栅极结构520位于底部电介质隔离层300与第二鳍部层220之间、相邻所述第二鳍部层220之间，所述栅极结构520能够环绕各个所述第二鳍部层220，增加了栅极结构520对沟道的控制能力。
本实施例中，所述栅极结构520包括：栅介质层(未图示)以及位于栅介质层表面的栅电极层(未图示)。
本实施例中，所述栅介质层的材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅电极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
相应的，本发明实施例还提供了一种半导体结构。
参考图10，所述半导体结构包括：衬底100，所述衬底100内具有第二凹槽202；鳍部结构200，位于所述衬底100上，且所述鳍部结构200与所述衬底100之间具有空隙101，所述鳍部结构200包括位于所述衬底100上的牺牲层230，以及交替位于所述牺牲层230上的第二鳍部层220和第一鳍部层210；伪栅结构120，横跨所述鳍部结构200，所述伪栅结构120覆盖所述鳍部结构200的部分顶部表面和侧壁表面；底部电介质隔离层300，位于所述第二凹槽202内以及所述衬底100和所述鳍部结构200之间的空隙101中；第一凹槽201，位于所述伪栅结构120两侧的所述鳍部结构200内，且所述第一凹槽201底部暴露出所述底部电介质隔离层300表面。
本实施例中，所述伪栅结构120包括：位于鳍部结构200侧壁和顶部表面的伪栅介质层121以及位于伪栅介质层121上的伪栅极层122。
本实施例中，所述半导体结构还包括伪栅侧墙123，位于所述伪栅介质层121和所述伪栅极层122的侧壁表面。
本实施例中，所述半导体结构还包括：第二侧墙2031，所述第二侧墙2031位于所述牺牲层230和所述第一鳍部层210侧壁上。
本实施例中，所述第二侧墙2031的材料与所述底部电介质隔离层300的材料相同，包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本发明实施例提供的半导体结构，在衬底100内和衬底100表面形成底部电介质隔离层300，通过底部电介质隔离层300隔离后续待形成的源漏掺杂层和衬底以及后续待形成的栅极结构和所述衬底，降低寄生电容，减少漏电发生，从而有利于提高半导体结构的性能。
第二实施例
本实施例与第一实施例的不同之处在于牺牲层形成的位置不同，以及后续是去除牺牲层为形成底部电介质隔离层提供空间，其余与第一实施例中相同的形成方法以及材料在此不再赘述。
图15至图21是本发明第二实施例中半导体结构形成过程各步骤对应的结构示意图，图15至图21与图3的剖视方向一致。
参考图15，提供衬底100；在所述衬底100上形成鳍部结构200，所述鳍部结构200包括交替位于所述衬底100上的第一鳍部层210和第二鳍部层220，且在所述第一鳍部层210和所述衬底100之间具有牺牲层230。
参考图16，在所述衬底100上形成横跨所述鳍部结构200的伪栅结构120，所述伪栅结构120覆盖所述鳍部结构200的部分顶部表面和侧壁表面。
所述伪栅结构120包括伪栅介质层121和伪栅极层122。
继续参考图16，还包括：在所述伪栅结构120两侧形成伪栅侧墙123。
参考图17，在所述伪栅结构120两侧的所述鳍部结构200内形成第一凹槽201，所述第一凹槽201底部暴露出所述牺牲层230的顶部表面。
继续参考图17，在所述第一凹槽201侧壁上形成第一侧墙2011。
参考图18，沿所述第一凹槽201刻蚀所述牺牲层230以及部分厚度的所述衬底100，在所述牺牲层230内和所述衬底100内形成第二凹槽202。
本实施例中，所述第二凹槽202的侧壁暴露出牺牲层230的侧壁表面，为后续去除牺牲层230提供工艺窗口。
参考图19，刻蚀去除剩余所述牺牲层230直至暴露出所述衬底100表面，在最底层的第一鳍部层210和衬底100之间形成空隙101，所述空隙101为后续形成底部电介质隔离层提供空间。
刻蚀去除剩余所述牺牲层230的方法为干法刻蚀工艺或湿法刻蚀工。本实施例中，采用湿法刻蚀工艺刻蚀去除剩余所述牺牲层230。所述牺牲层230和所述第一鳍部层210材料不同，具有刻蚀选择比，因此刻蚀去除牺牲层230时，避免造成第一鳍部层210的刻蚀损伤，以免影响后续形成的栅极结构的性能。
参考图20，去除第一侧墙2011；去除所述第一凹槽201暴露出的部分所述第一鳍部层210，在第二鳍部层220上形成第三凹槽203。
具体的，所述第三凹槽203位于空隙101和所述第二鳍部层220之间、相邻所述第二鳍部层220之间以及所述第二鳍部层220和所述伪栅结构120之间。
参考图21，在所述第三凹槽203内形成第二侧墙2031，同时在所述第二凹槽202和空隙101内形成底部电介质隔离层300。
所述第二侧墙2031的材料与底部电介质隔离层300的材料相同，包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
形成底部电介质隔离层300后，后续形成源漏掺杂层、介质层以及栅极结构的方法与第一实施例相同，在此不再赘述。
本实施例提供的半导体结构的形成方法，通过在第一鳍部层210和衬底100之间形成牺牲层230，为后续形成底部电介质隔离层预留空间，去除牺牲层230后，在第一鳍部层210和衬底100之间形成空隙，在空隙中形成底部电介质隔离层，可以隔离后续在第一鳍部层210位置上形成的栅电极层和衬底，避免形成寄生器件，降低寄生电容，从而提高半导体结构的性能。
相应的，本发明实施例提供一种半导体结构。
参考图21，所述半导体结构包括：衬底100，所述衬底100内具有第二凹槽202；鳍部结构200，位于所述衬底100上，且所述鳍部结构200与所述衬底100之间具有空隙101，所述鳍部结构200包括交替位于所述衬底100上的第一鳍部层210和第二鳍部层220；伪栅结构120，横跨所述鳍部结构200，所述伪栅结构120覆盖所述鳍部结构200的部分顶部表面和侧壁表面；底部电介质隔离层300，位于所述第二凹槽202内以及所述衬底100和所述鳍部结构200之间的空隙101中；第一凹槽201，位于所述伪栅结构120两侧的所述鳍部结构200内，且所述第一凹槽201底部暴露出所述底部电介质隔离层300表面。
本实施例中，所述伪栅结构120包括：位于鳍部结构200侧壁和顶部表面的伪栅介质层121以及位于伪栅介质层121上的伪栅极层122。
本实施例中，所述半导体结构还包括伪栅侧墙123，位于所述伪栅介质层121和所述伪栅极层122的侧壁表面。
本实施例中，所述半导体结构还包括：第二侧墙2031，所述第二侧墙2031位于所述第一鳍部层210侧壁上。
本实施例中，所述第二侧墙2031的材料与所述底部电介质隔离层300的材料相同，包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (24)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成鳍部结构，所述鳍部结构包括交替位于所述衬底上的第一鳍部层和第二鳍部层，且在最底层的所述第一鳍部层和最底层的所述第二鳍部层之间具有牺牲层；
在所述衬底上形成横跨所述鳍部结构的伪栅结构，所述伪栅结构覆盖所述鳍部结构的部分顶部表面和侧壁表面；
在所述伪栅结构两侧的所述鳍部结构内形成第一凹槽，所述第一凹槽底部暴露出最底层的所述第一鳍部层的表面；
在所述第一凹槽侧壁上形成第一侧墙；
沿所述第一凹槽刻蚀最底层的所述第一鳍部层以及部分厚度的所述衬底，在最底层的所述第一鳍部层和所述衬底内形成第二凹槽；
刻蚀去除剩余的最底层的所述第一鳍部层至暴露出所述衬底表面；
在所述衬底表面和所述第二凹槽内形成底部电介质隔离层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括SiP。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一鳍部层的材料包括Si或SiGe。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二鳍部层的材料与所述第一鳍部层的材料不同，所述第二鳍部层的材料包括Si或SiGe。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料包括SiN或SiON。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述底部电介质隔离层的材料为低k介质材料或超低k介质材料，包括SiOH、SiOCH、SiOC和SiOCN中的一种或多种。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在刻蚀去除剩余的最底层的所述第一鳍部层至暴露出所述衬底表面之后，还包括：
去除所述第一侧墙；
去除所述第一凹槽侧壁暴露出的部分所述牺牲层以及部分所述第一鳍部层，在所述第二鳍部层上形成第三凹槽。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述衬底表面和所述第二凹槽内形成底部电介质隔离层的方法包括：
在所述第二凹槽内、所述第三凹槽内、所述衬底表面以及所述伪栅结构表面形成第二侧墙膜；
刻蚀所述第二侧墙膜，直至暴露出所述第二鳍部层的侧壁表面，在所述第三凹槽内形成第二侧墙，同时在所述第二凹槽内以及所述衬底表面形成底部电介质隔离层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述底部电介质隔离层之后，还包括：在所述第一凹槽内形成源漏掺杂层，所述源漏掺杂层位于所述底部电介质隔离层上。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层的工艺包括外延生长工艺。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成源漏掺杂层之后，还包括：
去除所述伪栅结构以及所述伪栅结构覆盖的所述第一鳍部层和所述牺牲层，形成栅极开口，所述栅极开口暴露出所述第二鳍部层的表面；
在所述栅极开口内形成栅极结构，所述栅极结构包围各第二鳍部层。
12.一种半导体结构，其特征在于，包括：
衬底，所述衬底内具有第二凹槽；
鳍部结构，位于所述衬底上，且所述鳍部结构与所述衬底之间具有空隙，所述鳍部结构包括位于所述衬底上的牺牲层，以及交替位于所述牺牲层上的第二鳍部层和第一鳍部层；
伪栅结构，横跨所述鳍部结构，所述伪栅结构覆盖所述鳍部结构的部分顶部表面和侧壁表面；
底部电介质隔离层，位于所述第二凹槽内以及所述衬底和所述鳍部结构之间的空隙中；
第一凹槽，位于所述伪栅结构两侧的所述鳍部结构内，且所述第一凹槽底部暴露出所述底部电介质隔离层表面。
13.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成鳍部结构，所述鳍部结构包括交替位于所述衬底上的第一鳍部层和第二鳍部层，且在所述第一鳍部层和所述衬底之间具有牺牲层；
在所述衬底上形成横跨所述鳍部结构的伪栅结构，所述伪栅结构覆盖所述鳍部结构的部分顶部表面和侧壁表面；
在所述伪栅结构两侧的所述鳍部结构内形成第一凹槽，所述第一凹槽底部暴露出所述牺牲层的顶部表面；
在所述第一凹槽侧壁上形成第一侧墙；
沿所述第一凹槽刻蚀所述牺牲层以及部分厚度的所述衬底，在所述牺牲层和所述衬底内形成第二凹槽；
刻蚀去除剩余的所述牺牲层直至暴露出所述衬底表面；
在所述衬底表面和所述第二凹槽内形成底部电介质隔离层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括SiP。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一鳍部层的材料包括Si或SiGe。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第二鳍部层的材料与所述第一鳍部层的材料不同，所述第二鳍部层的材料包括Si或SiGe。
17.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料包括SiN或SiON。
18.如权利要求13所述的半导体结构的形成方法，其特征在于，所述底部电介质隔离层的材料为低k介质材料或超低k介质材料，包括SiOH、SiOCH、SiOC和SiOCN中的一种或多种。
19.如权利要求13所述的半导体结构的形成方法，其特征在于，在刻蚀去除剩余的所述牺牲层至暴露出所述衬底表面之后，还包括：
去除所述第一侧墙；
去除所述第一凹槽侧壁暴露出的部分所述第一鳍部层，在所述第二鳍部层上形成第三凹槽。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，在所述衬底表面和所述第二凹槽内形成底部电介质隔离层的方法包括：
在所述第二凹槽内、所述第三凹槽内、所述衬底表面以及所述伪栅结构表面形成第二侧墙膜；
刻蚀所述第二侧墙膜，直至暴露出所述第二鳍部层的侧壁表面，在所述第三凹槽内形成第二侧墙，同时在所述第二凹槽内以及所述衬底表面形成底部电介质隔离层。
21.如权利要求13所述的半导体结构的形成方法，其特征在于，在形成所述底部电介质隔离层之后，还包括：在所述第一凹槽内形成源漏掺杂层，所述源漏掺杂层位于所述底部电介质隔离层上。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层的工艺包括外延生长工艺。
23.如权利要求21所述的半导体结构的形成方法，其特征在于，在形成源漏掺杂层之后，还包括：
去除所述伪栅结构以及所述伪栅结构覆盖的所述第一鳍部层，形成栅极开口，所述栅极开口暴露出所述第二鳍部层的表面；
在所述栅极开口内形成栅极结构，所述栅极结构包围各第二鳍部层。
24.一种半导体结构，其特征在于，包括：
衬底，所述衬底内具有第二凹槽；
鳍部结构，位于所述衬底上，且所述鳍部结构与所述衬底之间具有空隙，所述鳍部结构包括交替位于所述衬底上的第一鳍部层和第二鳍部层；
伪栅结构，横跨所述鳍部结构，所述伪栅结构覆盖所述鳍部结构的部分顶部表面和侧壁表面；
底部电介质隔离层，位于所述第二凹槽内以及所述衬底和所述鳍部结构之间的空隙中；
第一凹槽，位于所述伪栅结构两侧所述鳍部结构内，且所述第一凹槽底部暴露出所述底部电介质隔离层表面。
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