CN109994385A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底及鳍部，鳍部顶部有至少一组堆叠结构，每组堆叠结构包括牺牲层及半导体层，衬底上有隔离层，隔离层覆盖鳍部侧壁，隔离层上有横跨堆叠结构的伪栅及覆盖伪栅侧壁的介质层；去除伪栅，在堆叠结构两侧介质层内形成凹槽，凹槽侧壁露出堆叠结构部分侧壁；在鳍部顶部形成第一通孔，第一通孔连通堆叠结构两侧的凹槽；在第一通孔露出的鳍部顶部形成第一栅介质层；去除凹槽露出的牺牲层，形成第二通孔，第二通孔连通堆叠结构两侧的凹槽；在凹槽及第二通孔露出的半导体层表面形成第二栅介质层，第二栅介质层厚度小于第一栅介质层厚度。本发明可提高鳍部顶部表面的寄生沟道的开启电压，防止寄生沟道漏电。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着集成电路特征尺寸持续减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极之间的距离也随之缩短，导致栅极对沟道的控制能力变差，短沟道效应(SCE：short-channel effects)更容易发生。
鳍式场效应晶体管(FinFET)在抑制短沟道效应方面具有突出的表现，FinFET的栅极至少可以从两侧对鳍部进行控制，因而与平面MOSFET相比，FinFET的栅极对沟道的控制能力更强，能够很好的抑制短沟道效应。
但是，现有技术中半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够提高鳍部顶部表面的寄生沟道的开启电压，有助于防止寄生沟道发生漏电。
为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供衬底及凸出于衬底的鳍部，所述鳍部顶部表面具有至少一组堆叠结构，其中，所述堆叠结构的堆叠方向垂直于所述衬底表面，每组堆叠结构包括牺牲层以及位于所述牺牲层顶部的半导体层，所述鳍部露出的所述衬底上具有隔离层，所述隔离层覆盖所述鳍部侧壁，所述隔离层上具有横跨所述堆叠结构的伪栅，所述伪栅覆盖所述堆叠结构的部分顶部和部分侧壁，所述隔离层上还具有介质层，所述介质层覆盖所述伪栅侧壁；去除所述伪栅，在所述堆叠结构两侧的所述介质层内形成贯穿所述介质层厚度的凹槽，所述凹槽侧壁露出所述堆叠结构部分侧壁；在所述鳍部顶部形成第一通孔，所述第一通孔位于所述堆叠结构两侧的凹槽之间且连通所述凹槽；在所述第一通孔露出的鳍部顶部表面形成第一栅介质层；去除所述凹槽侧壁露出的所述牺牲层，形成第二通孔，所述第二通孔位于所述堆叠结构两侧的凹槽之间且连通所述凹槽；在所述凹槽露出的半导体层表面及所述第二通孔侧壁露出的半导体层表面形成第二栅介质层，所述第二栅介质层厚度小于所述第一栅介质层厚度。
可选的，所述第一栅介质层厚度为
可选的，采用原子层沉积工艺及刻蚀工艺形成所述第一栅介质层。
可选的，形成所述第一通孔的方法包括：去除位于所述鳍部顶部的部分所述牺牲层。
可选的，形成所述第一通孔前，且在提供所述衬底后，所述隔离层覆盖位于所述鳍部顶部的所述牺牲层的部分侧壁；形成所述第一通孔的工艺步骤包括：在所述凹槽露出的所述堆叠结构侧壁上形成保护层；去除部分厚度的隔离层，露出位于所述鳍部顶部的牺牲层的部分侧壁，且剩余所述隔离层顶部低于所述鳍部顶部或与所述鳍部顶部齐平；去除露出的所述牺牲层，形成所述第一通孔。
可选的，所述第一栅介质层填充满所述第一通孔。
可选的，形成所述第一栅介质层的工艺步骤包括：形成填充满所述凹槽及所述第一通孔的第一栅介质膜，所述第一栅介质膜顶部高于所述堆叠结构顶部；去除位于所述凹槽内及所述堆叠结构顶部的所述第一栅介质膜，保留位于所述第一通孔内的所述第一栅介质膜，形成所述第一栅介质层。
可选的，形成所述第一通孔的方法包括：去除位于所述鳍部顶部的整个所述牺牲层。
可选的，形成所述第一通孔的方法包括：去除部分厚度鳍部。
可选的，形成所述第一通孔前，且在提供所述衬底后，所述隔离层与所述鳍部顶部齐平或与位于所述鳍部顶部的牺牲层顶部齐平，或者，所述隔离层覆盖位于所述鳍部顶部的牺牲层的部分侧壁；形成所述第一通孔的方法步骤包括：在所述凹槽露出的所述堆叠结构顶部及侧壁上形成保护层；去除部分厚度的隔离层，露出所述鳍部部分侧壁；去除露出的所述鳍部，形成所述第一通孔。
可选的，所述第一栅介质层顶部低于与所述鳍部顶部相对的所述第一通孔侧壁。
可选的，形成所述第一栅介质层后，去除所述保护层。
可选的，所述第一栅介质层的材料为氧化硅；所述第二栅介质层的材料为氧化硅。
可选的，所述第二栅介质层厚度为
可选的，采用化学氧化或热氧化方法形成所述第二栅介质层。
可选的，所述化学氧化方法包括：采用臭氧溶液对所述半导体层表面进行浸润处理，臭氧溶液的溶质质量分数为20～1000ppm，浸润处理的反应温度为20℃～80℃，反应时间为30s～200s。
可选的，形成所述第二栅介质层后，还包括：在所述第二栅介质层表面及所述第一栅介质层顶部形成高k栅介质层；形成填充满所述凹槽及所述第二通孔的金属栅。相应的，本发明还提供一种半导体结构，包括：衬底及凸出于衬底的鳍部；位于所述鳍部露出的所述衬底上的隔离层，所述隔离层覆盖所述鳍部侧壁；位于所述鳍部部分顶部的第一栅介质层；位于所述第一栅介质层顶部及所述鳍部顶部的堆叠结构，所述堆叠结构的数量至少为一组，其中，每组所述堆叠结构的堆叠方向垂直于所述衬底表面，每组堆叠结构包括牺牲层以及位于所述牺牲层顶部的半导体层，且所述牺牲层内具有沿垂直所述鳍部方向贯穿所述牺牲层的通孔，所述通孔侧壁露出所述半导体层表面；位于所述隔离层上的介质层，所述介质层覆盖所述堆叠结构侧壁；位于所述堆叠结构两侧的所述介质层内的凹槽，所述凹槽贯穿所述介质层厚度，所述凹槽露出所述堆叠结构的部分顶部和部分侧壁，且所述凹槽露出所述通孔；位于所述凹槽露出的所述半导体层表面及所述通孔露出的所述半导体层表面的第二栅介质层，所述第二栅介质层厚度小于所述第一栅介质层厚度。
可选的，所述第一栅介质层厚度为
可选的，所述第二栅介质层厚度为
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，鳍部顶部表面具有至少一组堆叠结构；去除伪栅，从而在所述堆叠结构两侧的介质层内形成凹槽，且所述凹槽侧壁露出所述堆叠结构部分侧壁；接着，先进行形成位于鳍部顶部表面的第一栅介质层的步骤，后进行形成位于所述半导体层表面的第二栅介质层的步骤，具体的：在所述鳍部顶部形成第一通孔，所述第一通孔位于所述堆叠结构两侧的凹槽之间且连通所述凹槽；在所述第一通孔露出的鳍部顶部表面形成第一栅介质层；去除所述凹槽侧壁露出的所述牺牲层，形成第二通孔，在所述凹槽侧壁露出的半导体层表面及所述第二通孔侧壁露出的半导体层表面形成第二栅介质层。与第一栅介质层相接触的鳍部顶部表面存在寄生沟道，通过将第一栅介质层的形成步骤与第二栅介质层的形成步骤分开进行，使形成的所述第一栅介质层厚度大于所述第二栅介质层厚度，较厚的第一栅介质层能够提高鳍部顶部表面的寄生沟道的开启电压，有助于防止寄生沟道发生漏电，改善半导体结构的电学性能。
可选方案中，所述第一栅介质层厚度为有助于提高所述鳍部顶部表面存在的寄生沟道开启电压，从而防止所述寄生沟道发生漏电。
可选方案中，所述第二栅介质层厚度为一方面，能够保证所述第二栅介质层的抗击穿特性良好；另一方面，使得所述半导体层表面的导电沟道开启电压适当，有助于防止鳍部顶部表面存在的寄生沟道发生漏电。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图16是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图；
图17至图22是本发明半导体结构形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的电学性能仍有待提高。
现结合一种半导体结构的形成方法进行分析，图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图，形成半导体结构的工艺步骤主要包括：
参考图1，提供衬底11及凸出于衬底11的鳍部12，所述鳍部12顶部具有至少一组堆叠结构20，其中，所述堆叠结构20的堆叠方向垂直于所述衬底11表面，每组堆叠结构20包括牺牲层21以及位于所述牺牲层21顶部的半导体层22，所述鳍部12露出的所述衬底11上具有隔离层13，所述隔离层13覆盖所述鳍部12侧壁，所述隔离层13上还具有介质层14，所述介质层14覆盖所述堆叠结构20侧壁，位于所述堆叠结构20两侧的所述介质层14内的凹槽40，所述凹槽40贯穿所述介质层14厚度，且所述凹槽40露出所述堆叠结构20的部分顶部和部分侧壁。
其中，所述半导体层22的材料与所述鳍部12的材料相同。
参考图2，去除所述凹槽40侧壁露出的所述牺牲层21，形成通孔，所述通孔位于所述堆叠结构20两侧的凹槽40之间且连通所述凹槽40。
其中，位于半导体层22与鳍部12顶部之间的所述通孔为第一通孔51，位于相邻半导体层22之间的所述通孔为第二通孔52。
参考图3，在所述凹槽40露出的半导体层22表面及所述通孔露出的半导体层22表面形成栅介质层62。
由于所述第一通孔51露出所述鳍部12顶部，且由于所述半导体层22的材料与所述鳍部12的材料相同，因此形成的所述栅介质层62还覆盖所述第一通孔51露出的鳍部12顶部。
上述方法形成的半导体结构的性能差，分析其原因在于：
由于在同一步骤中，在所述第一通孔51露出的鳍部12顶部、所述凹槽40露出的半导体层22表面及所述通孔露出的半导体层22表面形成栅介质层62，所述鳍部12顶部表面及所述半导体层22表面在形成所述栅介质层62过程中面临相同的工艺环境，因而在所述鳍部12顶部形成的栅介质层62厚度与在半导体层22表面形成的栅介质层62厚度相等。当对半导体结构施加电压时，所述鳍部12顶部表面存在寄生沟道，所述半导体层22表面存在导电沟道。由于所述鳍部12顶部的栅介质层62厚度与半导体层22表面的栅介质层62厚度相等，因而所述寄生沟道的开启电压与半导体层22表面的导电沟道的开启电压相同，导致所述导电沟道开启时，所述寄生沟道也开启，开启的寄生沟道会发生漏电，造成半导体结构的电学性能差。
为了解决上述问题，本发明提供一种半导体结构形成方法，包括：去除伪栅，在堆叠结构两侧的介质层内形成贯穿所述介质层厚度的凹槽，所述凹槽侧壁露出所述堆叠结构部分侧壁；在所述鳍部顶部形成第一通孔；在所述第一通孔露出的鳍部顶部表面形成第一栅介质层；去除所述凹槽侧壁露出的所述牺牲层，形成第二通孔；在所述凹槽侧壁露出的半导体层表面及所述第二通孔侧壁露出的半导体层表面形成第二栅介质层，所述第二栅介质层厚度小于所述第一栅介质层厚度。
先进行形成位于鳍部顶部表面的第一栅介质层的步骤，后进行形成位于所述半导体层表面的第二栅介质层的步骤，以实现形成的所述第一栅介质层厚度大于所述第二栅介质层厚度，较大的第一栅介质层厚度可以提高所述鳍部顶部表面存在的寄生沟道的开启电压，有利于避免所述寄生沟道发生漏电，从而改善半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图15为本发明一实施例提供的半导体结构形成过程的结构示意图。
参考图4，提供衬底110及凸出于衬底110的鳍部120，所述鳍部120顶部表面具有至少一组堆叠结构200，其中，所述堆叠结构200的堆叠方向垂直于所述衬底110表面，每组堆叠结构200包括牺牲层210以及位于所述牺牲层210顶部的半导体层220，所述鳍部120露出的所述衬底110上具有隔离层130，所述隔离层130覆盖所述鳍部120侧壁，所述隔离层130上具有横跨所述堆叠结构200的伪栅300，所述伪栅300覆盖所述堆叠结构200的部分顶部和部分侧壁，所述隔离层130上还具有介质层140，所述介质层140覆盖所述伪栅300侧壁。
需要说明的是，图4的剖面方向平行于所述鳍部120延伸方向且垂直于所述衬底110表面。
形成所述衬底110、所述鳍部120、所述堆叠结构200的工艺方法包括：提供基底(图中未示出)，所述基底表面具有至少一组初始堆叠结构(图中未示出)，其中，所述初始堆叠结构的堆叠方向垂直于所述基底表面，每组所述初始堆叠结构包括牺牲膜和位于所述牺牲膜顶部的半导体膜；在所述初始堆叠结构部分顶部形成第一掩膜层(图中未示出)；以所述第一掩膜层为掩膜，刻蚀去除部分厚度所述初始堆叠结构以及所述基底，刻蚀后的所述基底作为衬底110，位于所述衬底110表面的凸起作为所述鳍部120，剩余所述初始堆叠结构作为所述堆叠结构200，剩余所述牺牲膜作为所述牺牲层210，剩余所述半导体膜作为所述半导体层220。
本实施例中，采用湿法刻蚀工艺去除部分厚度所述初始堆叠结构以及所述基底。在其他实施例中，还可以采用干法刻蚀工艺去除部分厚度所述初始堆叠结构以及所述基底。
所述基底的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；此外，所述基底还可为绝缘体上的硅基底或者绝缘体上的锗基底。本实施例中，所述基底为硅基底。
本实施例中，所述衬底110的材料与所述基底的材料相同，为硅。在其他实施例中，所述衬底110的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟；此外，所述衬底110还可为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述鳍部120的材料与所述基底的材料相同，为硅。在其他实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，提供的所述基底表面具有两组所述初始堆叠结构，因而形成的所述鳍部120顶部表面具有两组所述堆叠结构200。在其他实施例中，所述堆叠结构的组数还可以大于两组，另外，所述堆叠结构的组数还可以为一组。
所述牺牲层210的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述牺牲层210的材料为锗化硅。
后续去除位于所述鳍部120顶部的部分所述牺牲层210以形成第一通孔，并在所述第一通孔露出的鳍部120顶部表面形成第一栅介质层。若所述牺牲层210的厚度过小，相应的，形成的第一通孔在垂直所述衬底110方向的宽度过小，进而导致形成的所述第一栅介质层厚度过小，造成鳍部120顶部的寄生沟道的开启电压过小，使得所述寄生沟道容易发生漏电；另外，后续去除相邻半导体层220之间的牺牲层210以形成第二通孔，厚度过小的所述牺牲层210将导致在相邻半导体层220间的所述第二通孔的宽度过小，造成后续形成的金属栅在第二通孔内的填充难度增大，影响所述金属栅的形成质量。本实施例中，所述牺牲层210的厚度为10nm～200nm。
所述半导体层220的材料与所述牺牲层210的材料不同，本实施例中，所述半导体层220的材料为硅。在其他实施例中，所述半导体层的材料还可以为锗、碳化硅、砷化镓或镓化铟。
形成所述隔离层130、所述伪栅300以及所述介质层140的工艺步骤包括：在所述衬底110表面形成覆盖所述堆叠结构200侧壁的所述隔离膜(图中未示出)，所述隔离膜顶部高于所述堆叠结构200顶部或与所述堆叠结构200顶部齐平；去除部分厚度所述隔离膜，露出所述堆叠结构200侧壁，剩余所述隔离膜作为所述隔离层130；在所述隔离层130表面形成横跨所述堆叠结构200的伪栅300，所述伪栅300覆盖所述堆叠结构200的部分顶部和部分侧壁；在所述伪栅300露出的所述隔离层130上形成介质层140，所述介质层140覆盖所述伪栅300侧壁。
本实施例中，采用干法刻蚀工艺去除部分厚度所述隔离膜。在其他实施例中，还可以采用湿法刻蚀工艺去除部分厚度所述隔离膜，所述湿法刻蚀工艺采用的刻蚀溶液为稀释氢氟酸。
本实施例中，所述隔离层130的材料为氮氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅或氧化硅。
本实施例中，所述隔离层130覆盖位于所述鳍部120顶部的所述牺牲层210的部分侧壁。
若所述隔离层130覆盖的牺牲层210侧壁过低，后续去除所述隔离层130覆盖的牺牲层210以形成第一通孔，将导致所述第一通孔在垂直所述衬底110方向的宽度过小，后续在所述第一通孔露出的鳍部120顶部表面形成第一栅介质层，进而造成所述第一栅介质层厚度过小，使得鳍部120顶部的寄生沟道的开启电压过小，过小的开启电压导致所述寄生沟道容易发生漏电；后续形成第一栅介质层后，去除剩余的牺牲层210以形成第二通孔，若所述隔离层130覆盖的牺牲层210侧壁过高，相应的，后续在第一栅介质层610顶部形成的第二通孔在垂直所述衬底110方向的宽度将过窄，进而造成后续形成的金属栅在第一栅介质层610顶部的第二通孔内的填充能力差，使得所述金属栅的形成质量差。本实施例中，所述隔离层130覆盖的牺牲层210侧壁高度为
本实施例中，所述伪栅300底部与所述堆叠结构200顶部间具有伪氧化层(图中未示出)。形成所述伪氧化层及所述伪栅300的工艺方法包括：在所述隔离层130上形成伪氧化膜(图中未示出)，所述伪氧化膜横跨所述堆叠结构200，且覆盖所述堆叠结构200的顶部表面和侧壁表面；在所述伪氧化膜上形成伪栅膜(图中未示出)；在所述伪栅膜部分顶部形成栅极掩膜(图中未示出)；以所述栅极掩膜为掩膜，图形化所述伪栅膜及所述伪氧化膜，剩余所述伪氧化膜作为所述伪氧化层，剩余所述伪栅膜作为所述伪栅300。
所述伪栅300的材料为非晶硅、非晶锗或无定形碳。本实施例中，所述伪栅300的材料为非晶硅。
本实施例中，所述伪氧化层的材料为氧化硅。在其他实施例中，所述伪氧化层的材料还可以为氮氧化硅。
本实施例中，形成所述伪栅300后，且在形成所述介质层140前，还包括：在所述伪栅300两侧的所述堆叠结构200内形成源漏掺杂区320。
本实施例中，采用选择性外延生长工艺形成所述源漏掺杂区320。
本实施例中，所述伪栅300侧壁与所述介质层140间具有侧墙310，后续去除所述伪栅300的过程中，所述侧墙310可提供刻蚀停止位置，从而起到保护所述介质层140的作用。
本实施例中，所述介质层140的材料为氮氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅或氧化硅。
本实施例中，所述介质层140顶部高于所述伪栅300顶部，在其他实施例中，所述介质层顶部还可以与所述伪栅顶部齐平。
参考图5，去除所述伪栅300，在所述堆叠结构200两侧的所述介质层140内形成贯穿所述介质层140厚度的凹槽400，所述凹槽400侧壁露出所述堆叠结构200部分侧壁。
需要说明的是，图5的剖面方向垂直于所述鳍部120延伸方向。
本实施例中，去除所述伪栅300前，还包括：去除部分厚度的所述介质层140，剩余所述介质层140顶部与所述伪栅300顶部齐平。
本实施例中，剩余所述介质层140顶部高于所述堆叠结构200顶部。
本实施例中，去除所述伪栅300后，露出覆盖所述堆叠结构200部分顶部的所述伪氧化层(图中未示出)，形成所述凹槽400前，还包括：去除露出的所述伪氧化层。本实施例中，所述凹槽400由所述隔离层130部分顶部、所述堆叠结构200部分侧壁及所述介质层140侧壁围成。由于所述介质层140顶部高于所述堆叠结构200顶部，因而所述凹槽400两侧侧壁高度不相等。
后续在所述鳍部120顶部形成第一通孔，所述第一通孔位于所述堆叠结构200两侧的凹槽400之间且连通所述凹槽400。下面结合参考图6至图9，对形成所述第一通孔的工艺步骤进行详细的说明。
参考图6，在所述介质层140顶部、所述凹槽400露出的堆叠结构200顶部、所述凹槽400侧壁及底部形成保护膜410。
本实施例中，所述保护膜410的材料为氮化硅。在其他实施例中，所述保护膜的材料还可以为碳化硅、氮氧化硅或碳氮氧化硅。
后续去除部分所述保护膜410，在所述凹槽400露出的所述堆叠结构200侧壁上形成保护层，所述保护层可保护高于所述隔离层130顶部的所述牺牲层210侧壁，后续去除位于所述鳍部120顶部的部分所述牺牲层210，能够避免高于所述隔离层130顶部的所述牺牲层210受到刻蚀。
若所述保护膜410的厚度过小，则后续形成的保护层的厚度过小，影响所述保护层对所述堆叠结构200部分侧壁的保护作用，后续去除鳍部120顶部的部分所述牺牲层210过程中，容易对所述堆叠结构200的其余所述牺牲层210表面造成刻蚀；若所述保护膜410的厚度过大，使得后续去除部分所述保护膜410较为困难，在去除位置处容易有残留，影响后续步骤的进行。本实施例中，所述保护膜410的厚度为
参考图7，去除所述介质层140顶部、所述凹槽400底部及所述凹槽400露出的堆叠结构200顶部的保护膜410(参考图6)，在所述凹槽400露出的所述堆叠结构200侧壁上形成保护层420。
本实施例中，所述保护层420还覆盖所述介质层140侧壁。
后续去除位于所述鳍部120顶部的部分所述牺牲层210的过程中，所述保护层420能够起到保护高于所述隔离层130顶部的所述牺牲层210的作用，从而避免高于所述隔离层130顶部的所述牺牲层210受到刻蚀。
本实施例中，所述保护层420的厚度与所述保护膜410的厚度相等，为
所述保护层420的材料与所述保护膜410的材料相同，本实施例中，所述保护层420的材料为氮化硅。
本实施例中，采用回刻蚀工艺去除所述保护膜410。
所述回刻蚀工艺的工艺参数包括：刻蚀气体包括CH4、CH3F及O2，其中，CH4的气体流量为5sccm～100sccm，CH3F的气体流量为8sccm～50sccm，O2的气体流量为10sccm～100sccm，腔室压强为10mTorr～2000mTorr，射频功率为50W～300W，直流自偏置电压为30V～100V，刻蚀气体通入时间为4s～50s。
参考图8，去除部分厚度的隔离层130，露出位于所述鳍部120顶部的牺牲层210的部分侧壁，且剩余所述隔离层130顶部低于所述鳍部120顶部或与所述鳍部120顶部齐平。
本实施例中，剩余所述隔离层130顶部与所述鳍部120顶部齐平。在其他实施例中，剩余所述隔离层顶部低于所述鳍部顶部。
本实施例中，采用干法刻蚀工艺去除部分厚度的隔离层130，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括He、NH3及NF3，其中，He的气体流量为600sccm至2000sccm，NH3的气体流量为200sccm至500sccm，NF3的气体流量为20sccm至200sccm，腔室压强为2Torr至10Torr，刻蚀气体通入时间为20s至100s。
参考图9，去除露出的所述牺牲层210，形成所述第一通孔510。
所述第一通孔510为后续形成第一栅介质层提供空间位置。
本实施例中，采用湿法刻蚀工艺去除露出的所述牺牲层210，所述湿法刻蚀工艺的工艺参数包括：刻蚀溶液包括HCl，所述HCl的质量分数为20％～90％，刻蚀溶液温度为25℃～300℃。
本实施例中，所述湿法刻蚀工艺对所述牺牲层210及所述半导体层220的刻蚀选择比为30～500。由于所述刻蚀选择比高，因此可避免在去除所述牺牲层210过程中对所述堆叠结构200顶部造成刻蚀。若所述刻蚀选择比过低，由于所述保护层420露出所述堆叠结构200顶部，且由于所述堆叠结构200顶部材料为半导体层220材料，因而在去除所述牺牲层210的过程中，所述堆叠结构200顶部容易受到刻蚀。
在其他实施例中，剩余所述隔离层顶部低于所述鳍部顶部，即部分所述鳍部侧壁露出。当所述鳍部材料与所述半导体层材料相同时，所述湿法刻蚀工艺对所述牺牲层及所述半导体层的刻蚀选择比高，有助于避免对露出的鳍部侧壁造成刻蚀。
后续在所述第一通孔510露出的鳍部120顶部表面形成第一栅介质层。下面结合参考图10及图11，对所述第一栅介质层的形成过程进行详细的说明。
参考图10，形成填充满所述凹槽400及所述第一通孔510的第一栅介质膜601，所述第一栅介质膜601顶部高于所述堆叠结构200顶部。
本实施例中，所述第一栅介质膜601还覆盖所述介质层140顶部及所述保护层420顶部。
本实施例中，所述第一栅介质膜601的材料为氧化硅。
本实施例中，采用原子层沉积工艺形成所述第一栅介质膜601。所述原子层沉积工艺具有良好的台阶覆盖性，使得形成的所述第一栅介质膜601的质量高，从而提高后续形成的第一栅介质层610的形成质量。
本实施例中，所述原子层沉积工艺的工艺参数为温度为80℃～300℃，气压为5mTorr～20Torr，工艺气体包括有机硅化合物前驱体，循环次数为5至50。
参考图11，去除位于所述凹槽400内及所述堆叠结构200顶部的所述第一栅介质膜601(参考图10)，保留位于所述第一通孔510内的所述第一栅介质膜601，形成所述第一栅介质层610。
本实施例中，采用化学机械掩膜工艺去除高于所述介质层140顶部的所述第一栅介质膜601；接着，采用干法刻蚀工艺去除位于所述凹槽400内及所述堆叠结构200顶部的剩余所述第一栅介质膜601，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括CH4及CHF3，其中，CH4的气体流量为30sccm至200sccm，CHF3的气体流量为30sccm至200sccm，腔室压强为10mTorr至2000mTorr，刻蚀气体通入时间为4s至500s，射频功率为100W～1300W，直流自偏置电压为80V～500V。本实施例中，所述干法刻蚀工艺能够对位于所述保护层420底部的所述第一栅介质膜601造成刻蚀，从而使得形成的所述第一栅介质层610位于所述第一通孔510(参考图9)内。
本实施例中，所述第一栅介质层610填充满所述第一通孔510。在其他实施例中，所述第一栅介质层顶部还可以低于与所述鳍部顶部相对的所述第一通孔侧壁。
若所述第一栅介质层610厚度过大，相应的，位于所述第一栅介质层610顶部的牺牲层210厚度则过小，后续去除所述牺牲层210以形成第二通孔，将导致所述第二通孔在垂直所述衬底110表面方向上的宽度过小，导致后续形成的金属栅在位于所述第一栅介质层610顶部的所述第二通孔内的填充能力差，影响所述金属栅的形成质量；若所述第一栅介质层610厚度过小，与所述第一栅介质层610相接触的鳍部120顶部表面存在寄生沟道，所述寄生沟道的开启电压与第一栅介质层610厚度有关，厚度过小的第一栅介质层610将导致所述寄生沟道的开启电压过低，使得所述寄生沟道容易发生漏电。本实施例中，所述第一栅介质层610厚度为
所述第一栅介质层610的材料与所述第一栅介质膜601(参考图10)的材料相同，本实施例中，所述第一栅介质层610的材料为氧化硅。
参考图12，去除所述堆叠结构200侧壁上的保护层420。
去除所述堆叠结构200侧壁上的保护层420，以露出高于所述第一栅介质层610顶部的牺牲层210，从而为后续去除上所述牺牲层210以形成第二通孔520做准备。
本实施例中，保留位于所述侧墙310侧壁表面的保护层420，后续去除所述凹槽400侧壁露出的牺牲层210，所述保护层420可起到保护侧墙310的作用。
本实施例中，去除所述保护层420的工艺步骤包括：在所述介质层顶部、所述侧墙310顶部及位于所述侧墙310侧壁上的保护层420顶部形成第二掩膜层(未示出)；去除所述堆叠结构200侧壁上的保护层420；去除所述第二掩膜层。
在其他实施例中，还包括：去除位于所述侧墙侧壁表面的保护层。
参考图13，去除所述凹槽400侧壁露出的所述牺牲层210，形成第二通孔520，所述第二通孔520位于所述堆叠结构200两侧的凹槽400之间且连通所述凹槽400。
本实施例中，所述第二通孔520包括位于所述第一栅介质层610与半导体层220之间的第二通孔520以及位于相邻半导体层220之间的第二通孔520。
若位于第一栅介质层610与半导体层220间的第二通孔520在垂直衬底110表面方向的宽度过小，将导致后续形成的金属栅的填充能力差，进而造成所述金属栅的形成质量差。本实施例中，位于所述第一栅介质层610与半导体层220之间的第二通孔520在垂直所述衬底110表面方向的宽度为4nm～180nm。
本实施例中，位于相邻半导体层220之间的第二通孔520在垂直所述衬底110表面方向的宽度与相邻半导体层220间的所述牺牲层210(参考图12)的厚度相等，为10nm～200nm。
本实施例中，采用湿法刻蚀工艺去除露出的所述牺牲层210。
参考图14，在所述凹槽400侧壁露出的半导体层220表面及所述第二通孔520侧壁露出的半导体层220表面形成第二栅介质层620，所述第二栅介质层620厚度小于所述第一栅介质层610厚度。
所述第二栅介质层620能够为后续形成高k栅介质层提供良好的界面基础，有利于提高所述高k栅介质层的形成质量，减小所述高k栅介质层与所述半导体层220表面间的界面态密度。
本实施例中，所述第二栅介质层620的材料为氧化硅。在其他实施例中，所述第二栅介质层的材料还可以为氧化锗，另外所述第二栅介质层的材料还可以为掺氧的锗化硅、掺氧的砷化镓或掺氧的镓化铟。
本实施例中，采用化学氧化方法形成所述第二栅介质层620。所述化学氧化方法包括：：采用臭氧溶液对所述半导体层表面进行浸润处理，臭氧溶液的溶质质量分数为20～1000ppm，浸润处理的反应温度为20℃～80℃，反应时间为30s～200s。
在其他实施例中，还可以采用热氧化方法形成所述第二栅介质层。
在邻近所述第二栅介质层620的所述半导体层220表面存在导电沟道，所述导电沟道的开启电压与所述第二栅介质层620厚度有关，所述第二栅介质层620厚度越小，则所述导电沟道的开启电压越低。
由于所述第二栅介质层620厚度小于所述第一栅介质层610厚度，因此所述半导体层220表面的导电沟道开启电压小于所述鳍部120顶部表面的寄生沟道的开启电压，寄生沟道具有较大开启电压有助于防止所述寄生沟道发生漏电，从而提高后续形成的半导体结构的电学性能。
若所述第二栅介质层620厚度过小，所述第二栅介质层620的抗击穿特性差；若所述第二栅介质层620厚度过大，将造成半导体层220表面的导电沟道开启电压过大，导致所述导电沟道开启时，鳍部120顶部表面存在的寄生沟道也开启，进而造成所述寄生沟道位置处发生漏电。本实施例中，所述第二栅介质层620的厚度为
参考图15，在所述第二栅介质层620表面及所述第一栅介质层610顶部形成高k栅介质层710。
本实施例中，所述高k栅介质层710还覆盖所述介质层140顶部、所述侧墙310顶部、部分隔离层130顶部、位于所述侧墙310侧壁上的保护层420顶部及侧壁。
本实施例中，采用原子层沉积工艺形成所述高k栅介质层710。在其他实施例中，还可以采用流体化学气相沉积工艺或等离子体增强化学气相沉积工艺。
所述高k栅介质层710材料的相对介电常数大于所述第二栅介质层620材料的相对介电常数。本实施例中，所述高k栅介质层710的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
由于在同一步骤中，在所述第二栅介质层620表面及所述第一栅介质层610顶部形成高k栅介质层710，因而位于所述第二栅介质层620表面的高k栅介质层710厚度与位于所述第一栅介质层610顶部的高k栅介质层710厚度相等。
若所述高k栅介质层710的厚度过大，使得第二通孔520在垂直所述衬底110表面方向的宽度过小，导致后续形成的填充满所述凹槽400及所述第二通孔520的金属栅的填充能力差，影响所述金属栅的形成质量；若所述高k栅介质层710的厚度过小，影响所述高k栅介质层710对漏电流的抑制作用。本实施例中，所述高k栅介质层710的厚度为
所述第二栅介质层620及覆盖所述第二栅介质层620表面的高k栅介质层710构成所述半导体层220表面的导电沟道的栅介质层；所述第一栅介质层610以及位于所述第一栅介质层610表面的高k栅介质层710构成所述鳍部120顶部表面的寄生沟道的栅介质层；由于所述第一栅介质层610厚度大于所述第二栅介质层620厚度，且由于位于所述第二栅介质层620表面的高k栅介质层710厚度与位于所述第一栅介质层610顶部的高k栅介质层710厚度相等，因此所述寄生沟道的栅介质层厚度大于导电沟道的栅介质层厚度，因而所述寄生沟道的开启电压大于导电沟道的开启电压；寄生沟道具有较大的开启电压有助于避免所述寄生沟道发生漏电，从而可改善后续形成的半导体结构的电学性能。
参考图16，形成填充满所述凹槽400及所述第二通孔520的金属栅720。
本实施例中，所述金属栅720顶部与所述介质层140顶部齐平。形成所述金属栅720的工艺步骤包括：形成填充满所述凹槽400及所述第二通孔520的金属膜(未示出)，且所述金属膜顶部高于所述介质层140顶部；去除高于所述介质层140顶部的所述金属膜，剩余所述金属膜作为所述金属栅720。
其中，去除高于所述介质层140顶部的所述金属膜的步骤中，还去除高于所述介质层140顶部的高k栅介质层710。
本实施例中，采用原子层沉积工艺形成所述金属膜，所述原子层沉积工艺具有良好的台阶覆盖性，使形成的所述金属膜的质量高，进而所述金属栅720的形成质量高。
本实施例中，所述金属栅720的材料为Cu。在其他实施例中，所述金属栅的材料还可以为W或Ag。
综上，去除伪栅300，在所述堆叠结构200两侧的介质层140内形成凹槽400，且所述凹槽400侧壁露出所述堆叠结构200部分侧壁；在所述鳍部120顶部形成第一通孔510，所述第一通孔510位于所述堆叠结构200两侧的凹槽400之间且连通所述凹槽400；在所述第一通孔510露出的鳍部120顶部表面形成第一栅介质层610；去除所述凹槽400侧壁露出的所述牺牲层210，形成第二通孔520，在所述凹槽400侧壁露出的半导体层220表面及所述第二通孔520侧壁露出的半导体层220表面形成第二栅介质层620，所述第二栅介质层620厚度小于所述第一栅介质层610厚度。与第一栅介质层610相接触的鳍部120顶部表面存在寄生沟道，通过将第一栅介质层610的形成步骤与第二栅介质层620的形成步骤分开进行，实现形成的所述第一栅介质层610厚度大于所述第二栅介质层620厚度，较厚的第一栅介质层610能够提高所述寄生沟道的开启电压，有助于防止寄生沟道发生漏电，从而可改善半导体结构的电学性能。
在其他实施例中，形成所述第一通孔的方法包括：去除部分厚度鳍部。下面结合参考图17至图22，对所述第一通孔的形成步骤进行详细的说明。去除所述伪栅的步骤可参考前一实施例，不再赘述。
参考图17，在所述介质层140顶部、所述凹槽400露出的堆叠结构200顶部、所述凹槽400侧壁及底部形成保护膜410。
参考图18，在位于所述堆叠结构200顶部的保护膜410表面形成光刻胶层430。
后续去除部分所述保护膜410以形成保护层420，所述光刻胶层430可起到保护所述堆叠结构200顶部的保护膜410的作用。
参考图19，去除所述介质层140顶部及所述凹槽400底部的保护膜410，在所述凹槽400露出的所述堆叠结构200顶部及侧壁上形成保护层420。
本实施例中，所述保护层420还覆盖所述介质层140侧壁。
本实施例中，采用回刻蚀工艺去除所述介质层140顶部及所述凹槽400底部的所述保护膜410，剩余所述保护膜410作为所述保护层420。
本实施例中，形成所述保护层420后，还包括：去除所述光刻胶层430。
参考图20，去除部分厚度的隔离层130，剩余所述隔离层130顶部低于所述鳍部120顶部，使露出所述鳍部120部分侧壁。
参考图21，去除露出的所述鳍部120，形成所述第一通孔510。
由于所述凹槽400露出的所述堆叠结构200的半导体层220表面具有所述保护层420，因此可避免去除露出的所述鳍部120的过程中，所述半导体层220表面受到刻蚀。由于所述半导体层220的材料与所述鳍部120的材料相同，若在去除露出的所述鳍部120的过程中，所述堆叠结构200的半导体层220表面暴露在工艺环境中，会对所述半导体层220表面造成刻蚀。
后续形成的第一栅介质层填充满所述第一通孔510，或者所述第一栅介质层顶部低于与所述鳍部120顶部相对的所述第一通孔510侧壁。
本实施例中，仅去除部分厚度鳍部以形成所述第一通孔510。在其他实施例中，参考图22，在形成所述第一通孔510的工艺步骤中，还可以包括：去除所述保护层420露出的位于所述鳍部120顶部的部分所述牺牲层210侧壁。以增加所述第一通孔510在垂直所述衬底110表面方向的宽度，从而为后续形成第一栅介质层提供更大的位置空间。
在其他实施例中，若采用去除部分厚度鳍部的方法形成所述第一通孔，在形成所述第一通孔前，所述隔离层还可以与所述鳍部顶部齐平或与位于所述鳍部顶部的牺牲层顶部齐平。
需要说明的是，在形成所述第一通孔前，若所述隔离层与位于所述鳍部顶部的牺牲层顶部齐平，可采用仅去除部分厚度鳍部的方法以形成所述第一通孔，或者，采用去除所述鳍部顶部的牺牲层及部分厚度鳍部的方法以形成所述第一通孔。当采用去除所述鳍部顶部的牺牲层及部分厚度鳍部的方法形成所述第一通孔时，后续形成的第一栅介质层顶部低于与所述鳍部顶部相对的所述第一通孔侧壁，从而为后续在第一栅介质层顶部与半导体层之间形成金属栅提供空间位置。
综上，将在鳍部120顶部表面形成第一栅介质层610的步骤和在所述半导体层220表面形成第二栅介质层620的步骤分开进行，实现所述第二栅介质层620厚度小于所述第一栅介质层610厚度。具体的，首先在所述鳍部120顶部形成第一通孔510，并在所述第一通孔510露出的鳍部120顶部表面形成第一栅介质层610；然后去除所述凹槽400侧壁露出的所述牺牲层210，形成第二通孔520，并在所述凹槽400侧壁露出的半导体层220表面及所述第二通孔520侧壁露出的半导体层220表面形成第二栅介质层620，所述第二栅介质层620厚度小于所述第一栅介质层610厚度。所述第一栅介质层610厚度大于所述第二栅介质层620厚度，厚度较大的所述第一栅介质层610有助于提高所述第一栅介质层610覆盖的所述鳍部120顶部表面存在的的寄生沟道的开启电压，从而可防止寄生沟道发生漏电，改善半导体结构的电学性能。
参照图14，本发明还提供一种采用上述形成方法获得的半导体结构，所述半导体结构包括：衬底110及凸出于衬底110的鳍部120；位于所述鳍部120露出的所述衬底110上的隔离层130，所述隔离层130覆盖所述鳍部120侧壁；位于所述鳍部120部分顶部的第一栅介质层610；位于所述第一栅介质层610顶部及所述鳍部120顶部的堆叠结构200，所述堆叠结构200的数量至少为一组，其中，每组所述堆叠结构200的堆叠方向垂直于所述衬底110表面，每组堆叠结构200包括牺牲层210以及位于所述牺牲层210顶部的半导体层220，且所述牺牲层210内具有沿垂直所述鳍部120方向贯穿所述牺牲层210的通孔，所述通孔侧壁露出所述半导体层220表面；位于所述隔离层130上的介质层140，所述介质层140覆盖所述堆叠结构200侧壁；位于所述堆叠结构200两侧的所述介质层140内的凹槽400，所述凹槽400贯穿所述介质层140厚度，所述凹槽400露出所述堆叠结构200的部分顶部和部分侧壁，且所述凹槽400露出所述通孔；位于所述凹槽400露出的所述半导体层220表面及所述通孔露出的所述半导体层220表面的第二栅介质层620，所述第二栅介质层620厚度小于所述第一栅介质层610厚度。
若所述第一栅介质层610厚度过小，将造成所述鳍部120顶部表面存在的寄生沟道开启电压过小，导致所述寄生沟道容易发生漏电。本实施例中，所述第一栅介质层610厚度为
若所述第二栅介质层620厚度过大，将造成半导体层220表面的导电沟道开启电压过大，导致所述导电沟道开启时，鳍部120顶部表面存在的寄生沟道也开启，进而造成所述寄生沟道位置处发生漏电；若所述第二栅介质层620厚度过小，所述第二栅介质层620的抗击穿特性差。本实施例中，所述第二栅介质层620厚度为
所述第一栅介质层610厚度大于所述第二栅介质层620厚度，有助于提高所述第一栅介质层610覆盖的所述鳍部120顶部表面的寄生沟道的开启电压，从而可避免所述寄生沟道发生漏电，改善半导体结构的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构形成方法，其特征在于，包括：
提供衬底及凸出于衬底的鳍部，所述鳍部顶部表面具有至少一组堆叠结构，其中，所述堆叠结构的堆叠方向垂直于所述衬底表面，每组堆叠结构包括牺牲层以及位于所述牺牲层顶部的半导体层，所述鳍部露出的所述衬底上具有隔离层，所述隔离层覆盖所述鳍部侧壁，所述隔离层上具有横跨所述堆叠结构的伪栅，所述伪栅覆盖所述堆叠结构的部分顶部和部分侧壁，所述隔离层上还具有介质层，所述介质层覆盖所述伪栅侧壁；
去除所述伪栅，在所述堆叠结构两侧的所述介质层内形成贯穿所述介质层厚度的凹槽，所述凹槽侧壁露出所述堆叠结构部分侧壁；
在所述鳍部顶部形成第一通孔，所述第一通孔位于所述堆叠结构两侧的凹槽之间且连通所述凹槽；
在所述第一通孔露出的鳍部顶部表面形成第一栅介质层；
去除所述凹槽侧壁露出的所述牺牲层，形成第二通孔，所述第二通孔位于所述堆叠结构两侧的凹槽之间且连通所述凹槽；
在所述凹槽露出的半导体层表面及所述第二通孔侧壁露出的半导体层表面形成第二栅介质层，所述第二栅介质层厚度小于所述第一栅介质层厚度。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅介质层厚度为
3.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺及刻蚀工艺形成所述第一栅介质层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一通孔的方法包括：去除位于所述鳍部顶部的部分所述牺牲层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述第一通孔前，且在提供所述衬底后，所述隔离层覆盖位于所述鳍部顶部的所述牺牲层的部分侧壁；
形成所述第一通孔的工艺步骤包括：在所述凹槽露出的所述堆叠结构侧壁上形成保护层；去除部分厚度的隔离层，露出位于所述鳍部顶部的牺牲层的部分侧壁，且剩余所述隔离层顶部低于所述鳍部顶部或与所述鳍部顶部齐平；去除露出的所述牺牲层，形成所述第一通孔。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一栅介质层填充满所述第一通孔。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述第一栅介质层的工艺步骤包括：形成填充满所述凹槽及所述第一通孔的第一栅介质膜，所述第一栅介质膜顶部高于所述堆叠结构顶部；去除位于所述凹槽内及所述堆叠结构顶部的所述第一栅介质膜，保留位于所述第一通孔内的所述第一栅介质膜，形成所述第一栅介质层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一通孔的方法包括：去除位于所述鳍部顶部的整个所述牺牲层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一通孔的方法包括：去除部分厚度鳍部。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第一通孔前，且在提供所述衬底后，所述隔离层与所述鳍部顶部齐平或与位于所述鳍部顶部的牺牲层顶部齐平，或者，所述隔离层覆盖位于所述鳍部顶部的牺牲层的部分侧壁；
形成所述第一通孔的方法步骤包括：在所述凹槽露出的所述堆叠结构顶部及侧壁上形成保护层；去除部分厚度的隔离层，露出所述鳍部部分侧壁；去除露出的所述鳍部，形成所述第一通孔。
11.如权利要求4、8或9所述的半导体结构的形成方法，其特征在于，所述第一栅介质层顶部低于与所述鳍部顶部相对的所述第一通孔侧壁。
12.如权利要求5或10所述的半导体结构的形成方法，其特征在于，形成所述第一栅介质层后，去除所述保护层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅介质层的材料为氧化硅；所述第二栅介质层的材料为氧化硅。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二栅介质层厚度为
15.如权利要求1所述的半导体结构的形成方法，其特征在于，采用化学氧化或热氧化方法形成所述第二栅介质层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述化学氧化方法包括：采用臭氧溶液对所述半导体层表面进行浸润处理，臭氧溶液的溶质质量分数为20～1000ppm，浸润处理的反应温度为20℃～80℃，反应时间为30s～200s。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二栅介质层后，还包括：在所述第二栅介质层表面及所述第一栅介质层顶部形成高k栅介质层；形成填充满所述凹槽及所述第二通孔的金属栅。
18.一种半导体结构，其特征在于，包括：
衬底及凸出于衬底的鳍部；
位于所述鳍部露出的所述衬底上的隔离层，所述隔离层覆盖所述鳍部侧壁；
位于所述鳍部部分顶部的第一栅介质层；
位于所述第一栅介质层顶部及所述鳍部顶部的堆叠结构，所述堆叠结构的数量至少为一组，其中，每组所述堆叠结构的堆叠方向垂直于所述衬底表面，每组堆叠结构包括牺牲层以及位于所述牺牲层顶部的半导体层，且所述牺牲层内具有沿垂直所述鳍部方向贯穿所述牺牲层的通孔，所述通孔侧壁露出所述半导体层表面；
位于所述隔离层上的介质层，所述介质层覆盖所述堆叠结构侧壁；
位于所述堆叠结构两侧的所述介质层内的凹槽，所述凹槽贯穿所述介质层厚度，所述凹槽露出所述堆叠结构的部分顶部和部分侧壁，且所述凹槽露出所述通孔；
位于所述凹槽露出的所述半导体层表面及所述通孔露出的所述半导体层表面的第二栅介质层，所述第二栅介质层厚度小于所述第一栅介质层厚度。
19.如权利要求18所述的半导体结构，其特征在于，所述第一栅介质层厚度为
20.如权利要求18所述的半导体结构，其特征在于，所述第二栅介质层厚度为
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