CN106920750B - 金属栅晶体管源漏区接触塞的制作方法 - Google Patents
金属栅晶体管源漏区接触塞的制作方法 Download PDFInfo
- Publication number
- CN106920750B CN106920750B CN201511003230.4A CN201511003230A CN106920750B CN 106920750 B CN106920750 B CN 106920750B CN 201511003230 A CN201511003230 A CN 201511003230A CN 106920750 B CN106920750 B CN 106920750B
- Authority
- CN
- China
- Prior art keywords
- layer
- etching
- gate
- dielectric layer
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 81
- 239000002184 metal Substances 0.000 title claims abstract description 81
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 90
- 230000004888 barrier function Effects 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 230000008569 process Effects 0.000 claims abstract description 21
- 238000001259 photo etching Methods 0.000 claims abstract description 18
- 239000004020 conductor Substances 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims description 46
- 238000001312 dry etching Methods 0.000 claims description 31
- 239000004065 semiconductor Substances 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 239000000243 solution Substances 0.000 claims description 12
- 239000002253 acid Substances 0.000 claims description 11
- 239000007864 aqueous solution Substances 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 238000005253 cladding Methods 0.000 claims description 7
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical group [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 6
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000005260 corrosion Methods 0.000 claims description 6
- 230000007797 corrosion Effects 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 229910010041 TiAlC Inorganic materials 0.000 claims description 5
- 230000003628 erosive effect Effects 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910017121 AlSiO Inorganic materials 0.000 claims description 3
- 229910004129 HfSiO Inorganic materials 0.000 claims description 3
- 229910009973 Ti2O3 Inorganic materials 0.000 claims description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- 238000000231 atomic layer deposition Methods 0.000 claims description 3
- 229910021523 barium zirconate Inorganic materials 0.000 claims description 3
- 229910052593 corundum Inorganic materials 0.000 claims description 3
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 3
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical group O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 claims description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 3
- GQUJEMVIKWQAEH-UHFFFAOYSA-N titanium(III) oxide Chemical compound O=[Ti]O[Ti]=O GQUJEMVIKWQAEH-UHFFFAOYSA-N 0.000 claims description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000010936 titanium Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000003701 mechanical milling Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004062 sedimentation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1068—Formation and after-treatment of conductors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种金属栅晶体管源漏区接触塞的制作方法，对于a)后高K栅介质层、金属栅工艺，在去除伪栅极结构，填入高K栅介质层、功函数层以及金属栅过程中；以及b)先高K栅介质层、后金属栅工艺，在去除伪栅极，填入功函数层以及金属栅过程中：在金属栅结构上形成两端均宽于该金属栅结构的刻蚀阻挡层。该刻蚀阻挡层使得后续在介质层内形成源漏区接触通孔的光刻工艺中，即使掩膜板与基底对准存在偏差或掩膜板中对应该通孔的开口较大，由于刻蚀阻挡层对其下覆盖的金属栅结构以及介质层形成保护，刻蚀形成的通孔不会暴露金属栅，从而通孔内填入的导电材质也不会与金属栅电导通，提高了器件良率、降低了掩膜板与基底的对准精度，以及降低了光刻精细度要求。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种金属栅晶体管源漏区接触塞的制作方法。
背景技术
半导体制造，尤其超大规模集成电路中，其主要器件是金属-氧化物-半导体场效应晶体管(MOS晶体管)。自从MOS晶体管问世以来，其几何尺寸按照摩尔定律不断减小，然而器件的物理极限会导致器件按比例缩小变得越来越困难。其中，在MOS晶体管制造领域，最具挑战的是传统的MOS工艺在器件按比例缩小过程中由于多晶硅、二氧化硅栅介质层的厚度减小所带来的栅极向衬底的漏电流问题。
为解决上述问题，现有技术中通过高K(介电常数)栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为匹配的栅极。
现有技术中，在制作金属栅晶体管的源漏区接触塞过程中，由于通孔尺寸、光刻掩膜板与基底对准叠层偏移(Overlay，OVL)等因素，造成形成的源漏区接触塞极易与金属栅短路，这降低了器件良率。为提高器件良率，又需降低通孔尺寸、光刻掩膜板与基底对准叠层偏移(Overlay，OVL)，这又提高了工艺成本。
发明内容
本发明解决的问题是如何提高金属栅晶体管源漏区接触塞制作时的器件良率、降低掩膜板与基底的对准精度，以及降低光刻精细度要求。
为解决上述问题，本发明的一方面提供一种后高K栅介质层、金属栅工艺(High Klast，Metal Gate last)中晶体管源漏区接触塞的制作方法，包括：
提供半导体衬底，所述半导体衬底表面具有伪栅极结构以及包覆所述伪栅极结构的第一介质层，所述第一介质层与所述伪栅极结构的顶表面齐平；所述伪栅极结构两侧的半导体衬底内形成有源漏区；
去除所述伪栅极结构中的伪栅极上部部分高度以形成第一凹槽，沿所述第一凹槽向两侧腐蚀所述第一介质层以扩大所述第一凹槽；
去除所述伪栅极结构中剩余伪栅极以及伪栅极绝缘层以形成第二凹槽，所述扩大的第一凹槽与第二凹槽构成“T”形凹槽；
在所述“T”形凹槽内依次填入高K栅介质层、功函数层以及金属栅；
去除所述扩大的第一凹槽内的高K栅介质层、功函数层以及金属栅，并在其内填入刻蚀阻挡层，所述刻蚀阻挡层的上表面与所述第一介质层的上表面齐平，所述刻蚀阻挡层的材质与所述第一介质层的材质不同；
至少在所述第一介质层以及刻蚀阻挡层上形成图案化的掩膜层，以所述图案化的掩膜层为掩膜干法刻蚀所述第一介质层以及刻蚀阻挡层，以在所述第一介质层内形成通孔，在所述通孔内填入导电材质以形成源漏区的接触塞。
可选地，形成刻蚀阻挡层后，还在所述刻蚀阻挡层以及所述第一介质层的上表面沉积第二介质层，后在所述第二介质层上形成图案化的掩膜层，所述通孔以所述掩膜层为掩膜干法刻蚀所述第二介质层、第一介质层以及刻蚀阻挡层在所述第二介质层以及第一介质层内形成。
可选地，所述第一介质层分别与所述伪栅极结构、半导体衬底之间具有接触通孔刻蚀停止层。
可选地，所述伪栅极结构两侧具有偏移侧墙。
可选地，所述刻蚀阻挡层的材质为SiN，SiON，SiOBN，SiOCN中的至少一种，采用原子层沉积法或化学气相沉积法生成。
可选地，所述伪栅极结构中伪栅极绝缘层的材质为二氧化硅，所述伪栅极的材质为掺杂或未掺杂多晶硅，去除所述伪栅极上部部分高度采用光刻、干法刻蚀实现。
可选地，所述第一介质层的材质为二氧化硅，沿所述第一凹槽向两侧腐蚀所述第一介质层采用HF酸实现。
可选地，所述高K栅介质层的材质为La2O3、BaZrO3、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、BaO、TiO、Ti2O3、TiO2、SrO、Al2O3、Si3N4中的至少一种，所述功函数层的材质为Ti、Al、TixAl1-x、TiC、TiAlC中的至少一种，所述金属栅的材质为钨，去除所述扩大的第一凹槽内的高K栅介质层、功函数层以及金属栅采用功函数层以及金属栅采用干法刻蚀或湿法腐蚀实现，所述干法刻蚀气体为CF4、CHF3、C3F8中的至少一种与SF6，或CF4、CHF3、C3F8中的至少一种与Cl2；高K栅介质层的湿法腐蚀溶液为HF酸，功函数层以及金属栅的湿法腐蚀溶液为NH4OH与H2O2混合水溶液，或HCl与H2O2混合水溶液。
可选地，所述晶体管为平面型晶体管或鳍式场效应晶体管。
本发明的另一方面还提供一种先高K栅介质层、后金属栅工艺(High K first，Metal Gate last)中晶体管源漏区接触塞的制作方法，包括：
提供半导体衬底，所述半导体衬底表面具有自下而上堆叠的高K栅介质层、伪栅极，以及包覆所述高K栅介质层以及伪栅极的第一介质层，所述第一介质层与所述伪栅极的顶表面齐平；所述伪栅极以及高K栅介质层两侧的半导体衬底内形成有源漏区；
去除所述伪栅极的上部部分高度以形成第一凹槽，沿所述第一凹槽向两侧腐蚀所述第一介质层以扩大所述第一凹槽；
去除剩余的伪栅极以形成第二凹槽，所述第一凹槽与第二凹槽构成“T”形凹槽；
在所述“T”形凹槽内依次填入功函数层、金属栅；
去除所述第一凹槽内的功函数层以及金属栅，并在其内填入刻蚀阻挡层，所述刻蚀阻挡层的上表面与所述第一介质层的上表面齐平；
至少在所述第一介质层以及刻蚀阻挡层上形成图案化的掩膜层，以所述图案化的掩膜层为掩膜干法刻蚀所述第一介质层以及刻蚀阻挡层，以在所述第一介质层内形成通孔，在所述通孔内填入导电材质以形成源漏区的接触塞。
可选地，形成刻蚀阻挡层后，还在所述刻蚀阻挡层以及所述第一介质层的上表面沉积第二介质层，后在所述第二介质层上形成图案化的掩膜层，所述通孔以所述掩膜层为掩膜干法刻蚀所述第二介质层、第一介质层以及刻蚀阻挡层在所述第二介质层以及第一介质层内形成。
可选地，所述第一介质层分别与所述高K栅介质层以及伪栅极侧壁、半导体衬底之间具有接触通孔刻蚀停止层。
可选地，所述高K栅介质层以及伪栅极两侧具有偏移侧墙。
可选地，所述刻蚀阻挡层的材质为SiN，SiON，SiOBN，SiOCN中的至少一种，采用原子层沉积法或化学气相沉积法生成。
可选地，所述伪栅极的材质为掺杂或未掺杂多晶硅，去除所述伪栅极上部部分高度采用光刻、干法刻蚀实现。
可选地，所述第一介质层的材质为二氧化硅，沿所述第一凹槽向两侧腐蚀所述第一介质层采用HF酸实现。
可选地，所述功函数层的材质为Ti、Al、TixAl1-x、TiC、TiAlC中的至少一种，所述金属栅的材质为钨，去除所述扩大的第一凹槽内的功函数层以及金属栅采用干法刻蚀或湿法腐蚀实现，所述干法刻蚀气体为SF6或Cl2；湿法腐蚀溶液为NH4OH与H2O2混合水溶液，或HCl与H2O2混合水溶液。
可选地，所述晶体管为平面型晶体管或鳍式场效应晶体管。
与现有技术相比，本发明的技术方案具有以下优点：1)对于a)后高K栅介质层、金属栅工艺，在去除伪栅极结构，填入高K栅介质层、功函数层以及金属栅过程中；以及b)对于先高K栅介质层、后金属栅工艺，在去除伪栅极，填入功函数层以及金属栅过程中：在金属栅上形成两端均宽于该金属栅结构的刻蚀阻挡层。该刻蚀阻挡层电绝缘且与包覆该金属栅结构的介质层材质不同，使得后续在该介质层内形成源漏区接触通孔的光刻工艺中，即使掩膜板与基底对准存在偏差或掩膜板中对应该通孔的开口较大，由于刻蚀阻挡层对其下覆盖的金属栅结构以及介质层形成保护，以该掩膜板为掩膜干法刻蚀形成的通孔不会暴露金属栅，从而通孔内填入的导电材质也不会与金属栅电导通，如此，提高了器件良率、降低了掩膜板与基底的对准精度，以及降低了光刻精细度要求。
2)可选方案中，形成刻蚀阻挡层后，刻蚀阻挡层上表面与包覆金属栅的介质层上表面齐平，此时，a)可以在刻蚀阻挡层以及介质层上表面形成图案化的掩膜层，该图案化的掩膜层中的开口对应源漏区接触通孔，以该掩膜层为掩膜刻蚀刻蚀阻挡层以及介质层以形成通孔，填充通孔后形成源漏区接触插塞；后在该接触插塞、介质层以及刻蚀阻挡层上形成上层介质层，刻蚀该上层介质层以同时分别形成暴露金属栅、与源漏区接触插塞对准的上层通孔，填充后分别形成电连接金属栅、源漏区的导电插塞。b)也可以在刻蚀阻挡层以及介质层上表面形成上层介质层，后在上层介质层上形成图案化的掩膜层，该图案化的掩膜层中具有对应源漏区接触通孔的开口，以该掩膜层为掩膜刻蚀上层介质层、刻蚀阻挡层以及介质层以形成对应源漏区的接触通孔，填充通孔后形成源漏区接触插塞。后续可以在上层介质层上形成用于形成金属栅接触塞的图案化掩膜层，以此为掩膜刻蚀上层介质层以形成对应金属栅的通孔。
3)可选方案中，上述具有金属栅的晶体管可以为平面型晶体管，也可以为鳍式场效应晶体管，适用范围较广。
附图说明
图1至图6是本发明一实施例的金属栅晶体管源漏区接触塞在不同制作阶段的结构示意图；
图7至图8是本发明另一实施例的金属栅晶体管源漏区接触塞在不同制作阶段的结构示意图；
图9至图10是本发明再一实施例的金属栅晶体管源漏区接触塞在不同制作阶段的结构示意图。
具体实施方式
如背景技术中所述，现有技术中金属栅晶体管源漏区接触塞制作时的器件良率低、为提高良率，又需提高掩膜板与基底的对准精度，以及提高光刻精细度，这造成了工艺成本较高。为了解决上述技术问题，本发明提供一种新的金属栅晶体管源漏区接触塞的制作方法，具体地，在金属栅结构上形成两端均宽于该金属栅结构的刻蚀阻挡层。在干法刻蚀形成源漏区接触通孔过程中，利用刻蚀阻挡层对其下覆盖的金属栅结构以及介质层形成保护通孔，避免该通孔暴露金属栅，从而避免通孔内填入的导电材质也与金属栅电导通，不但提高了器件良率、同时降低了掩膜板与基底的对准精度，以及降低了光刻精细度要求。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图6是本发明一实施例的金属栅晶体管源漏区接触塞在不同制作阶段的结构示意图。以下参照图1至图6所示，详细介绍金属栅晶体管源漏区接触塞的制作方法。
首先参照图1所示，提供半导体衬底10，该半导体衬底10表面具有伪栅极结构11以及包覆伪栅极结构11的第一介质层12，第一介质层12与伪栅极结构11的顶表面齐平。
半导体衬底10的材质例如为硅、锗、绝缘体上硅(SOI)等。伪栅极结构11自下而上包括：伪栅极绝缘层11a与伪栅极11b。一实施例中，伪栅极绝缘层11a的材质为二氧化硅，伪栅极11b的材质为掺杂或未掺杂的多晶硅，该伪栅极绝缘层11a与伪栅极11b可以与半导体衬底10其它区域晶体管的栅极绝缘层、栅极在同一工序中制作。
伪栅极结构11两侧具有偏移侧墙13(Offset Spacer)，其材质例如为氮化硅，用于增加沟道区的长度，避免短沟道效应。伪栅极结构11两侧的半导体衬底10内形成有源漏区(未图示)。此外，第一介质层12分别与伪栅极结构11、半导体衬底10之间具有接触通孔刻蚀停止层14(Contact Etch Stop Layer)，其材质例如为氮化硅，用于检测干法刻蚀过程中，源漏区接触通孔的刻蚀终点。
接着参照图2所示，去除伪栅极结构11中的伪栅极11b上部部分高度以形成第一凹槽15，沿第一凹槽15向两侧腐蚀第一介质层12以扩大第一凹槽15。
在具体实施过程中，去除伪栅极11b上部部分高度采用光刻、干法刻蚀实现。参照图2所示，对于具有偏移侧墙13、接触通孔刻蚀停止层14的情况，其去除采用针对性溶液，例如偏移侧墙13、接触通孔刻蚀停止层14为氮化硅时，采用热磷酸去除，第一介质层12材质为二氧化硅时，采用HF酸去除。
之后参照图3所示，去除伪栅极结构11中剩余伪栅极11b以及伪栅极绝缘层11a以形成第二凹槽16，扩大的第一凹槽15与第二凹槽16构成“T”形凹槽。
在具体实施过程中，剩余伪栅极11b以及伪栅极绝缘层11a可以采用光刻、干法刻蚀实现。
接着参照图4所示，在“T”形凹槽内依次填入高K栅介质层17a、功函数层17b以及金属栅17c。
高K栅介质层17a、功函数层17b以及金属栅17c构成了金属栅结构17。高K栅介质层17a的材质可以为La2O3、BaZrO3、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、BaO、TiO、Ti2O3、TiO2、SrO、Al2O3、Si3N4中的至少一种，功函数层17b的材质可以为Ti、Al、TixAl1-x、TiC、TiAlC中的至少一种，金属栅17c的材质可以为钨。
上述各层可以采用物理气相沉积或化学气相沉积生成，“T”形凹槽外的各层采用化学机械研磨法(CMP)去除。
之后，仍参照图4所示，去除扩大的第一凹槽15(参照图3所示)内的高K栅介质层17a、功函数层17b以及金属栅17b，并在其内填入刻蚀阻挡层18，刻蚀阻挡层18的上表面与第一介质层12的上表面齐平。
在具体实施过程中，去除扩大的第一凹槽15(参照图3所示)内的高K栅介质层17a、功函数层17b以及金属栅17b可以采用干法刻蚀，也可以采用湿法腐蚀实现。具体地，干法刻蚀气体可以为CF4、CHF3、C3F8中的至少一种与SF6，或CF4、CHF3、C3F8中的至少一种与Cl2；高K栅介质层17a的湿法腐蚀溶液可以为HF酸或对应酸，功函数层17b以及金属栅17b的湿法腐蚀溶液可以为NH4OH与H2O2混合水溶液(例如25％wt的NH4OH、H2O2和H2O的体积比为1∶1∶5)，或HCl与H2O2混合水溶液(例如分析纯HCl酸、H2O2和H2O的体积比为1∶1∶6)。
填充的刻蚀阻挡层18的材质电绝缘，且与第一介质层12的材质不同，优选与第一介质层12刻蚀选择比大的材质。在具体实施过程中，刻蚀阻挡层18的材质可以为SiN，SiON，SiOBN，SiOCN中的至少一种，采用原子层沉积法或化学气相沉积法生成，扩大的第一凹槽15外多余的刻蚀阻挡层材质采用化学机械研磨法去除。
之后，参照图5所示，在第一介质层12以及刻蚀阻挡层18上形成图案化的掩膜层19，以图案化的掩膜层19为掩膜干法刻蚀第一介质层12以及刻蚀阻挡层18，以在第一介质层12内形成通孔20。参照图6所示，在通孔20内填入导电材质以形成源漏区的接触塞21。
参照图5所示，图案化的掩膜层19可以为光刻胶，通过光刻实现图案化；也可以为硬掩膜层，材质例如为氮化硅，氮氧化硅等，通过图案化的光刻胶层转移至硬掩膜以图案化。图案化的掩膜层19中的开口位置对应预定形成源漏区的接触通孔20位置。可以理解的是，不论该开口过大，还是光刻掩膜板与基底出现对准偏差，由于刻蚀阻挡层18对其下覆盖的金属栅结构17以及第一介质层12形成保护，以该过大的开口或偏移的开口为掩膜干法刻蚀第一介质层12以及刻蚀阻挡层18形成通孔20时，该通孔20都不会暴露金属栅17c，进而图6所示的通孔20内填入的导电材质形成的接触塞21也不会与金属栅17c电导通。可以看出，刻蚀阻挡层18的存在，提高了器件良率，另一方面，也降低了掩膜板与基底的对准精度，同时降低了光刻掩膜板开口的光刻精细度要求。
通孔20刻蚀过程中，由于接触通孔刻蚀停止层14去除速率较第一介质层12去除速率慢，因而可以采用其检测刻蚀终点，直至源漏区表面暴露出停止刻蚀。通孔20内填入的导电材质可以为铜、铝、钨等。
图7至图8是本发明另一实施例的金属栅晶体管源漏区接触塞在不同制作阶段的结构示意图。图7至图8是在图4所示结构的基础上继续进行的工艺。
参照图7所示，在刻蚀阻挡层18以及第一介质层12的上表面沉积第二介质层22，后在第二介质层22上形成图案化的掩膜层19，通孔20以该掩膜层19为掩膜干法刻蚀形成。
参照图7所示，图案化的掩膜层19中具有对应源漏区接触通孔20的开口。以该掩膜层19为掩膜，干法逐步刻蚀第二介质层22、对于源漏区，继续刻蚀第一介质层12以及刻蚀阻挡层18，直至接触通孔刻蚀停止层14被刻蚀完毕，源漏区表面暴露出停止。类似图5所示，可以理解的是，不论该掩膜层19的开口过大，还是光刻掩膜板与基底出现对准偏差，由于刻蚀阻挡层18对其下覆盖的金属栅结构17以及第一介质层12形成保护，以该过大的开口或偏移的开口为掩膜干法刻蚀第二介质层22、第一介质层12以及刻蚀阻挡层18形成通孔20时，该通孔20都不会暴露金属栅17c，进而图8所示的通孔20内填入的导电材质形成的接触塞21也不会与金属栅17c电导通。
后续可以在第二介质层22上形成用于形成金属栅接触塞的图案化掩膜层(未图示)，以此为掩膜刻蚀第二介质层22、刻蚀阻挡层18以形成对应金属栅17c的通孔。
此外，参照图1至图8所示，其中的晶体管为平面型晶体管，其它实施例中，在金属栅结构17上形成两端均宽于该金属栅结构17的刻蚀阻挡层18，以提高器件良率、降低掩膜板与基底的对准精度，以及降低光刻精细度要求的方案也可以用于鳍式场效应晶体管。
结合图1至图5可以看出，上述方案中先去除了伪栅极结构11，后填入了高K栅介质层17a、功函数层17b以及金属栅17c，形成了金属栅结构17，因而为后高K栅介质层、金属栅工艺(High K last，Metal Gate last)，可以理解的是，上述在金属栅结构17上形成两端均宽于该金属栅结构17的刻蚀阻挡层18，以提高器件良率、降低掩膜板与基底的对准精度，以及降低光刻精细度要求的方案也可以用于先高K栅介质层、后金属栅工艺(High K first，Metal Gate last)中，以下结合图9至图10，重点介绍与图1至图8实施例中的不同之处。
上述不同之处主要体现在以下两点：
第一，参照图9所示，提供半导体衬底10，与图1所示的半导体衬底10不同的是，其表面具有自下而上堆叠的高K栅介质层17a、伪栅极11b，以及包覆高K栅介质层17a以及伪栅极11b的第一介质层12。
第二，参照图10所示，与图3所示不同的是，K栅介质层17a不去除，仅去除伪栅极11b；与图4所示不同的是，在“T”形凹槽内依次填入的是功函数层17b、金属栅17c。之后去除扩大的第一凹槽15内的材质用于填充刻蚀阻挡层18，所去除的材质也为功函数层17b与金属栅17c。对于功函数层17b以及金属栅17c的去除，a)可以采用干法刻蚀，b)也可以采用湿法腐蚀。a)中，干法刻蚀气体可以为SF6或Cl2；b)中，湿法腐蚀溶液可以为NH4OH与H2O2混合水溶液(例如25％wt的NH4OH、H2O2和H2O的体积比为1∶1∶5)，或HCl与H2O2混合水溶液(例如分析纯HCl酸、H2O2和H2O的体积比为1∶1∶6)。
可以理解的是，对于先高K栅介质层、后金属栅工艺工艺，可以a)，如图5至图6所示，在刻蚀阻挡层18以及第一介质层12上表面形成图案化的掩膜层19，该图案化的掩膜层19中的开口对应源漏区接触通孔20，以该掩膜层19直接进行干法刻蚀。也可以b)如图7所示，在刻蚀阻挡层18以及第一介质层12上表面形成第二介质层22，后在第二介质层22上形成图案化的掩膜层19，该图案化的掩膜层19中具有对应源漏区接触通孔的开口，以该掩膜层19为掩膜刻蚀第二介质层22、刻蚀阻挡层18以及第一介质层12以形成对应源漏区的接触通孔20。
此外，先高K栅介质层、后金属栅工艺除了可以用于平面型晶体管，也可以用于鳍式场效应晶体管。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种金属栅晶体管源漏区接触塞的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有伪栅极结构以及包覆所述伪栅极结构的第一介质层，所述第一介质层与所述伪栅极结构的顶表面齐平；所述伪栅极结构两侧的半导体衬底内形成有源漏区，所述伪栅极结构两侧具有偏移侧墙；
去除所述伪栅极结构中的伪栅极上部部分高度以形成第一凹槽，沿所述第一凹槽向两侧腐蚀所述第一介质层以扩大所述第一凹槽；
去除所述伪栅极结构中剩余伪栅极以及伪栅极绝缘层以形成第二凹槽，所述扩大的第一凹槽与第二凹槽构成“T”形凹槽；
在所述“T”形凹槽内依次填入高K栅介质层、功函数层以及金属栅；
去除所述扩大的第一凹槽内的高K栅介质层、功函数层以及金属栅，并在其内填入刻蚀阻挡层，所述刻蚀阻挡层的上表面与所述第一介质层的上表面齐平，所述刻蚀阻挡层的材质与所述第一介质层的材质不同，所述刻蚀阻挡层的两端均宽于所述金属栅结构，所述刻蚀阻挡层的两端均宽于所述偏移侧墙；
至少在所述第一介质层以及刻蚀阻挡层上形成图案化的掩膜层，以所述图案化的掩膜层为掩膜干法刻蚀所述第一介质层以及刻蚀阻挡层，以在所述第一介质层内形成通孔，在所述通孔内填入导电材质以形成源漏区的接触塞。
2.根据权利要求1所述的制作方法，其特征在于，形成刻蚀阻挡层后，还在所述刻蚀阻挡层以及所述第一介质层的上表面沉积第二介质层，后在所述第二介质层上形成图案化的掩膜层，所述通孔以所述掩膜层为掩膜干法刻蚀所述第二介质层、第一介质层以及刻蚀阻挡层在所述第二介质层以及第一介质层内形成。
3.根据权利要求1或2所述的制作方法，其特征在于，所述第一介质层分别与所述伪栅极结构、半导体衬底之间具有接触通孔刻蚀停止层。
4.根据权利要求1所述的制作方法，其特征在于，所述刻蚀阻挡层的材质为SiN，SiON，SiOBN，SiOCN中的至少一种，采用原子层沉积法或化学气相沉积法生成。
5.根据权利要求1所述的制作方法，其特征在于，所述伪栅极结构中伪栅极绝缘层的材质为二氧化硅，所述伪栅极的材质为掺杂或未掺杂多晶硅，去除所述伪栅极上部部分高度采用光刻、干法刻蚀实现。
6.根据权利要求1所述的制作方法，其特征在于，所述第一介质层的材质为二氧化硅，沿所述第一凹槽向两侧腐蚀所述第一介质层采用HF酸实现。
7.根据权利要求1所述的制作方法，其特征在于，所述高K栅介质层的材质为La2O3、BaZrO3、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、BaO、TiO、Ti2O3、TiO2、SrO、Al2O3、Si3N4中的至少一种，所述功函数层的材质为Ti、Al、TixAl1-x、TiC、TiAlC中的至少一种，所述金属栅的材质为钨，去除所述扩大的第一凹槽内的高K栅介质层、功函数层以及金属栅采用干法刻蚀或湿法腐蚀实现，所述干法刻蚀气体为CF4、CHF3、C3F8中的至少一种与SF6，或CF4、CHF3、C3F8中的至少一种与Cl2；高K栅介质层的湿法腐蚀溶液为HF酸，功函数层以及金属栅的湿法腐蚀溶液为NH4OH与H2O2混合水溶液，或HCl与H2O2混合水溶液。
8.根据权利要求1所述的制作方法，其特征在于，所述晶体管为平面型晶体管或鳍式场效应晶体管。
9.一种金属栅晶体管源漏区接触塞的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有自下而上堆叠的高K栅介质层、伪栅极，以及包覆所述高K栅介质层以及伪栅极的第一介质层，所述第一介质层与所述伪栅极的顶表面齐平；所述伪栅极以及高K栅介质层两侧的半导体衬底内形成有源漏区，所述高K栅介质层以及伪栅极两侧具有偏移侧墙；
去除所述伪栅极的上部部分高度以形成第一凹槽，沿所述第一凹槽向两侧腐蚀所述第一介质层以扩大所述第一凹槽；
去除剩余的伪栅极以形成第二凹槽，所述第一凹槽与第二凹槽构成“T”形凹槽；
在所述“T”形凹槽内依次填入功函数层、金属栅；
去除所述第一凹槽内的功函数层以及金属栅，并在其内填入刻蚀阻挡层，所述刻蚀阻挡层的上表面与所述第一介质层的上表面齐平，所述刻蚀阻挡层的两端均宽于所述偏移侧墙；
至少在所述第一介质层以及刻蚀阻挡层上形成图案化的掩膜层，以所述图案化的掩膜层为掩膜干法刻蚀所述第一介质层以及刻蚀阻挡层，以在所述第一介质层内形成通孔，在所述通孔内填入导电材质以形成源漏区的接触塞。
10.根据权利要求9所述的制作方法，其特征在于，形成刻蚀阻挡层后，还在所述刻蚀阻挡层以及所述第一介质层的上表面沉积第二介质层，后在所述第二介质层上形成图案化的掩膜层，所述通孔以所述掩膜层为掩膜干法刻蚀所述第二介质层、第一介质层以及刻蚀阻挡层在所述第二介质层以及第一介质层内形成。
11.根据权利要求9或10所述的制作方法，其特征在于，所述第一介质层分别与所述高K栅介质层以及伪栅极侧壁、半导体衬底之间具有接触通孔刻蚀停止层。
12.根据权利要求9所述的制作方法，其特征在于，所述刻蚀阻挡层的材质为SiN，SiON，SiOBN，SiOCN中的至少一种，采用原子层沉积法或化学气相沉积法生成。
13.根据权利要求9所述的制作方法，其特征在于，所述伪栅极的材质为掺杂或未掺杂多晶硅，去除所述伪栅极上部部分高度采用光刻、干法刻蚀实现。
14.根据权利要求9所述的制作方法，其特征在于，所述第一介质层的材质为二氧化硅，沿所述第一凹槽向两侧腐蚀所述第一介质层采用HF酸实现。
15.根据权利要求9所述的制作方法，其特征在于，所述功函数层的材质为Ti、Al、TixAl1-x、TiC、TiAlC中的至少一种，所述金属栅的材质为钨，去除所述扩大的第一凹槽内的功函数层以及金属栅采用干法刻蚀或湿法腐蚀实现，所述干法刻蚀气体为SF6或Cl2；湿法腐蚀溶液为NH4OH与H2O2混合水溶液，或HCl与H2O2混合水溶液。
16.根据权利要求9所述的制作方法，其特征在于，所述晶体管为平面型晶体管或鳍式场效应晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201511003230.4A CN106920750B (zh) | 2015-12-28 | 2015-12-28 | 金属栅晶体管源漏区接触塞的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201511003230.4A CN106920750B (zh) | 2015-12-28 | 2015-12-28 | 金属栅晶体管源漏区接触塞的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106920750A CN106920750A (zh) | 2017-07-04 |
| CN106920750B true CN106920750B (zh) | 2019-11-05 |
Family
ID=59455906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201511003230.4A Active CN106920750B (zh) | 2015-12-28 | 2015-12-28 | 金属栅晶体管源漏区接触塞的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106920750B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110571188B (zh) * | 2018-06-05 | 2021-10-01 | 中芯国际集成电路制造(上海)有限公司 | 接触插塞、半导体器件及其制造方法 |
| CN110571190B (zh) * | 2018-06-05 | 2022-02-08 | 中芯国际集成电路制造(上海)有限公司 | 接触插塞的形成方法和刻蚀方法 |
| CN112201580B (zh) * | 2020-12-07 | 2021-03-09 | 中芯集成电路制造(绍兴)有限公司 | 接触孔刻蚀方法及半导体器件的制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102640291A (zh) * | 2009-12-30 | 2012-08-15 | 英特尔公司 | 自对准接触部 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150068084A (ko) * | 2013-12-11 | 2015-06-19 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
2015
- 2015-12-28 CN CN201511003230.4A patent/CN106920750B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102640291A (zh) * | 2009-12-30 | 2012-08-15 | 英特尔公司 | 自对准接触部 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106920750A (zh) | 2017-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106920771B (zh) | 金属栅晶体管源漏区接触塞的制作方法 | |
| US20220301875A1 (en) | Method and Structure for Semiconductor Device Having Gate Spacer Protection Layer | |
| US9583362B2 (en) | Metal gate structure and manufacturing method thereof | |
| CN107170825B (zh) | 半导体器件、鳍式场效晶体管器件及其形成方法 | |
| CN111653483B (zh) | 半导体器件及其制作方法 | |
| CN109786330B (zh) | 集成电路器件鳍、集成电路及其形成方法 | |
| TWI662652B (zh) | 形成積體電路的方法 | |
| CN109585446B (zh) | 半导体装置 | |
| TW201432821A (zh) | 具有取代閘極結構之積體電路及其製造方法 | |
| CN105280498A (zh) | 半导体结构的形成方法 | |
| CN109427896A (zh) | 半导体装置的形成方法 | |
| CN106611711A (zh) | 半导体器件的形成方法 | |
| CN106684116B (zh) | FinFET隔离结构及其制造方法 | |
| CN106920750B (zh) | 金属栅晶体管源漏区接触塞的制作方法 | |
| CN106558608B (zh) | 半导体器件及其形成方法 | |
| TW201911385A (zh) | 半導體元件及其製作方法 | |
| CN107369621B (zh) | 鳍式场效应晶体管及其形成方法 | |
| CN110047741B (zh) | 半导体结构及其形成方法 | |
| EP3343593A1 (en) | Semiconductor structure and fabrication method thereof | |
| CN111384160B (zh) | 场效应晶体管的制作方法、场效应晶体管及栅极结构 | |
| CN107978599B (zh) | 半导体结构及其形成方法、测量电容的方法 | |
| TWI466181B (zh) | 形成具有較小高差之半導體元件導電接觸的方法，形成半導體元件之方法 | |
| CN111048417B (zh) | 半导体结构及其形成方法 | |
| US20220230923A1 (en) | Inner filler layer for multi-patterned metal gate for nanostructure transistor | |
| CN103377895A (zh) | Mosfet制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |