CN110047741B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中，所述形成方法包括：提供衬底，所述衬底上具有栅极结构和介质层，所述栅极结构侧壁表面具有侧墙，所述介质层覆盖所述侧墙侧壁，且暴露出所述栅极结构顶部；去除部分侧墙，暴露出部分栅极结构侧壁，在所述介质层和栅极结构之间形成第一开口；去除部分侧墙之后，去除部分栅极结构，在所述介质层中形成被第一开口包围的第二开口；去除部分栅极结构之后，在所述第一开口和第二开口中形成隔离层。所述形成方法能够增加隔离层的隔离性能，改善半导体结构性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的特征尺寸逐渐变小。关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，同时给半导体工艺提出了更高的要求。
高介电常数绝缘层加金属栅极(High-k metal gate,HKMG)技术成为缩小半导体尺寸的必备技术。利用后栅工艺形成的HKMG具有功耗更低、漏电更少，高频运行状态稳定等优势，逐渐受到半导体业界人士的青睐。
然而，现有的HKMG技术形成的半导体结构的性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够提高所形成半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有栅极结构和介质层，所述栅极结构侧壁表面具有侧墙，所述介质层覆盖所述侧墙侧壁，且暴露出所述栅极结构顶部；去除部分侧墙，暴露出部分栅极结构侧壁，在所述介质层和栅极结构之间形成第一开口；去除部分侧墙之后，去除部分栅极结构，在所述介质层中形成被第一开口包围的第二开口；去除部分栅极结构之后，在所述第一开口和第二开口中形成隔离层。
可选的，所述侧墙的材料与所述介质层的材料不相同。
可选的，所述侧墙的材料为氮化硅或氮氧化硅；所述介质层的材料为氧化硅或低k介质材料。
可选的，去除部分侧墙的工艺包括干法刻蚀工艺，去除部分侧墙的刻蚀气体包括碳氟氢基气体；或者去除部分侧墙的工艺包括湿法刻蚀工艺，去除部分侧墙的刻蚀液包括磷酸。
可选的，所述栅极结构包括：位于所述侧墙侧壁和衬底表面的栅介质层；位于所述栅介质层上的功函数层；位于所述功函数层上的栅极。
可选的，所述栅介质层的介电常数大于所述介质层的介电常数。
可选的，所述栅介质层为高k介质材料；所述介质层的材料为氧化硅。
可选的，去除部分栅极结构的步骤包括：对所述栅介质层和功函数层进行刻蚀，去除部分栅介质层和功函数层，使所述栅介质层顶部表面低于所述介质层表面，并使功函数层顶部表面低于所述介质层表面；对所述栅介质层和功函数层进行刻蚀之后，对所述栅极进行刻蚀，使所述栅极顶部表面低于所述介质层表面。
可选的，对所述栅介质层和功函数层进行刻蚀的工艺包括干法刻蚀工艺；所述栅介质层和功函数层进行刻蚀的刻蚀气体包括：碳氟基气体，或Cl2和BCl3的组合；对所述栅极进行刻蚀的工艺参数包括：碳氟基气体，或Cl2和BCl3的组合。
可选的，去除部分栅极结构之后，所述栅极的厚度大于或等于50埃。
可选的，去除部分栅极结构之后，所述栅极顶部表面齐平于所述栅介质层顶部表面；或者所述栅极顶部表面高于所述栅介质层顶部表面。
可选的，形成所述隔离层之后，还包括：以所述侧墙和隔离层为掩膜对所述介质层进行刻蚀，在所述介质层中形成第一接触孔，所述第一接触孔底部暴露出所述衬底，在所述第一接触孔中形成第一插塞。
可选的，形成所述介质层、侧墙和栅极结构的步骤包括：在所述衬底上形成伪栅极结构；在所述伪栅极结构侧壁表面形成侧墙；在所述衬底上形成介质层，所述介质层覆盖所述侧墙侧壁，并暴露出所述伪栅极结构顶部；去除所述伪栅极结构，在所述介质层中形成栅极开口；在所述栅极开口中形成栅极结构。
相应的，本发明技术方案还提供由上述方法提供的半导体结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，形成第二开口之前，去除部分所述侧墙，暴露出部分栅极结构侧壁，能够降低所述侧墙的高度。降低所述侧墙的高度，能够在去除部分栅极结构的过程中，减小侧墙对刻蚀反应物的投影效应，从而增加所述栅极结构侧壁的刻蚀速率，进而能够防止因栅极结构侧壁刻蚀速率较小导致形成第二开口之后所述栅极结构表面具有尖端。因此，形成隔离层之后，所述隔离层的隔离性能较好，进而能够改善所形成半导体结构的性能。
附图说明
图1和图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：所述形成半导体结构的性能较差。
现结合一种半导体结构的形成方法，分析现有技术形成的半导体结构性能较差的原因：
图1和图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供衬底100，所述衬底100上具有栅极结构和介质层120，所述栅极结构侧壁表面具有侧墙140，所述介质层120覆盖所述侧墙140侧壁，且暴露出所述栅极结构顶部，所述栅极结构两侧的衬底100中具有源漏掺杂区110。
请参考图2，对所述栅极结构进行刻蚀，去除部分所述栅极结构，在所述介质层120中形成隔离开口；在所述隔离开口中形成隔离层141。
后续在所述介质层120中形成第一插塞，所述第一插塞与所述源漏掺杂区110电连接。
其中，所述介质层120中具有栅极开口，所述栅极结构位于所述栅极开口中。所述栅极结构包括：位于所述栅极开口底部和侧壁表面的栅介质层130；位于所述栅介质层130侧壁和顶部的功函数层131；位于所述功函数层131上的栅极132。由于所述栅介质层130位于所述侧墙40表面，在刻蚀所述栅极结构的过程中，由于所述介质层120和侧墙140对刻蚀反应物的投影效应，导致所述隔离开口侧壁表面残留有栅介质层130材料。由于栅极刻蚀速率较低，对所述栅极结构进行刻蚀之后，所述栅极顶部表面高于所述功函数131层顶部表面。
所述栅介质层130为高k介质材料，所述栅介质层130的介电常数较高，当所述隔离开口侧壁表面残留有栅介质层130材料时，容易导致所述第一插塞、栅极以及第一插塞和栅极之间的介质层构成的电容器的寄生电容较大，从而导致第一插塞和栅极容易发生桥接。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有栅极结构和介质层，所述栅极结构侧壁表面具有侧墙，所述介质层覆盖所述侧墙侧壁，且暴露出所述栅极结构顶部；去除部分侧墙，暴露出部分栅极结构侧壁，在所述介质层和栅极结构之间形成第一开口；去除部分侧墙之后，去除部分栅极结构，在所述介质层中形成被第一开口包围的第二开口；去除部分栅极结构之后，在所述第一开口和第二开口中形成隔离层。所述形成方法能够增加隔离层的隔离性能，改善半导体结构性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
提供衬底，所述衬底上具有栅极结构和介质层，所述栅极结构侧壁表面具有侧墙，所述介质层覆盖所述侧墙侧壁，且暴露出所述栅极结构顶部。
本实施例中，形成所述栅极结构、介质层和侧墙的步骤如图3至图6所示。
请参考图3，提供衬底200；在所述衬底200上形成伪栅极结构211。
所述衬底200用于形成晶体管沟道。
本实施例中，所述衬底200包括：基底和位于所述基底上的鳍部。在其他实施例中，所述衬底为平面衬底，例如硅衬底、硅锗衬底、锗衬、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。
所述基底和鳍部的材料为硅、锗或硅锗。
所述伪栅极结构211包括：位于所述衬底200表面的栅氧化层；位于所述栅氧化层上的伪栅极。
所述栅氧化层的材料为氧化硅。所述栅氧化层的材料为氧化硅、氧化锗或氧化硅锗。
本实施例中，所述伪栅极结构211上还具有掩膜层212。
所述掩膜层212的材料为氮化硅或氧化硅。
本实施例中，所述伪栅极结构211横跨所述鳍部，且覆盖所述鳍部部分侧壁和顶部表面。
请参考图4，在所述伪栅极结构211侧壁表面形成侧墙220。
本实施例中，所述侧墙220包括：覆盖所述伪栅极结构211侧壁的偏移层221；覆盖所述偏移层221侧壁的停止层222。
本实施例中，所述形成方法还包括：在所述伪栅极结构211两侧的衬底200中形成源漏掺杂层210。
形成所述侧墙220和源漏掺杂层210的步骤包括：在所述伪栅极结构211侧壁表面形成偏移层221；形成所述偏移层221之后，在所述伪栅极结构211两侧的衬底200中形成源漏掺杂层210；在所述源漏掺杂层210上、以及所述伪栅极结构211侧壁和顶部上形成停止层222。
所述偏移层221用于定义的源漏掺杂层210的位置，防止所述源漏掺杂层210过于靠近沟道，从而减小短沟道效应。所述停止层222用于在后续刻蚀介质层的过程中起刻蚀停止作用，减小源漏掺杂层210的损耗。
本实施例中，形成所述源漏掺杂层210的步骤包括：通过离子注入在所述伪栅极结构211两侧的衬底200中注入掺杂离子，形成源漏掺杂层210。
在其他实施例中，形成所述源漏掺杂层的步骤包括：以所述伪栅极结构为掩膜对所述衬底进行刻蚀，在伪栅极结构两侧的衬底中形成凹槽；通过外延生长工艺在所述凹槽中形成源漏掺杂层。
所述侧墙220的材料为氮化硅或氮氧化硅。具体的，所述偏移层221的材料为氮化硅或氮氧化硅；所述停止层222的材料为氮化硅或氮氧化硅。
请参考图5，在所述衬底200上形成介质层230，所述介质层230覆盖所述侧墙220侧壁，并暴露出所述伪栅极结构211顶部。
所述介质层230用于实现衬底200与外部电路的电隔离；并实现源漏掺杂层210与外部电路的电隔离。
本实施例中，所述介质层230的材料为氧化硅。在其他实施例中，所述介质层230还可以为低k(k小于3.9)介质材料，例如碳掺杂的氧化硅、氮掺杂的碳化硅、氟硅玻璃、聚酰亚胺多孔材料、聚乙烯多孔材料、含氟聚合物多孔材料、倍半硅氧烷基多孔复合材料或沸石聚酰亚胺复合多孔材料。
形成所述介质层230的步骤包括：在所述衬底200和所述源漏掺杂层210上形成初始介质层；所述初始介质层覆盖所述伪栅极结构211侧壁和顶部表面；对所述初始介质层进行平坦化处理，去除所述伪栅极结构211顶部的初始介质层，形成介质层230。
所述第一平坦化处理还用于去除所述掩膜层212(如图4所示)，暴露出所述伪栅极结构211顶部表面。
所述第一平坦化处理的工艺包括化学机械研磨工艺。
请参考图6，去除所述伪栅极结构211(如图5所示)，在所述介质层230中形成栅极开口；在所述栅极开口中形成栅极结构。
所述栅极结构包括：位于所述栅极开口底部和侧壁表面的栅介质层241；覆盖所述栅介质层241的功函数层242；位于所述栅极开口中的栅极243，所述功函数层242位于所述栅极243和栅介质层241之间。
形成所述栅极结构的步骤包括：在所述栅极开口底部和侧壁表面形成栅介质层241；形成覆盖所述栅介质层241的功函数层242；形成所述功函数层242之后，在所述栅极开口中形成栅极243。
本实施例中，所述栅介质层241的介电常数大于所述介质层230的介电常数。
具体的，所述栅介质层241的材料包括高k(k大于3.9)介质材料，例如HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
当所形成半导体结构为PMOS晶体管时，所述功函数层242的材料为氮化钽或氮化钛；当所形成半导体结构为NMOS晶体管时，所述功函数层242的材料为钛铝。
所述栅极243的材料为Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
本实施例中，通过后栅工艺形成所述源漏掺杂层210和栅极结构。在其他实施例中，可以通过前栅工艺形成所述源漏掺杂层和栅极结构。
请参考图7，去除部分侧墙220，暴露出部分栅极结构侧壁，在所述介质层230和栅极结构之间形成第一开口251。
去除部分侧墙220，暴露出部分栅极结构侧壁，能够在后续形成第二开口过程中，减小侧墙220对刻蚀反应物的投影效应，从而增加所述栅极结构侧壁的刻蚀速率，进而能够防止因栅极结构侧壁刻蚀速率较小导致形成第二开口之后所述栅极结构表面具有尖端。因此，后续形成隔离层之后，所述隔离层的隔离性能较好，进而能够改善所形成半导体结构的性能。
通过第一刻蚀去除部分侧墙220。
具体的，本实施例中，所述栅极结构侧壁表面具有栅介质层241。对所述侧墙220进行第一刻蚀，能够暴露出所述栅介质层241侧壁，从而增加后续第二刻蚀对栅介质层241侧壁的刻蚀速率，使第二刻蚀之后，所述栅介质层241顶部不具有尖端，从而减少增加后续隔离层的隔离性能。
由于所述栅介质层241为高k介质材料，所述栅介质层241的介电常数大于所述介质层230的介电常数，减少后续隔离层中栅介质层241材料，能够增加隔离层的隔离性能，减小后续形成的第一插塞、栅极243、以及第一插塞和栅极243之间隔离层形成的电容器的电容值，进而能够防止第一插塞261和栅极243桥接。
本实施例中，所述第一刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
当所述第一刻蚀为干法刻蚀时，所述第一刻蚀的刻蚀气体包括碳氟氢基气体；当所述第一刻蚀为湿法刻蚀时，所述第一刻蚀的刻蚀液包括磷酸。
取以上工艺参数的意义在于：一方面保证所述第一刻蚀具有较高的刻蚀速率；另一方面，增加第一刻蚀对所述侧墙220和介质层230的刻蚀选择比，减小第一刻蚀对介质层230的损耗。
如果所述第一开口251的深度过小，则所述侧壁暴露出的栅极结构侧壁沿垂直于基底表面方向上的尺寸较小，不容易增加后续第二刻蚀过程对栅极结构侧壁的刻蚀速率；如果所述第一开口251的深度过大，容易增加工艺难度。具体的，所述第一开口251的深度为170埃～180埃。
后续去除部分侧墙之后，去除部分栅极结构，在介质层230中形成被第一开口251包围的第二开口。
所述第二开口用于后续容纳隔离层250。通过第二刻蚀去除部分栅极结构。
本实施例中，对所述栅极结构进行第二刻蚀的步骤如图8和图9所示。
请参考图8，对所述栅介质层241和功函数层242进行刻蚀，去除部分栅介质层241和功函数层242，使所述栅介质层241顶部表面低于所述介质层230表面，并使所述功函数层242顶部表面低于所述介质层230表面。
对所述栅介质层241和功函数层242进行刻蚀的工艺包括干法刻蚀工艺。对所述栅介质层241和功函数层242进行刻蚀的刻蚀气体包括：碳氟基气体，或Cl2和BCl3的组合。
选择以上工艺参数的意义在于：一方面使所述栅介质层241和功函数层242的刻蚀速率较高；另一方面减小刻蚀栅介质层241和功函数层242过程中对所述侧墙220和介质层230的损耗。
本实施例中，去除部分栅介质层241和功函数层242之后，使栅介质层241顶部表面齐平于所述侧墙220顶部表面；且所述功函数层242顶部表面齐平于所述侧墙220顶部表面。具体的，本实施例中，所述第二刻蚀去除的所述栅介质层241的高度为170埃～180埃；所述第二刻蚀去除的所述功函数层242的高度为170埃～180埃。
本实施例中，对所述栅介质层241进行刻蚀的过程中，对所述功函数层242进行刻蚀，能够简化工艺流程。在其他实施例中，还可以对所述栅介质层进行刻蚀之后，对所述功函数层进行刻蚀。对所述栅介质层进行刻蚀之后，对所述功函数层进行刻蚀，能够分别调节刻蚀栅介质层的工艺参数，以及刻蚀功函数层的工艺参数，从而工艺调节灵活性较大，进而能够增加刻蚀速率，并减小所述介质层和侧墙的损耗。
请参考图9，对所述栅介质层241和功函数层242刻蚀之后，对所述栅极243进行刻蚀，使所述栅极243顶部表面低于所述介质层230表面。
对所述栅极243、栅介质层241和功函数层242进行刻蚀用于在所述介质层230中形成被所述第一开口251(如图8所示)包围的第二开口，从而能够在所述第二开口中形成隔离层250。
本实施例中，对所述栅极243进行刻蚀的工艺包括干法刻蚀工艺。对所述栅极243进行刻蚀的刻蚀气体包括：碳氟基气体，或Cl2和BCl3的组合。
选择以上工艺参数的意义在于：一方面使所述栅极243的刻蚀速率较高；另一方面减小刻蚀栅极243过程中对所述侧墙220和介质层230的损耗。
所述栅极243的厚度为所述栅极243沿垂直于衬底200表面方向上的尺寸。
所述第二刻蚀之后所述栅极243的厚度过大，容易降低所形成半导体结构的集成度；如果第二刻蚀之后，所述栅极243的厚度过小，在后续刻蚀介质层230形成第二接触孔的过程中，容易导致栅极穿孔。具体的，所述第二刻蚀之后，所述栅极243的厚度大于或等于50埃，具体的所述栅极243的厚度为70埃～80埃。
需要说明的是，本实施例中，所述第二刻蚀之后，所述栅极243顶部表面高于所述栅介质层241顶部表面，且所述栅极243顶部表面高于所述功函数层242顶部表面。所述栅介质层241和所述功函数层242暴露出部分栅极243侧壁，则后续形成的第二插塞能够与所述栅极243侧壁接触，从而能够降低第二插塞与栅极结构之间的接触电阻。
在其他实施例中，所述第二刻蚀之后，所述栅极顶部表面与所述栅介质层顶部表面齐平，且所述栅极顶部表面与所述功函数层顶部表面齐平；或者所述栅极顶部表面与所述栅介质层顶部表面不齐平，且栅极顶部表面与所述功函数层顶部表面不齐平。
后续去除部分栅极结构之后，在所述第一开口251和第二开口中形成隔离层。
本实施例中，形成所述隔离层的步骤如图10和图11所示。
请参考图10，在第一开口251和第二开口中、以及所述介质层230上形成初始隔离层251。
所述初始隔离层251用于后续形成隔离层。
所述初始隔离层251的材料为氮化硅或氮氧化硅。形成所述初始隔离层251的工艺包括化学气相沉积工艺。
请参考图11，对所述初始隔离层251(如图10所示)进行第二平坦化处理，形成隔离层250。
所述隔离层250用于后续形成第一接触孔的过程中保护所述栅极结构，减少栅极结构的损耗。
本实施例中，去除所述介质层230上的初始隔离层251的工艺包括化学机械研磨工艺。在其他实施例中，去除所述介质层上的初始隔离层的工艺包括干法刻蚀或湿法刻蚀工艺。
所述隔离层250的材料与所述介质层230的材料不相同。所述隔离层250的材料与所述介质层230的材料不相同，则在后续形成第二接触孔的过程中，所述介质层230与隔离层250的刻蚀选择比较大，从而不容易使所述隔离层250暴露出栅极结构，进而不容易损伤栅极结构。
本实施例中，所述隔离层250的材料为氮化硅或氮氧化硅。
如果所述隔离层250的厚度过小，不利于厚度形成第一接触孔的过程中保护所述栅极结构。如果所述隔离层250的厚度过大容易增加工艺难度。本实施例中，所述栅极243顶部的隔离层250的厚度大于或等于50埃，具体的，本实施例中，所述栅极243顶部的隔离层的厚度为50埃～60埃。
需要说明的是，在所述第二平坦化处理过程中，所述介质层230的厚度会减小，第二平坦化处理使所述介质层230减小的厚度为80埃～110埃。
请参考图12，以所述侧墙220和隔离层250为掩膜对所述介质层230进行刻蚀，在所述介质层230中形成第一接触孔，所述第一接触孔底部暴露出所述衬底，在所述第一接触孔中形成第一插塞。
所述形成方法还包括：在所述隔离层250中形成第二插塞，所述第二插塞与所述栅极结构接触。
所述第一插塞261用于实现源漏掺杂层210与外部电路的电连接；所述第二插塞用于实现所述栅极结构与外部电路的电连接。
本实施例中，形成所述第一插塞261和第二插塞之前，还包括：在所述隔离层250和介质层230上形成顶层介质层260。所述第一插塞261自所述介质层230贯穿至所述顶层介质层260表面；所述第二插塞自所述隔离层250贯穿至所述顶层介质层260表面。
本实施例中，形成所述第一插塞261和第二插塞的步骤包括：在所述介质层230和顶层介质层260中形成第一接触孔，所述第一接触孔自所述介质层230贯穿至所述顶层介质层260，所述第一接触孔底部暴露出所述源漏掺杂层210；在所述隔离层250和所述顶层介质层260中形成第二接触孔，所述第二接触孔自所述隔离层250贯穿至所述顶层介质层260，所述第二接触孔底部暴露出所述栅极结构顶部；在所述第一接触孔中形成第一插塞261；在所述第二接触孔中形成第二插塞。
所述第一插塞261和第二插塞的材料为钨、铜或铝。
本实施例中，所述衬底200上具有多个栅极结构。相邻栅极结构之间的间距较小。相邻栅极结构之间的间距较小能够提高所形成半导体结构的集成度。
本实施例中，通过自对准刻蚀工艺形成所述第一接触孔。
形成所述第一接触孔的步骤包括：在所述顶层介质层260上形成图形化的第一图形层，所述第一图形层暴露出所述源漏掺杂层210上的顶层介质层260；以所述第一图形层为掩膜对所述顶层介质层260和介质层230进行刻蚀，形成第一接触孔。
由于本实施例中，相邻栅极结构之间的间距减小，所述第一图形层还暴露出部分隔离层250上的顶层介质层260。在刻蚀所述顶层介质层260和介质层230的过程中，所述隔离层250能够保护所述栅极结构，防止栅极结构被刻蚀。
形成所述第二接触孔的步骤包括：在所述顶层介质层260上形成图形化的第二图形层，所述第二图形层暴露出所述栅极243顶部上的顶层介质层260；以所述第二图形层为掩膜对所述顶层介质层260和隔离层250进行刻蚀，在所述顶层介质层260和隔离层250中形成第二接触孔。
所述第一插塞261和第二插塞的材料为钨、铝或铜。
需要说明的是，本实施例中，所述栅极243顶部表面高于所述栅介质层241顶部表面。由于所述栅介质层241顶部较平坦，所述栅极243与第一插塞261之间隔离层250中的栅介质层241材料较少，从而使所述第一插塞261与栅极243之间隔离层250的介电常数较小。因此，所述栅极243、第一插塞261以及第一插塞261与栅极243之间隔离层250形成的寄生电容较小，从而能够抑制栅极243与第一插塞261桥接。
本发明实施例提供一种由图3至图11所示实施例的形成方法形成的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有栅极结构和介质层，所述栅极结构侧壁表面具有侧墙，所述介质层覆盖所述侧墙侧壁，且暴露出所述栅极结构顶部；
去除部分侧墙，暴露出部分栅极结构侧壁，在所述介质层和栅极结构之间形成第一开口；
去除部分侧墙之后，去除部分栅极结构，使所述栅极结构的顶部表面低于所述介质层的顶部表面，在所述介质层中形成被第一开口包围的第二开口；
在上述去除部分栅极结构的步骤之后，在所述第一开口和第二开口中形成隔离层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的材料与所述介质层的材料不相同。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的材料为氮化硅或氮氧化硅；所述介质层的材料为氧化硅或低k介质材料。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，去除部分侧墙的工艺包括干法刻蚀工艺，去除部分侧墙的刻蚀气体包括碳氟氢基气体；或者去除部分侧墙的工艺包括湿法刻蚀工艺，去除部分侧墙的刻蚀液包括磷酸。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构包括：位于所述侧墙侧壁和衬底表面的栅介质层；位于所述栅介质层上的功函数层；位于所述功函数层上的栅极。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述栅介质层的介电常数大于所述介质层的介电常数。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述栅介质层为高k介质材料；所述介质层的材料为氧化硅。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，去除部分栅极结构的步骤包括：对所述栅介质层和功函数层进行刻蚀，去除部分栅介质层和功函数层，使所述栅介质层顶部表面低于所述介质层表面，并使功函数层顶部表面低于所述介质层表面；对所述栅介质层和功函数层进行刻蚀之后，对所述栅极进行刻蚀，使所述栅极顶部表面低于所述介质层表面。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，对所述栅介质层和功函数层进行刻蚀的工艺包括干法刻蚀工艺；
所述栅介质层和功函数层进行刻蚀的刻蚀气体包括：碳氟基气体，或Cl2和BCl3的组合；对所述栅极进行刻蚀的工艺参数包括：碳氟基气体，或Cl2和BCl3的组合。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，在上述去除部分栅极结构的步骤之后，所述栅极的厚度大于或等于50埃。
11.如权利要求5所述的半导体结构的形成方法，其特征在于，在上述去除部分栅极结构的步骤之后，所述栅极顶部表面齐平于所述栅介质层顶部表面；或者所述栅极顶部表面高于所述栅介质层顶部表面。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离层之后，还包括：以所述侧墙和隔离层为掩膜对所述介质层进行刻蚀，在所述介质层中形成第一接触孔，所述第一接触孔底部暴露出所述衬底，在所述第一接触孔中形成第一插塞。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述介质层、侧墙和栅极结构的步骤包括：在所述衬底上形成伪栅极结构；在所述伪栅极结构侧壁表面形成侧墙；在所述衬底上形成介质层，所述介质层覆盖所述侧墙侧壁，并暴露出所述伪栅极结构顶部；去除所述伪栅极结构，在所述介质层中形成栅极开口；在所述栅极开口中形成栅极结构。
14.一种由权利要求1至13任意一项所述的形成方法形成的半导体结构。
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