CN111106009A - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN111106009A CN111106009A CN201811254698.4A CN201811254698A CN111106009A CN 111106009 A CN111106009 A CN 111106009A CN 201811254698 A CN201811254698 A CN 201811254698A CN 111106009 A CN111106009 A CN 111106009A
- Authority
- CN
- China
- Prior art keywords
- layer
- side wall
- forming
- metal gate
- sidewall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 61
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 229910052751 metal Inorganic materials 0.000 claims abstract description 186
- 239000002184 metal Substances 0.000 claims abstract description 186
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000010410 layer Substances 0.000 claims description 372
- 239000000463 material Substances 0.000 claims description 67
- 230000008569 process Effects 0.000 claims description 31
- 239000011241 protective layer Substances 0.000 claims description 14
- 239000003989 dielectric material Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 238000000231 atomic layer deposition Methods 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 230000001808 coupling effect Effects 0.000 abstract description 17
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 238000002955 isolation Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000009286 beneficial effect Effects 0.000 description 7
- 230000002349 favourable effect Effects 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 239000012212 insulator Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 229910001080 W alloy Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- NTCVORQAIAUAJB-UHFFFAOYSA-N [Mg].[W] Chemical compound [Mg].[W] NTCVORQAIAUAJB-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 229910052640 jadeite Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、凸出于衬底上分立的鳍部以及横跨鳍部的伪栅结构；在伪栅结构的侧壁上形成第一侧墙层；在伪栅结构两侧的鳍部中形成源漏掺杂层；形成覆盖源漏掺杂层的介质层；在第一侧墙层的顶端或底端处形成竖向长度小于第一侧墙层的第二侧墙层；去除伪栅结构；去除伪栅结构且形成第二侧墙层后，在介质层内形成沟槽；形成填充沟槽的金属栅极结构。本发明实施例，形成在沟槽中的金属栅极结构呈T型或者倒T型结构，沟槽的空间小，相应的金属栅极结构的体积小，降低了金属栅极结构与源漏掺杂层以及后期形成的接触孔插塞之间的电容耦合效应，进而使得半导体结构中的寄生电容变小。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，来优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述伪栅结构的侧壁上形成第一侧墙层；在所述伪栅结构两侧的所述鳍部中形成源漏掺杂层；形成覆盖所述源漏掺杂层和第一侧墙层侧壁的介质层；在所述第一侧墙层的顶端或底端处形成竖向长度小于所述第一侧墙层的第二侧墙层，且所述第二侧墙层与所述介质层分别覆盖所述第一侧墙层相对的侧壁；去除所述伪栅结构，在所述介质层内形成沟槽；在形成所述第二侧墙层后，形成填充所述沟槽的金属栅极结构，所述金属栅极结构包括，位于相邻第一侧墙层之间的金属栅极宽段，位于相邻第二侧墙层之间的金属栅极窄段。
可选的，形成所述第二侧墙层的步骤包括：所述第二侧墙层的厚度为2至4纳米。
可选的，形成所述第二侧墙层的步骤包括：所述第二侧墙层的竖向长度为所述第一侧墙层竖向长度的三分之一至三分之二。
可选的，在所述第一侧墙层上形成竖向长度小于所述第一侧墙层的第二侧墙层的步骤包括：所述第二侧墙层的顶端与所述第一侧墙层的顶端齐平。
可选的，形成所述第二侧墙层和沟槽的步骤包括：刻蚀部分厚度的所述伪栅结构，形成剩余伪栅结构；在露出所述剩余伪栅结构的所述第一侧墙层侧壁以及剩余伪栅结构的表面上形成第二侧墙材料层；去除所述剩余伪栅结构的表面上的第二侧墙材料层，形成所述第二侧墙层；去除剩余伪栅结构，形成所述沟槽。
可选的，形成所述第二侧墙材料层的工艺为原子层沉积或者化学气相沉积。
可选的，在所述第一侧墙层上形成竖向长度小于所述第一侧墙层的第二侧墙层的步骤包括：所述第二侧墙层的底端与所述第一侧墙层的底端齐平。
可选的，形成所述第二侧墙层和沟槽的步骤包括：去除所述伪栅结构，形成所述开口；在形成所述开口后，在所述第一侧墙层的侧壁上形成第二侧墙材料层；在所述第二侧墙材料层间形成保护层，所述保护层的顶面低于所述第一侧墙层的顶面；去除高于所述保护层的第二侧墙材料层，形成第二侧墙层；形成所述第二侧墙层后，去除所述保护层，形成沟槽。
可选的，形成填充所述沟槽的金属栅极结构的步骤包括：形成保形覆盖所述沟槽的栅介质层以及位于所述栅介质层上的金属栅极宽段和金属栅极窄段。
可选的，形成保形覆盖所述沟槽的栅介质层的步骤包括：采用化学气相沉积或者原子层沉积形成栅介质层。
可选的，所述栅介质层的厚度为1至3纳米。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；多个鳍部，分立于所述衬底上；金属栅极结构，横跨所述鳍部，且所述金属栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；所述金属栅极结构，包括金属栅极宽段和金属栅极窄段，所述金属栅极宽段和金属栅极窄段的宽度不同；第一侧墙层，位于所述金属栅极宽段的侧壁上；第二侧墙层，位于所述第一侧墙层与所述金属栅极窄段之间，所述第二侧墙层的竖向长度小于所述第一侧墙层的竖向长度；源漏掺杂层，位于所述金属栅极结构两侧的所述鳍部中。
可选的，所述金属栅极宽段位于所述金属栅极窄段上，所述金属栅极结构呈T字形。
可选的，所述金属栅极宽段位于所述金属栅极窄段下，所述金属栅极结构呈倒T字形。
可选的，所述第二侧墙层的竖向长度为所述第一侧墙层竖向长度的三分之一至三分之二。
可选的，所述第二侧墙层的厚度为2至4纳米。
可选的，所述第二侧墙层的材料为低K介质材料。
可选的，所述金属栅极结构还包括栅介质层，所述栅介质层保形覆盖所述金属栅极窄段侧壁以及所述金属栅极宽段上的底壁、侧壁和露出所述金属栅极窄段的顶壁。
可选的，所述栅介质层的厚度为1至3纳米。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例中，在所述第一侧墙层的顶端或底端处形成竖向长度小于所述第一侧墙层的第二侧墙层；去除所述伪栅结构且形成所述第二侧墙层后，在所述介质层内形成沟槽，形成填充所述沟槽的金属栅极结构。本发明实施例，通过在第一侧墙层的侧壁上形成第二侧墙层，使得形成的沟槽呈上宽下窄或者上窄下宽的空间结构，相应的形成在所述沟槽中的金属栅极结构呈T型或者倒T型结构，所述金属栅极结构的体积小，有利于降低所述金属栅极结构与所述源漏掺杂层之间的电容耦合效应，也有利于降低金属栅极结构与接触孔插塞之间的电容耦合效应，进而使得半导体结构内的寄生电容变小，优化了半导体结构的电学性能。
附图说明
图1是一种半导体结构的形成方法对应的结构示意图；
图2至图10是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图11至图14是本发明实施例半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
图1示出了一种半导体结构的形成方法对应的结构示意图。
参考图1，所述半导体结构包括衬底1；多个鳍部2，分立于所述衬底1上；横跨所述鳍部2的金属栅极结构3，且所述金属栅极结构3覆盖所述鳍部2的部分顶壁和部分侧壁；侧墙层4，位于所述金属栅极结构3的侧壁上；源漏掺杂层5，位于所述金属栅极结构3两侧的所述鳍部2中。
所述金属栅极结构3包括栅介质层31和位于所述栅介质层31上的栅极层32。
半导体结构工作时，所述金属栅极结构3与所述源漏掺杂层5之间的电容耦合效应大，且所述金属栅极结构3与后续制程中形成的接触孔插塞之间的电容耦合效应大，因此，半导体结构内的寄生电容大，使得半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述伪栅结构的侧壁上形成第一侧墙层；在所述伪栅结构两侧的所述鳍部中形成源漏掺杂层；形成覆盖所述源漏掺杂层和第一侧墙层侧壁的介质层；在所述第一侧墙层的顶端或底端处形成竖向长度小于所述第一侧墙层的第二侧墙层，且所述第二侧墙层与所述介质层分别覆盖所述第一侧墙层相对的侧壁；去除所述伪栅结构，在所述介质层内形成沟槽；在形成所述第二侧墙层后，形成填充所述沟槽的金属栅极结构，所述金属栅极结构包括，位于相邻第一侧墙层之间的金属栅极宽段，位于相邻第二侧墙层之间的金属栅极窄段。
本发明实施例，通过在第一侧墙层的侧壁上形成第二侧墙层，使得形成的沟槽呈上宽下窄或者上窄下宽的空间结构，相应的形成在沟槽中的金属栅极结构呈T型或者倒T型结构，所述金属栅极结构的体积小，有利于降低所述金属栅极结构与所述源漏掺杂层之间的电容耦合效应，也有利于降低金属栅极结构与接触孔插塞之间的电容耦合效应，进而使得半导体结构内的寄生电容变小，优化了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图2至图10是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供基底，所述基底包括衬底100、凸出于所述衬底100上分立的鳍部101以及横跨所述鳍部101的伪栅结构102，所述伪栅结构102覆盖所述鳍部101的部分顶壁和部分侧壁；在所述伪栅结构102的侧壁上形成第一侧墙层103。
本实施例中，所述鳍部101分立在所述衬底100上，所述鳍部101的材料与所述衬底100的材料相同均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有元器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述伪栅结构102包括伪栅氧化层1021以及位于所述伪栅氧化层1021上的伪栅层1022。所述伪栅结构102为后续形成的金属栅极结构占据空间位置。
本实施例中，所述伪栅氧化层1021的材料为氧化硅。其他实施例中，所述伪栅氧化层的材料为氮氧化硅。
本实施例中，所述伪栅层1022的材料为多晶硅。其他实施例中，所述伪栅层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
需要说明的是，形成所述伪栅结构102的步骤包括：形成保形覆盖所述鳍部101的伪栅氧化材料层后，在所述伪栅氧化材料层上形成横跨所述鳍部101的伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层107；以所述栅极掩膜层107为掩膜依次刻蚀所述伪栅材料层和伪栅氧化材料层，形成伪栅氧化层1021和位于所述伪栅氧化层1021上的伪栅层1022。
所述栅极掩膜层107的材料为氮化硅。氮化硅的硬度和致密度较高，因此在后续平坦化处理的过程中，所述栅极掩膜层107能够较好地起到定义刻蚀停止的作用。
本实施例中，所述第一侧墙层103的材料为氮化硅。
本实施例中，提供所述基底的步骤还包括：在所述鳍部101露出的衬底100上形成隔离层(图未示)。所述隔离层用于隔离相邻器件。
本实施例中，所述隔离层的材料为氧化硅。其他实施例中，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
参考图3至图4，在所述伪栅结构102两侧的所述鳍部101中形成源漏掺杂层105(如图4所示)。
形成源漏掺杂层105的步骤包括：刻蚀所述伪栅结构102两侧的部分厚度的所述鳍部101，形成凹槽104(如图3所示)，在所述凹槽104中形成源漏掺杂层105。
本实施例中，以所述第一侧墙层103为掩膜，采用干法刻蚀工艺刻蚀所述伪栅结构102两侧的部分厚度的所述鳍部101，形成凹槽104。
在所述凹槽104中形成源漏掺杂层105的步骤包括：采用选择性外延工艺在所述凹槽104(如图3所示)中外延生长外延层，在形成所述外延层后，在所述外延层中掺杂离子形成源漏掺杂层105。
参考图5，形成覆盖所述源漏掺杂层105和第一侧墙层103侧壁的介质层106，暴露出所述伪栅结构102顶部。
形成所述介质层106的步骤包括：形成覆盖所述源漏掺杂层105和伪栅结构102的层间介质材料层，对所述层间介质材料层进行平坦化处理；回刻蚀部分厚度的所述层间介质材料层，形成介质层106。
在回刻蚀部分厚度的所述层间介质材料层，形成介质层106的步骤中还包括：去除栅极掩膜层107。
本实施例中，所述介质层106的材料为氧化硅。其他实施例中，所述介质层还可以氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
参考图6至图9，在所述第一侧墙层103的顶端处形成竖向长度小于所述第一侧墙层103的第二侧墙层108(如图8所示)，且所述第二侧墙层108与所述介质层106分别覆盖所述第一侧墙层103相对的侧壁。
所述第二侧墙层108用于为后续制程中形成倒T型的金属栅极结构做准备，所述倒T型的金属栅结构包括金属栅极宽段和位于所述金属栅极宽段上的金属栅极窄段。
本实施例中，所述竖向长度指代的是垂直于衬底100顶面的方向的长度。
本实施例中，所述第二侧墙层108的顶端与所述第一侧墙层103的顶端齐平。
以下将结合附图对所述第二侧墙层108和沟槽111的形成步骤进行详细说明。
参考图6，刻蚀部分厚度的所述伪栅结构102，形成剩余伪栅结构110。
本实施例中，形成所述剩余伪栅结构110的步骤包括：采用干法刻蚀工艺刻蚀部分厚度的所述伪栅结构102，形成剩余伪栅结构110。其他实施例中，还可以湿法刻蚀工艺或者湿法和干法相结合的刻蚀工艺去除部分厚度的所述伪栅结构。
参考图7，在露出所述剩余伪栅结构110的所述第一侧墙层103侧壁以及剩余伪栅结构110的表面上形成第二侧墙材料层109。
本实施例中，形成所述第二侧墙材料层109的工艺为原子层沉积(Atomic LayerDeposition，ALD)或者化学气相沉积(Chemical Vapor Deposition，CVD)。
参考图8，去除所述剩余伪栅结构110的表面上的第二侧墙材料层109，形成所述第二侧墙层108。
本实施例中，所述第二侧墙层108的材料为低K材料。采用低K材料可以降低各器件之间的电容耦合效应，从而降低寄生电容。
具体的，所述第二侧墙层108的材料二氧化硅。其他实施例中，所述第二侧墙层的材料还可为氟化二氧化硅、非晶碳、墨玉或聚合物材料。
需要说明的是，所述第二侧墙层108不宜过厚，也不宜过薄。若所述第二侧墙层108过厚，会占用过多的空间，使得后续形成的所述金属栅极窄段过窄，使得所述金属栅极结构的体积过小，不利于控制沟道的通断；若所述第二侧墙层108过薄，使得所述第二侧墙层108的致密度差，且后续形成的所述金属栅极窄段过宽，不利于降低所述金属栅极结构与所述源漏掺杂层以及后期形成的接触孔插塞之间的电容耦合效应，不能达到减小寄生电容的目的。为此，本实施例中，所述第二侧墙层108的厚度为2至4纳米。
需要说明是，所述第二侧墙层108的不宜过高，也不宜过矮。若所述第二侧墙层108过高，会使得后续制程中形成的所述金属栅极窄段过长，使得所述金属栅极结构的体积过小，不利于控制沟道的通断；若所述第二侧墙层108过矮，会使得后续制程中形成的所述金属栅极窄段过短，所述金属栅极结构体积过大，不利于降低所述金属栅极结构与所述源漏掺杂层之间的电容耦合效应，也不利于降低金属栅极结构与后期形成的接触孔插塞之间的电容耦合效应，不能达到减小寄生电容的目的。为此，本实施例中，所述第二侧墙层108的高度占所述第一侧墙层103高度的三分之一至三分之二。
参考图9，去除剩余伪栅结构110(如图8所示)，形成所述沟槽111。所述沟槽111为后续形成金属栅极结构提供空间。
本实施例中，采用湿法刻蚀工艺去除所述剩余伪栅结构110。其他实施例中，还可以采用干法和湿法相结合的刻蚀工艺去除所述剩余伪栅结构。
本实施例中，所述沟槽111由部分源漏掺杂层105、鳍部101、第二侧墙层108以及露出所述第二侧墙层108的第一侧墙层103围成。其他实施例中，沟槽由所述鳍部、第二侧墙层以及露出所述第二侧墙层的第一侧墙层围成。
参考图10，形成所述第二侧墙层108后，形成填充所述沟槽111(如图9所示)的金属栅极结构112，所述金属栅极结构112包括，位于相邻第一侧墙层103之间的金属栅极宽段1121，以及位于相邻第二侧墙层108之间的金属栅极窄段1122。
形成填充所述沟槽111的金属栅极结构112的步骤包括：形成保形覆盖所述沟槽111的栅介质层1123以及位于所述栅介质层1123上的金属栅极宽段1121和金属栅极窄段1122。
本实施例中，金属栅极窄段1122位于所述金属栅极宽段1121上。
所述栅介质层1123用于实现金属栅极宽段1121和金属栅极窄段1122与鳍部101之间的电隔离。需要说明的是，所述栅介质层1123的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层1123的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
金属栅极宽段1121和金属栅极窄段1122作为电极，用于实现与外部电路的电连接，在本实施例中，所述金属栅极宽段1121和金属栅极窄段1122的材料为镁钨合金，在其他实施例中，所述金属栅极宽段和金属栅极窄段的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述栅介质层1123的厚度为1至3纳米。
本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)或者化学气相沉积(Chemical Vapor Deposition，CVD)在所述沟槽111上保形覆盖栅介质层1123。
本发明实施例中，在所述第一侧墙层103上形成第二侧墙层108，所述第二侧墙层108的顶端与所述第一侧墙层103的顶端齐平，形成第二侧墙层108后，去除所述伪栅结构102(如图5所示)后，形成沟槽111(如图9所示)，在所述沟槽111(如图9所示)中填充金属栅极结构112，形成的金属栅极结构112呈倒T型结构，相比于直接在所述第一侧墙层之间形成金属栅极结构的半导体结构，所述金属栅极结构112的体积小，降低了所述金属栅极结构112与所述源漏掺杂层105以及后期形成的接触孔插塞之间的电容耦合效应，进而使得产生的寄生电容变小。
图11至图14是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前一实施例的相同之处，在此不再赘述。本实施例与前一实施例的不同之处在于：
如图13所示，在所述第一侧墙层203上形成竖向长度小于所述第一侧墙层203的第二侧墙层208的步骤包括:在所述第一侧墙层203的底端处形成竖向长度小于所述第一侧墙层203的第二侧墙层208，所述第二侧墙层208的底端与所述第一侧墙层203的底端齐平。
参考图11，去除所述伪栅结构，形成开口213。去除所述伪栅结构为后续制程中在第一侧墙层203的侧壁上形成第二侧墙层提供侧壁。
本实施例中，采用干法刻蚀工艺、湿法刻蚀工艺或者干法和湿法相结合的刻蚀工艺去除所述伪栅结构。
参考图12，在形成所述开口213后，在所述第一侧墙层203的侧壁上形成第二侧墙材料层209，在所述第二侧墙材料层209间形成保护层210，所述保护层210的顶面低于所述第一侧墙层203的顶面。
在所述第一侧墙层203的侧壁上形成第二侧墙材料层209的步骤包括：先形成覆盖所述第一侧墙层203侧壁以及部分所述鳍部201顶面，或者所述第一侧墙层203侧壁、部分所述鳍部201顶面以及部分所述源漏掺杂层205顶面的第二侧墙材料膜(图中未示出)；去除部分所述鳍部201顶面或者部分所述鳍部201顶面以及部分所述源漏掺杂层205顶面的第二侧墙材料膜，剩余的第二侧墙材料膜作为第二侧墙材料层209。
需要说明的是，所述源漏掺杂层205上形成有介质层206，在所述介质层206上也形成所述第二侧墙材料膜，所述介质层206上的第二侧墙材料膜在形成第二侧墙材料层209的过程中去除。
在所述第二侧墙材料层209间形成保护层210的步骤包括：在所述第二侧墙材料层209间的鳍部201上，或者鳍部201和源漏掺杂层205上形成保护材料层，对所述保护材料层进行平坦化处理，并回刻蚀部分厚度的所述保护材料层，形成所述保护层210。所述保护层210的厚度决定了第二侧墙层208的高度。
参考图13，去除高于所述保护层210的第二侧墙材料层209，形成第二侧墙层208；形成所述第二侧墙层208后，去除所述保护层210，形成沟槽211。所述第二侧墙层208用于为后续制程中形成呈T型的金属栅极结构做准备，所述金属栅极结构包括金属栅极窄段和位于金属栅极窄段上的金属栅极宽段。
去除高于所述保护层210的第二侧墙材料层209，形成第二侧墙层208的步骤包括：采用湿法刻蚀工艺去除高于所述保护层210的第二侧墙材料层209，形成所述第二侧墙层208。其他实施例中，还可以采用干法刻蚀工艺去除高于所述保护层的第二侧墙材料层。
本实施例中，所述保护层210的材料为氧化硅或者底部抗反射涂层。
本实施例中，采用湿法刻蚀工艺去除所述保护层210。其他实施例中，还可以采用干法和湿法相结合的工艺去除保护层。
本实施例中，所述沟槽211由所述鳍部201、第二侧墙层208以及露出所述第二侧墙层208的第一侧墙层203围成。其他实施例中，所述沟槽由部分源漏掺杂层、鳍部、第二侧墙层以及露出所述第二侧墙层的第一侧墙层围成。
参考图14，在形成所述第二侧墙层208后，形成填充所述沟槽211(如图13所示)的金属栅极结构212。
形成填充所述沟槽211的金属栅极结构212的步骤包括：形成保形覆盖所述沟槽211的栅介质层2123，以及位于所述栅介质层2123上的金属栅极窄段2122和金属栅极宽段2121。
本实施例中，金属栅极宽段2121位于所述金属栅极窄段2122上。
本发明实施例中，在所述第一侧墙层203上形成第二侧墙层208，所述第二侧墙层208的底端与所述第一侧墙层203的底端齐平，形成第二侧墙层208后，去除所述伪栅结构后，形成沟槽211(如图13所示)，在所述沟槽211(如图13所示)中填充金属栅极结构212，形成的金属栅极结构212呈T型结构，相比于直接在所述第一侧墙层之间形成金属栅极结构的半导体结构，所述金属栅极结构212的体积小，有利于降低所述金属栅极结构212与所述源漏掺杂层205之间的电容耦合效应，也有利于降低金属栅极结构212与后期形成的接触孔插塞之间的电容耦合效应，进而使得半导体结构内的寄生电容变小，优化了半导体结构的电学性能。
相应的，本发明实施例还提供一种半导体结构。参考图10，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；多个鳍部101，分立于所述衬底100上；金属栅极结构112，横跨所述鳍部101，且所述金属栅极结构112覆盖所述鳍部101的部分顶壁和部分侧壁；所述金属栅极结构112包括金属栅极宽段1121和金属栅极窄段1122，所述金属栅极宽段1121和金属栅极窄段1122的宽度不同；第一侧墙层103，位于所述金属栅极宽段1121的侧壁上；第二侧墙层108，位于所述第一侧墙层103与所述金属栅极窄段1122之间，所述第二侧墙层108的竖向长度小于所述第一侧墙层103的竖向长度；源漏掺杂层105，位于所述金属栅极结构112两侧的所述鳍部101中。
本实施例中，所述宽度指代的是垂直于所述第一侧墙层103侧壁方向的长度。
本实施例中，所述竖向长度指代的是垂直于衬底100顶面的方向的长度。
本实施例中，所述金属栅极宽段1121位于所述金属栅极窄段1122下，所述金属栅极结构呈倒T字形。
本实施例中，所述鳍部101分立在所述衬底100上，所述鳍部101的材料与所述衬底100的材料相同均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有元器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述第一侧墙层103的材料为氮化硅。
本实施例中，所述第二侧墙层108的材料为低K材料。
具体的，所述第二侧墙层108的材料二氧化硅。在其他实施例中，所述第二侧墙层的材料还可为氟化二氧化硅、非晶碳、墨玉或聚合物材料。
需要说明的是，所述第二侧墙层108的不宜过厚，也不宜过薄。若所述第二侧墙层108过厚，会占用过多的空间，使得所述金属栅极结构112的上部过窄，也就是说所述金属栅极结构112的体积过小，不利于控制沟道的通断；若所述第二侧墙层108过薄，使得所述第二侧墙层108的致密度差，且所述金属栅极结构112的上部过宽，不利于降低所述金属栅极结构112与所述源漏掺杂层105之间的电容耦合效应，也不利于降低所述金属栅极结构112与接触孔插塞之间的电容耦合效应，不能达到减小寄生电容的目的。因此，本实施例中，所述第二侧墙层108的厚度为2至4纳米。
需要说明是，所述第二侧墙层108的不宜过高，也不宜过矮。若所述第二侧墙层108过高，会使得所述金属栅极结构112的金属栅极窄段1122过长，进而所述金属栅极结构112的体积过小，不利于控制沟道的通断；若所述第二侧墙层108过矮，会使得所述金属栅极窄段1122过短，所述金属栅极结构112体积过大，不利于降低所述金属栅极结构112与所述源漏掺杂层105之间的电容耦合效应，也不利于降低所述金属栅极结构112与接触孔插塞之间的电容耦合效应，不能达到减小寄生电容的目的。为此，本实施例中，所述第二侧墙层108的高度占所述第一侧墙层103高度的三分之一至三分之二。
本实施例中，所述金属栅极结构112还包括：栅介质层1123，所述栅介质层1123保形覆盖所述金属栅极窄段1122侧壁、所述金属栅极宽段1121上的底壁、侧壁以及所述金属栅极窄段1122露出金属栅极宽段1121的顶壁。
所述栅介质层1123用于实现金属栅极宽段1121和金属栅极窄段1122与鳍部101之间的电隔离。需要说明的是，所述栅介质层1123的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层1123的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
所述金属栅极宽段1121和金属栅极窄段1122作为电极，用于实现与外部电路的电连接，在本实施例中，所述金属栅极宽段1121和金属栅极窄段1122的材料为镁钨合金，在其他实施例中，所述栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述栅介质层1123的厚度为1至3纳米。
所述半导体结构还包括：位于所述源漏掺杂层105上的介质层106。
本实施例中，所述介质层106的材料为氧化硅。其他实施例中，所述介质层还可以氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述鳍部101露出的衬底100上形成有隔离层(图未示)。所述隔离层用于隔离相邻器件。
本实施例中，所述隔离层的材料为氧化硅。其他实施例中，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
本发明实施例中，所述金属栅极宽段1121位于所述金属栅极窄段1122下，所述第二侧墙层108的顶端与所述第一侧墙层103的顶端齐平，形成的金属栅极结构112呈倒T型结构，相比于直接在所述第一侧墙层之间形成金属栅极结构的半导体结构，所述金属栅极结构112的体积小，有利于降低所述金属栅极结构112与所述源漏掺杂层105之间的电容耦合效应，有利于降低所述金属栅极结构112与接触孔插塞之间的电容耦合效应，进而使得半导体结构内的寄生电容变小，优化了半导体结构的电学性能。
参考图14，示出了本发明半导体结构另一实施例的结构示意图。
本实施例与前一实施例相同之处不再赘述，与前一实施例不同之处在于：所述金属栅极宽段2121位于所述金属栅极窄段2122上，所述金属栅极结构212呈T字形。
本实施例中，所述金属栅极结构212还包括：栅介质层2123，所述栅介质层2123保形覆盖所述金属栅极宽段2121的侧壁、所述金属栅极窄段2122露出所述金属栅极宽段2122的底壁以及所述金属栅极窄段2122的底壁和侧壁。
本发明实施例中，所述金属栅极宽段2121位于所述金属栅极窄段2122上，所述第二侧墙层208的底端与所述第一侧墙层203的底端齐平，形成的金属栅极结构212呈T型结构，相比于直接在所述第一侧墙层之间形成金属栅极结构的半导体结构，所述金属栅极结构212的体积小，有利于降低所述金属栅极结构212与所述源漏掺杂层205之间的电容耦合效应，也有利于降低所述金属栅极结构212与接触孔插塞之间的电容耦合效应，进而使得半导体结构内的寄生电容变小，优化了半导体结构的电学性能。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；
在所述伪栅结构的侧壁上形成第一侧墙层；
在所述伪栅结构两侧的所述鳍部中形成源漏掺杂层；
形成覆盖所述源漏掺杂层和第一侧墙层侧壁的介质层；
在所述第一侧墙层的顶端或底端处形成竖向长度小于所述第一侧墙层的第二侧墙层，且所述第二侧墙层与所述介质层分别覆盖所述第一侧墙层相对的侧壁；
去除所述伪栅结构，在所述介质层内形成沟槽；
在形成所述第二侧墙层后，形成填充所述沟槽的金属栅极结构，所述金属栅极结构包括，位于相邻第一侧墙层之间的金属栅极宽段，以及位于相邻第二侧墙层之间的金属栅极窄段。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二侧墙层的步骤包括：所述第二侧墙层的厚度为2至4纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二侧墙层的步骤包括：所述第二侧墙层的竖向长度为所述第一侧墙层竖向长度的三分之一至三分之二。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一侧墙层上形成竖向长度小于所述第一侧墙层的第二侧墙层的步骤包括：所述第二侧墙层的顶端与所述第一侧墙层的顶端齐平。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述第二侧墙层和沟槽的步骤包括：
刻蚀部分厚度的所述伪栅结构，形成剩余伪栅结构；
在露出所述剩余伪栅结构的所述第一侧墙层侧壁以及剩余伪栅结构的表面上形成第二侧墙材料层；
去除所述剩余伪栅结构的表面上的所述第二侧墙材料层，形成所述第二侧墙层；
去除剩余伪栅结构，形成所述沟槽。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述第二侧墙材料层的工艺为原子层沉积工艺或者化学气相沉积工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一侧墙层上形成竖向长度小于所述第一侧墙层的第二侧墙层的步骤包括：所述第二侧墙层的底端与所述第一侧墙层的底端齐平。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第二侧墙层和沟槽的步骤包括：
去除所述伪栅结构，形成开口；
在形成所述开口后，在所述第一侧墙层的侧壁上形成第二侧墙材料层；
在所述第二侧墙材料层间形成保护层，所述保护层的顶面低于所述第一侧墙层的顶面；
去除高于所述保护层的所述第二侧墙材料层，形成第二侧墙层；
形成所述第二侧墙层后，去除所述保护层，形成所述沟槽。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成填充所述沟槽的金属栅极结构的步骤包括：形成保形覆盖所述沟槽的栅介质层以及位于所述栅介质层上的金属栅极宽段和金属栅极窄段。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成保形覆盖所述沟槽的栅介质层的步骤包括：采用化学气相沉积工艺或者原子层沉积工艺形成栅介质层。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述栅介质层的厚度为1至3纳米。
12.一种半导体结构，其特征在于，包括：
衬底；
多个鳍部，分立于所述衬底上；
金属栅极结构，横跨所述鳍部，且所述金属栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；所述金属栅极结构，包括金属栅极宽段和金属栅极窄段，所述金属栅极宽段和金属栅极窄段的宽度不同；
第一侧墙层，位于所述金属栅极宽段的侧壁上；
第二侧墙层，位于所述第一侧墙层与所述金属栅极窄段之间，所述第二侧墙层的竖向长度小于所述第一侧墙层的竖向长度；
源漏掺杂层，位于所述金属栅极结构两侧的所述鳍部中。
13.如权利要求12所述的半导体结构，其特征在于，所述金属栅极宽段位于所述金属栅极窄段上，所述金属栅极结构呈T字形。
14.如权利要求12所述的半导体结构，其特征在于，所述金属栅极宽段位于所述金属栅极窄段下，所述金属栅极结构呈倒T字形。
15.如权利要求12所述的半导体结构，其特征在于，所述第二侧墙层的竖向长度为所述第一侧墙层竖向长度的三分之一至三分之二。
16.如权利要求12所述的半导体结构，其特征在于，所述第二侧墙层的厚度为2至4纳米。
17.如权利要求12所述的半导体结构，其特征在于，所述第二侧墙层的材料为低K介质材料。
18.如权利要求12所述的半导体结构，其特征在于，所述金属栅极结构还包括栅介质层，所述栅介质层保形覆盖所述金属栅极窄段侧壁以及所述金属栅极宽段上的底壁、侧壁和露出所述金属栅极窄段的顶壁。
19.如权利要求18所述的半导体结构，其特征在于，所述栅介质层的厚度为1至3纳米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811254698.4A CN111106009B (zh) | 2018-10-26 | 2018-10-26 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811254698.4A CN111106009B (zh) | 2018-10-26 | 2018-10-26 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111106009A true CN111106009A (zh) | 2020-05-05 |
| CN111106009B CN111106009B (zh) | 2023-09-12 |
Family
ID=70418986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811254698.4A Active CN111106009B (zh) | 2018-10-26 | 2018-10-26 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111106009B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111900201A (zh) * | 2020-06-22 | 2020-11-06 | 中国科学院微电子研究所 | 半导体结构及制造方法 |
| CN111900123A (zh) * | 2020-06-28 | 2020-11-06 | 中国科学院微电子研究所 | 一种具有高深宽比结构的半导体器件及其制造方法 |
| CN114068706A (zh) * | 2020-07-31 | 2022-02-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040132236A1 (en) * | 2003-01-08 | 2004-07-08 | International Business Machines Corporation | Mos transistor |
| CN102456691A (zh) * | 2010-10-29 | 2012-05-16 | 索尼公司 | 半导体装置和半导体装置制造方法 |
| US20130049142A1 (en) * | 2011-08-26 | 2013-02-28 | Globalfoundries Inc. | Transistor with reduced parasitic capacitance |
| US20170025512A1 (en) * | 2015-04-01 | 2017-01-26 | United Microelectronics Corp. | Semiconductor device having metal gate |
-
2018
- 2018-10-26 CN CN201811254698.4A patent/CN111106009B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040132236A1 (en) * | 2003-01-08 | 2004-07-08 | International Business Machines Corporation | Mos transistor |
| CN102456691A (zh) * | 2010-10-29 | 2012-05-16 | 索尼公司 | 半导体装置和半导体装置制造方法 |
| US20130049142A1 (en) * | 2011-08-26 | 2013-02-28 | Globalfoundries Inc. | Transistor with reduced parasitic capacitance |
| US20170025512A1 (en) * | 2015-04-01 | 2017-01-26 | United Microelectronics Corp. | Semiconductor device having metal gate |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111900201A (zh) * | 2020-06-22 | 2020-11-06 | 中国科学院微电子研究所 | 半导体结构及制造方法 |
| CN111900123A (zh) * | 2020-06-28 | 2020-11-06 | 中国科学院微电子研究所 | 一种具有高深宽比结构的半导体器件及其制造方法 |
| CN114068706A (zh) * | 2020-07-31 | 2022-02-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN114068706B (zh) * | 2020-07-31 | 2023-12-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111106009B (zh) | 2023-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111106009B (zh) | 半导体结构及其形成方法 | |
| CN110718465B (zh) | 半导体结构及其形成方法 | |
| CN105810585B (zh) | 半导体结构的制作方法 | |
| CN111341661B (zh) | 晶体管及其形成方法 | |
| CN110047741B (zh) | 半导体结构及其形成方法 | |
| CN111554578A (zh) | 半导体结构及其形成方法 | |
| CN111261517B (zh) | 半导体结构及其形成方法 | |
| CN111463275B (zh) | 半导体结构及其形成方法 | |
| CN111490092B (zh) | 半导体结构及其形成方法 | |
| CN113053739A (zh) | 半导体结构及其形成方法 | |
| CN114068704A (zh) | 半导体结构及其形成方法 | |
| CN111755498A (zh) | 半导体结构及其形成方法 | |
| CN112309858A (zh) | 半导体结构及其形成方法 | |
| CN111627814A (zh) | 半导体结构及其形成方法 | |
| CN110690286B (zh) | 半导体结构及其形成方法 | |
| CN111128880B (zh) | 半导体结构及其形成方法 | |
| CN110808286B (zh) | 半导体结构及其形成方法 | |
| CN111048417B (zh) | 半导体结构及其形成方法 | |
| CN112289746B (zh) | 半导体结构及其形成方法 | |
| CN112151595B (zh) | 半导体结构及其形成方法 | |
| CN111554636B (zh) | 半导体结构及其形成方法 | |
| CN112103249B (zh) | 半导体结构及其形成方法 | |
| CN114664734A (zh) | 半导体结构及其形成方法 | |
| CN114388499A (zh) | 半导体结构及其形成方法 | |
| CN118198001A (zh) | 半导体结构的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |