CN111261517B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底和凸立于衬底上分立的鳍部；对鳍部进行切断处理，形成通槽，通槽底面与衬底表面齐平，或者低于衬底表面；形成填充满通槽的绝缘层；形成横跨绝缘层的第一栅极结构，第一栅极结构覆盖绝缘层的顶壁和侧壁；形成横跨鳍部的第二栅极结构，第二栅极结构覆盖鳍部的部分顶壁和部分侧壁；在第二栅极结构两侧的鳍部中形成源漏掺杂层。本发明绝缘层填充满鳍部中的通槽，使得绝缘层的顶壁与鳍部的顶壁齐平，绝缘层的侧壁与鳍部的侧壁齐平，鳍部的顶壁和侧壁具有良好的均一性，覆盖绝缘层顶壁和侧壁的第一栅极结构出现倾斜或歪倒的概率较低，进而有利于改善器件的性能以及器件性能的均一性。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(Short Channel Effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(Fin Field-EffectTransistor，FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和凸立于所述衬底上分立的鳍部；对所述鳍部进行切断处理，形成通槽，所述通槽底面与所述衬底表面齐平，或者低于所述衬底表面；形成填充满所述通槽的绝缘层；形成横跨所述绝缘层的第一栅极结构，所述第一栅极结构覆盖所述绝缘层的顶壁和侧壁；形成横跨所述鳍部的第二栅极结构，所述第二栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述第二栅极结构两侧的所述鳍部中形成源漏掺杂层。
可选的，形成通槽的步骤中，沿所述鳍部延伸方向，所述通槽的开口宽度为10纳米至30纳米。
可选的，形成通槽的步骤包括：在所述鳍部露出的所述衬底上形成掩膜层，所述掩膜层的表面高于所述鳍部的顶壁，所述掩膜层露出待切断区域的所述鳍部；采用湿法刻蚀工艺去除待切断区域的所述鳍部，形成通槽；形成所述通槽后，去除所述掩膜层。
可选的，所述掩膜层包括底部抗反射涂层以及位于所述底部抗反射涂层表面的光刻胶层。
可选的，去除所述掩膜层露出的所述鳍部，形成通槽的步骤还包括：在形成所述掩膜层后、形成所述通槽之前，在所述掩膜层露出的所述鳍部内掺杂离子，使得所述切断处理对掺杂处理的所述鳍部的刻蚀速率大于对未掺杂处理的所述鳍部的刻蚀速率。
可选的，通过离子注入的方式在所述掩膜层露出的所述鳍部内掺杂离子。
可选的，所述掺杂锗离子的工艺参数包括：锗离子的注入能量为5Kev至10Kev，锗离子的注入剂量为5.0E13原子每平方厘米至4.0E14原子每平方厘米，注入方向与所述鳍部侧壁的夹角为30度至60度。
可选的，所述鳍部的材料为硅，在所述掩膜层露出的所述鳍部上掺杂的离子为锗离子，形成锗化硅；所述湿法刻蚀工艺采用的刻蚀溶液为氯化氢溶液。
可选的，所述鳍部的材料为硅，在所述掩膜层露出的所述鳍部上掺杂的离子为氧离子，形成氧化硅；所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
可选的，在所述掩膜层露出的所述鳍部内掺杂离子后，采用湿法刻蚀工艺去除待切断区域的所述鳍部，形成通槽前，在所述掩膜层露出的所述鳍部上掺杂氩离子。
可选的，所述基底还包括位于所述鳍部上的鳍部掩膜层，在所述通槽中形成绝缘层的步骤包括：形成覆盖所述鳍部的绝缘材料层，所述绝缘材料层填充满所述通槽，且覆盖所述鳍部掩膜层；对所述绝缘材料层进行平坦化处理；以所述鳍部掩膜层为掩膜回刻蚀所述绝缘材料层，位于所述鳍部掩膜层正下方的绝缘材料层作为所述绝缘层；形成所述绝缘层后，去除所述鳍部掩膜层。
可选的，以所述鳍部掩膜层为掩膜回刻蚀所述绝缘材料层，形成所述绝缘层的步骤中，回刻蚀去除部分厚度的绝缘材料层，保留的绝缘材料层作为隔离结构。
可选的，采用流动式化学气相沉积工艺形成所述绝缘材料层。
可选的，所述绝缘层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述第一栅极结构和第二栅极结构在同一步骤中形成；形成所述第一栅极结构和第二栅极结构的步骤包括：形成覆盖所述鳍部的栅极材料层，在所述栅极材料层上形成栅极掩膜层，以所述栅极掩膜层为掩膜，刻蚀所述栅极材料层，形成第一栅极结构和第二栅极结构。
可选的，所述基底还包括：形成在所述鳍部上的缓冲层和位于所述缓冲层上的鳍部掩膜层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，分立于所述衬底上；绝缘层，位于所述鳍部中，在沿所述鳍部延伸方向上，所述绝缘层适于将所述鳍部切断为两部分；第一栅极结构，横跨所述绝缘层，且所述第一栅极结构覆盖所述绝缘层的顶壁和侧壁；第二栅极结构，横跨所述鳍部，且所述第二栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；源漏掺杂层，位于所述第二栅极结构两侧的所述鳍部中。
可选的，沿所述鳍部延伸方向，所述绝缘层的宽度为10纳米至30纳米。
可选的，所述绝缘层的材料为氧化硅、氮化硅或氮氧化硅。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在形成通槽后，形成填充满所述通槽的绝缘层，形成横跨所述绝缘层的第一栅极结构，所述第一栅极结构覆盖所述绝缘层的顶壁和侧壁。本发明实施例，所述绝缘层填充满所述鳍部中的所述通槽，使得所述鳍部与绝缘层共同组成的形貌与形成通槽前的鳍部的形貌相同，形成在所述第一栅极结构侧壁上的侧墙层底部具有稳固的支撑，后续制程中去除所述第一栅极结构，形成第一金属栅极结构时，所述侧墙层出现弯曲或倾斜的概率降低，使得形成的所述第一金属栅极结构弯曲或倾斜的概率降低，所述第一金属栅极结构与相邻的源漏掺杂层发生电连接的概率降低，优化了半导体结构的电学性能。
可选方案中，在所述鳍部露出的所述衬底上形成掩膜层，所述掩膜层的表面高于所述鳍部的顶壁，所述掩膜层露出待切断区域的所述鳍部；在待切断区域的所述鳍部中掺杂离子，用于改变切断处理时所述掩膜层露出的所述鳍部的刻蚀速率，使得所述待切断区域的所述鳍部材料更易去除。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图14是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图15为本发明实施例半导体结构的结构示意图；
图16为本发明实施例半导体结构沿平行于鳍部延伸方向的剖视图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，在衬底1上形成多个分立的鳍部2，利用单次扩散切断工艺(SingleDiffusion Break，SDB)形成通槽3。
如图2和图3所示，图2为立体结构示意图，图3为沿鳍部2延伸方向的示意图。形成覆盖所述鳍部2顶壁的栅极材料层(图中未示出)，在所述栅极材料层(图中未示出)上形成栅极掩膜层5，以所述栅极掩膜层5为掩膜刻蚀所述栅极材料层，形成横跨所述通槽3(如图1所示)的第一栅极结构8和横跨所述鳍部2的第二栅极结构4，形成第一栅极结构8和第二栅极结构4后，在所述第一栅结构8和第二栅极结构4的侧壁上形成侧墙层6，在所述侧墙层6和通槽3的侧壁之间存在缝隙7。
如图4所示，在所述第二栅极结构4两侧的所述鳍部2中通过掺杂形成源漏掺杂层9。形成覆盖所述第一栅极结构8和第二栅极结构4的层间介质层(图中未示出)，去除所述第一栅极结构8和第二栅极结构4，形成第一金属栅极结构11和第二金属栅极结构10。
本实施例中，在所述鳍部2内形成通槽3，因为干法刻蚀工艺的原因，所述通槽3顶部的开口尺寸大，底部的开口尺寸小，所述通槽3呈倒梯形，形成覆盖所述鳍部2顶壁的栅极材料层，在所述栅极材料层上形成栅极掩膜层5，所述栅极掩膜层5形成的位置易出现偏差，使得刻蚀形成的所述第一栅极结构8未填满所述通槽3，所述第一栅极结构8与所述鳍部2形成了呈V型的缝隙7。形成覆盖所述鳍部2和第一栅极结构8的所述侧墙材料层，形成所述侧墙材料层后，刻蚀去除所述鳍部2顶壁、第一栅极结构8顶壁以及鳍部2露出衬底1上的侧墙材料层，形成侧墙层6，所述侧墙层6形成在所述缝隙7的侧壁上，因为所述缝隙7侧壁上的侧墙层6底部没有稳固的支撑，此处为侧墙层6的薄弱点，在去除所述第一栅极结构8，形成所述第一金属栅极结构11的过程中，所述缝隙7中的侧墙层6易倾斜或者发生弯曲，使得后续形成的第一金属栅极结构11出现弯曲或倾斜问题的概率较高，所述第一金属栅极结构11易与相邻的源漏掺杂层9发生电连接，影响了半导体结构的电学性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和凸立于所述衬底上分立的鳍部；对所述鳍部进行切断处理，形成通槽，所述通槽底面与所述衬底表面齐平，或者低于所述衬底表面；形成填充满所述通槽的绝缘层；形成横跨所述绝缘层的第一栅极结构，所述第一栅极结构覆盖所述绝缘层的顶壁和侧壁；形成横跨所述鳍部的第二栅极结构，所述第二栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述第二栅极结构两侧的所述鳍部中形成源漏掺杂层。
本发明实施例在形成通槽后，形成填充满所述通槽的绝缘层，形成横跨所述绝缘层的第一栅极结构，所述第一栅极结构覆盖所述绝缘层的顶壁和侧壁。本发明实施例，所述绝缘层填充满所述鳍部中的所述通槽，使得所述鳍部与绝缘层共同组成的形貌与形成通槽前的鳍部的形貌相同，形成在所述第一栅极结构侧壁上的侧墙层底部具有稳固的支撑，后续制程中去除所述第一栅极结构，形成第一金属栅极结构时，所述侧墙层出现弯曲或倾斜的概率降低，使得形成的所述第一金属栅极结构弯曲或倾斜的概率降低，所述第一金属栅极结构与相邻的源漏掺杂层发生电连接的概率降低，优化了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图5至图14是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底，所述基底包括衬底100和凸立于所述衬底100上分立的鳍部101。
所述鳍部101分立在所述衬底100上，所述鳍部101的材料与所述衬底100的材料相同均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有元器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述基底还包括：位于所述鳍部101顶壁的鳍部掩膜层103。
本实施例中，所述鳍部掩膜层103的材料为氮化硅。其他实施例中，所述鳍部掩膜层的材料还可以为氮氧化硅。
需要说明的是，所述鳍部掩膜层103的应力较大，若所述鳍部掩膜层103直接形成在所述衬底100上，易出现裂纹，甚至可能脱落，不易起到掩膜的作用。因此，本实施例中，所述鳍部101顶部形成有缓冲层102，所述鳍部掩膜层103形成在缓冲层102上。
本实施例中，所述缓冲层102的材料为氧化硅。
参考图6和图7，对所述鳍部101进行切断处理，形成通槽105，所述通槽105底面与所述衬底100表面齐平，或者低于所述衬底100表面。后续制程中在所述通槽105中形成绝缘层，所述绝缘层用于隔离所述鳍部101，且使得后续形成的第一金属栅极结构发生倾倒或弯曲的概率降低。
图6是在图5的基础上形成掩膜层104的示意图。如图6所示，形成通槽105的步骤包括：在所述鳍部101露出的衬底100上形成掩膜层104，所述掩膜层104的表面高于所述鳍部101的顶壁，所述掩膜层104露出待切断区域的所述鳍部101。
形成掩膜层104的步骤包括：在所述鳍部101露出的衬底100上形成底部抗反射涂层和位于所述底部抗反射涂层上的光刻胶层；以所述光刻胶层为掩膜刻蚀所述底部抗反射涂层，形成掩膜层104。
本实施例中，所述掩膜层104的包括底部抗反射涂层以及位于所述底部抗反射涂层表面的光刻胶层。其他实施例中，所述掩膜层包括氧化硅层或者氮氧化硅层。
如图7所示，采用湿法刻蚀工艺去除待切断区域的所述鳍部101，形成通槽105；形成所述通槽105后，去除所述掩膜层104。
本实施例中，所述通槽105的开口宽度D1不宜太大也不宜太小，若所述通槽105的开口宽度D1太大，会占用过多的空间，不利于缩小半导体结构的尺寸；若所述通槽105的开口宽度D1太小，不利于起到隔离器件的作用。相应的，沿所述鳍部101延伸方向，所述通槽105的开口宽度D1为10纳米至30纳米。
需要说明的是，形成通槽105的步骤还包括：在形成所述掩膜层104后，形成通槽105前，在所述掩膜层104露出的所述鳍部101内掺杂离子，使得所述切断处理对经掺杂处理的所述鳍部101的刻蚀速率大于对未掺杂处理的所述鳍部101的刻蚀速率。
本实施例中，通过离子注入的方式在所述掩膜层104露出的所述鳍部101内掺杂离子。
本实施例中，所述鳍部101的材料为硅，在所述掩膜层104露出的所述鳍部101上掺杂的离子为锗离子；在待切断区域中掺杂锗离子后，形成锗化硅。
所述湿法刻蚀工艺采用的刻蚀溶液为氯化氢溶液，所述锗化硅的被刻蚀速率大于所述硅的被刻蚀速率。
具体的，所述掺杂锗离子的工艺参数包括：锗离子的注入能量为5Kev至10Kev，锗离子的注入剂量为5.0E13原子每平方厘米至4.0E14原子每平方厘米，注入方向与所述鳍部101侧壁的夹角为30度至60度。
其他实施例中，所述鳍部的材料为硅，在所述掩膜层露出的所述鳍部上掺杂的离子为氧离子，形成氧化硅；所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
需要说明的是，在所述掩膜层104露出的所述鳍部101内掺杂离子后，采用湿法刻蚀工艺去除待切断区域的所述鳍部101，形成通槽105前，对所述掩膜层104露出的所述鳍部101掺杂氩离子。
采用离子注入的方式对所述掩膜层104露出的所述鳍部101掺杂氩离子，所述氩离子为惰性离子不易与鳍部101的材料发生化学反应，且易对掩膜层104露出的鳍部101造成损伤，便于后续去除所述掩膜层104露出的待切断区域的所述鳍部101，形成通槽105。
本实施例中，在形成所述通槽105后，采用灰化工艺去除所述掩膜层104。
参考图8和图9，形成填充满所述通槽105的绝缘层106。所述绝缘层106为后续制程中形成横跨绝缘层106的第一栅极结构做准备。
在形成绝缘层106后，所述鳍部101和绝缘层106共同组成的形貌与所述鳍部101进行单次扩散切断处理前相同，使得后续形成在所述第一栅极结构侧壁上的侧墙层底部具有稳固的支撑，后续制程中去除所述第一栅极结构，形成第一金属栅极结构时，所述侧墙层出现弯曲或倾斜的概率降低，进而使得后续形成的第一金属栅极结构弯曲或倾斜的概率降低，所述第一金属栅极结构与后续形成的相邻的源漏掺杂层发生电连接的概率降低，优化了半导体结构的电学性能。
如图8所示，在所述通槽105中形成绝缘层106的步骤包括：形成覆盖所述鳍部101的绝缘材料层(图中未示出)，所述绝缘材料层填充满所述通槽105(如图7所示)，且覆盖所述鳍部掩膜层103；对所述绝缘材料层进行平坦化处理，直至暴露出所述鳍部掩膜层103；以所述鳍部掩膜层103为掩膜回刻蚀所述绝缘材料层，位于所述鳍部掩膜层103正下方的绝缘材料层作为所述绝缘层106。
本实施例中，形成绝缘材料层的工艺为流动化学气相沉积工艺(FlowableChemical Vapor Deposition，FCVD)。
本实施例中，采用化学机械平坦化工艺(Chemical Mechanical Planarization，CMP)对所述绝缘材料层进行平坦化处理。
以所述鳍部掩膜层103为掩膜回刻蚀所述绝缘材料层，形成所述绝缘层106的步骤中，回刻蚀去除部分厚度的绝缘材料层，保留的绝缘材料层作为隔离结构107。
具体的步骤包括：以所述鳍部掩膜层103为掩膜回刻蚀部分厚度的所述绝缘材料层，位于所述通槽105中的为绝缘层106，位于所述衬底100上的绝缘材料层为隔离结构107。
本实施例中，所述绝缘层106的材料为氧化硅。其他实施例中，所述绝缘层的材料还可以为氮化硅或氮氧化硅。
需要说明的是，对所述绝缘材料层进行平坦化处理纸质露出所述鳍部掩膜层103。
如图9所示，形成所述绝缘层106后，去除所述鳍部掩膜层103(如图8所示)。
本实施例中，采用湿法刻蚀工艺去除所述鳍部掩膜层103，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
本实施例中，位于所述鳍部掩膜层103和所述鳍部101之间的缓冲层102，在去除所述鳍部掩膜层103的过程中起到保护鳍部101免受损伤的作用。
参考图10至图12，形成横跨所述绝缘层106的第一栅极结构108(如图12所示)，所述第一栅极结构108覆盖所述绝缘层106(如图9所示)的顶壁和侧壁；形成横跨所述鳍部101的第二栅极结构109(如图12所示)，所述第二栅极结构109覆盖所述鳍部101的部分顶壁和部分侧壁。
如图10和图11所示，图11为图10中平行于所述鳍部101延伸方向的剖视图，在所述鳍部101上保形覆盖伪栅氧化层110，。
本实施例中，所述伪栅氧化层110的材料为氧化硅。其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
如图12所示，形成所述伪栅氧化层110后，形成横跨所述绝缘层106(如图11所示)的所述第一栅极结构108和横跨所述鳍部101的第二栅极结构109。
本实施例中，所述第一栅极结构108和第二栅极结构109为多晶硅栅极结构，后续制程中去除所述第一栅极结构108和第二栅极结构109，形成第一金属栅极结构和第二金属栅极结构。其他实施例中，所述第一栅极结构和第二栅极结构还可以为最终的栅极结构。
所述第一栅极结构108和第二栅极结构109在同一步骤中形成，形成所述第一栅极结构108和第二栅极结构109的步骤包括：形成覆盖所述鳍部101的栅极材料层，在所述栅极材料层上形成栅极掩膜层111，以所述栅极掩膜层111为掩膜，刻蚀所述栅极材料层，形成第一栅极结构108和第二栅极结构109。
其他实施例中，所述第一栅极结构和第二栅极结构可以在不同步骤中形成。
参考图13和图14所示，在所述第二栅极结构109两侧的所述鳍部101中形成源漏掺杂层112。
如图13所示，在所述第二栅极结构109两侧的所述鳍部101中形成源漏掺杂层112的步骤包括：刻蚀所述第二栅极结构109两侧的部分厚度的所述鳍部101形成凹槽(图中未示出)，采用选择性外延生长法在所述凹槽中外延生长外延层，在形成外延层后，形成露出所述外延层的光刻胶层，在所述外延层中掺杂离子，形成源漏掺杂层112。
在形成所述源漏掺杂层112后，对所述半导体结构进行清洗操作，为后续形成介质层(图中未示出)做准备。
本实施例中，所述半导体器件为PMOS(Positive Channel Metal OxideSemiconductor)。所述源漏掺杂层112的材料为掺杂硼的锗化硅。本实施例通过在所述锗化硅中掺杂硼离子，使硼离子取代晶格中硅原子的位置，掺入的硼离子越多，多子的浓度就越高，导电性能也就越强。
其他实施例中，所述半导体器件为NMOS(Negative channel Metal OxideSemiconductor)，所述源漏掺杂层的材料为掺杂磷的碳化硅。本实施例通过在所述碳化硅中掺杂磷离子，使磷离子取代晶格中硅原子的位置，掺入的磷离子越多，多子的浓度就越高，导电性能也就越强。
需要说明的是，在形成所述第一栅极结构108和第二栅极结构109后，在所述第二栅极结构109两侧的所述鳍部101中形成源漏掺杂层112前，在所述第一栅极结构108和第二栅极结构109侧壁上形成侧墙层113。
所述侧墙层113底部具有稳固的支撑，在后续去除所述第一栅极结构108和第二栅极结构109，形成第一金属栅极结构和第二金属栅极结构的过程中，所述侧墙层113不易发生倾斜或弯曲，使得形成的所述第一金属栅极结构不易发生倾斜或弯曲。
本实施例中，所述侧墙层113的材料为氮化硅，在其他实施例中，侧墙层还可以为氮氧化硅。
如图14所示，形成覆盖所述源漏掺杂层112的介质层(图未示)，所述介质层暴露所述第一栅极结构108和第二栅极结构109(如图12所示)；去除所述第一栅极结构108和第二栅极结构109，形成第一沟槽(图中未示出)和第二沟槽(图中未示出)；在形成所述第一沟槽和第二沟槽后，形成保形覆盖所述第一沟槽和第二沟槽的栅介质层(图中未示出)和位于所述栅介质层上的栅极层，其中，位于所述第一沟槽中的栅极层作为第一金属栅极结构114，在所述第二沟槽中的栅极层作为第二金属栅极结构109。
形成介质层的步骤包括：形成覆盖所述源漏掺杂层112和鳍部101的介质材料层(图中未示出)，以栅极掩膜层111为停止层对所述介质材料层进行平坦化处理形成介质层(图中未示出)。
本实施例中，所述栅介质层的材料为高K介质层，高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。所述高K介质层的材料为HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
本实施例中，所述第一金属栅极结构114和第二金属栅极结构109的材料为镁钨合金。其他实施例中，所述第一金属栅极结构和第二金属栅极结构的材料还可以为Al、Cu、Ag、Au、Pt、Ni和Ti中的一种或多种。
需要说明的是，形成所述介质层后，采用湿法刻蚀工艺去除所述栅极掩膜层111，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
本发明实施例，所述绝缘层106(如图9所示)填充满所述通槽105(如图7所示)，所述鳍部101与所述绝缘层106共同组成的形貌与形成通槽105前的鳍部101的形貌相同，形成在所述第一栅极结构108(如图13所示)侧壁上的侧墙层113(如图13所示)底部具有稳固的支撑，后续制程中去除所述第一栅极结构108，形成第一金属栅极结构114时，所述侧墙层113出现弯曲或倾斜的概率降低，使得形成的所述第一金属栅极结构114弯曲或倾斜的概率降低，所述第一金属栅极结构114与相邻的源漏掺杂层112发生电连接的概率降低，优化了半导体结构的电学性能。
相应的，本发明实施例还提供一种半导体结构。参考图15和图16，示出了本发明半导体结构一实施例的结构示意图。图16为图15在鳍部201上，沿鳍部201延伸方向的剖视图。
所述半导体结构包括：衬底200；鳍部201，分立于所述衬底200上；绝缘层206(如图8所示)，位于所述鳍部201中，在沿所述鳍部201延伸方向上，所述绝缘层206适于将所述鳍部201切断为两部分；第一栅极结构214，横跨所述绝缘层206，且所述第一栅极结构214覆盖所述绝缘层206的顶壁和侧壁；第二栅极结构215，横跨所述鳍部201，且所述第二栅极结构215覆盖所述鳍部201的部分顶壁和部分侧壁；源漏掺杂层212，位于所述第二栅极结构215两侧的所述鳍部201中。
本实施例中，所述鳍部201分立在所述衬底200上，所述鳍部201的材料与所述衬底200的材料相同均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底200内还能够形成有元器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底200表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，沿所述鳍部201延伸方向，所述绝缘层206的宽度不宜太大也不宜太小，若所述绝缘层206的宽度太大，会占用过多的空间，不利于缩小半导体结构的尺寸；若所述绝缘层206的宽度太小，不利于起到器件隔离的作用。相应的，所述绝缘层206的宽度为10纳米至30纳米。
本实施例中，所述绝缘层206的材料为氧化硅。其他实施例中，所述绝缘层的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述半导体结构还包括：侧墙层213，位于所述第一栅极结构214和第二栅极结构215侧壁上。
本实施例中，所述侧墙层213的材料为氮化硅。在其他实施例中，侧墙层还可以为氮氧化硅。
本实施例中，所述源漏掺杂层212位于凹槽(图中未示出)中，所述源漏掺杂层212为掺杂有离子的外延层。
所述半导体器件为PMOS(Positive Channel Metal Oxide Semiconductor)。所述源漏掺杂层212的材料为掺杂硼的锗化硅。本实施例通过在所述锗化硅中掺杂硼离子，使硼离子取代晶格中硅原子的位置，掺入的硼离子越多，多子的浓度就越高，导电性能也就越强。
其他实施例中，所述半导体器件为NMOS(Negative channel Metal OxideSemiconductor)，所述源漏掺杂层的材料为掺杂磷的碳化硅。本实施例通过在所述碳化硅中掺杂磷离子，使磷离子取代晶格中硅原子的位置，掺入的磷离子越多，多子的浓度就越高，导电性能也就越强。
隔离结构207位于所述鳍部201露出的所述衬底200上。所述隔离结构207用于隔离相邻鳍部201。
本实施例中，所述隔离结构207的材料为氧化硅。其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述第一栅极结构214和第二栅极结构215为金属栅极结构，所述第一栅极结构214和第二栅极结构215的材料为镁钨合金。其他实施例中，所述第一栅极结构和第二栅极结构的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
另一些实施例中，所述第一栅极结构和第二栅极结构还可以为多晶硅栅极结构。
本实施例中，在所述第二栅极结构215与侧墙层213以及鳍部201顶壁之间形成有栅介质层(图中未示出)。所述栅介质层用于实现所述第二栅极结构215与所述沟道之间的电隔离。所述栅介质层的材料为高K介质层，高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。所述高K介质层的材料为HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
其他实施例中，当所述第二栅极结构为多晶硅栅极结构时，所述栅介质层的材料为氧化硅或者氮氧化硅。
本发明实施例中，所述绝缘层206位于所述鳍部201中，在沿所述鳍部201延伸方向上，所述绝缘层206适于将所述鳍部201切断为两部分。所述绝缘层206位于所述鳍部201中，使得所述鳍部201与绝缘层206共同组成的形貌与完整的鳍部201的形貌相同，使得所述第一栅极结构214侧壁上的侧墙层213底部具有稳固的支撑，所述第一栅极结构214出现弯曲或倾斜的概率降低，进而所述第一栅极结构214与相邻的源漏掺杂层212发生电连接的概率降低，优化了半导体结构的电学性能。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底和凸立于所述衬底上分立的鳍部；
对所述鳍部进行切断处理，形成通槽，所述通槽底面与所述衬底表面齐平，或者低于所述衬底表面；
形成填充满所述通槽的绝缘层，所述鳍部与所述绝缘层共同组成的形貌与形成通槽前的鳍部的形貌相同；
形成横跨所述绝缘层的第一栅极结构，所述第一栅极结构覆盖所述绝缘层的顶壁和侧壁；
形成横跨所述鳍部的第二栅极结构，所述第二栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；
在所述第二栅极结构两侧的所述鳍部中形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成通槽的步骤中，沿所述鳍部延伸方向，所述通槽的开口宽度为10纳米至30纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成通槽的步骤包括：
在所述鳍部露出的所述衬底上形成掩膜层，所述掩膜层的表面高于所述鳍部的顶壁，所述掩膜层露出待切断区域的所述鳍部；
采用湿法刻蚀工艺去除待切断区域的所述鳍部，形成通槽；
形成所述通槽后，去除所述掩膜层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述掩膜层包括底部抗反射涂层以及位于所述底部抗反射涂层表面的光刻胶层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，去除所述掩膜层露出的所述鳍部，形成通槽的步骤还包括：
在形成所述掩膜层后、形成所述通槽之前，在所述掩膜层露出的所述鳍部内掺杂离子，使得所述切断处理对掺杂处理的所述鳍部的刻蚀速率大于对未掺杂处理的所述鳍部的刻蚀速率。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，通过离子注入的方式在所述掩膜层露出的所述鳍部内掺杂离子。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述掺杂离子的工艺参数包括：注入能量为5Kev至10Kev，锗离子的注入剂量为5.0E13原子每平方厘米至4.0E14原子每平方厘米，注入方向与所述鳍部侧壁的夹角为30度至60度。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，
所述鳍部的材料为硅，在所述掩膜层露出的所述鳍部上掺杂的离子为锗离子，形成锗化硅；
所述湿法刻蚀工艺采用的刻蚀溶液为氯化氢溶液。
9.如权利要求5所述的半导体结构的形成方法，其特征在于，
所述鳍部的材料为硅，在所述掩膜层露出的所述鳍部上掺杂的离子为氧离子，形成氧化硅；
所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
10.如权利要求5所述的半导体结构的形成方法，其特征在于，
在所述掩膜层露出的所述鳍部内掺杂离子后，采用湿法刻蚀工艺去除待切断区域的所述鳍部，形成通槽前，对所述掩膜层露出的所述鳍部掺杂氩离子。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括位于所述鳍部上的鳍部掩膜层，在所述通槽中形成绝缘层的步骤包括：
形成覆盖所述鳍部的绝缘材料层，所述绝缘材料层填充满所述通槽，且覆盖所述鳍部掩膜层；
对所述绝缘材料层进行平坦化处理；
以所述鳍部掩膜层为掩膜回刻蚀所述绝缘材料层，位于所述鳍部掩膜层正下方的绝缘材料层作为所述绝缘层；
形成所述绝缘层后，去除所述鳍部掩膜层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，以所述鳍部掩膜层为掩膜回刻蚀所述绝缘材料层，形成所述绝缘层的步骤中，回刻蚀去除部分厚度的绝缘材料层，保留的绝缘材料层作为隔离结构。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，采用流动式化学气相沉积工艺形成所述绝缘材料层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述绝缘层的材料为氧化硅、氮化硅或氮氧化硅。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅极结构和第二栅极结构在同一步骤中形成；
形成所述第一栅极结构和第二栅极结构的步骤包括：形成覆盖所述鳍部的栅极材料层，在所述栅极材料层上形成栅极掩膜层，以所述栅极掩膜层为掩膜，刻蚀所述栅极材料层，形成第一栅极结构和第二栅极结构。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括：形成在所述鳍部上的缓冲层和位于所述缓冲层上的鳍部掩膜层。
17.一种半导体结构，其特征在于，包括：
衬底；
鳍部，分立于所述衬底上；
绝缘层，位于所述鳍部中，在沿所述鳍部延伸方向上，所述绝缘层适于将所述鳍部切断为两部分，所述鳍部与绝缘层共同组成的形貌与完整的鳍部的形貌相同；
第一栅极结构，横跨所述绝缘层，且所述第一栅极结构覆盖所述绝缘层的顶壁和侧壁；
第二栅极结构，横跨所述鳍部，且所述第二栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；
源漏掺杂层，位于所述第二栅极结构两侧的所述鳍部中。
18.如权利要求17所述的半导体结构，其特征在于，沿所述鳍部延伸方向，所述绝缘层的宽度为10纳米至30纳米。
19.如权利要求17所述的半导体结构，其特征在于，所述绝缘层的材料为氧化硅、氮化硅或氮氧化硅。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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