CN114068330A - 一种半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供衬底，在部分所述衬底上形成栅极层，对所述栅极层的侧壁进行改性处理，在所述栅极层的侧壁形成改性区，所述改性区底部尺寸大于顶部尺寸，刻蚀所述改性区。所述方法使栅极层的侧壁与衬底更接近于垂直，提高了半导体器件性能的可靠性。

Description

一种半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体结构的形成方法。
背景技术
在现有的半导体领域中，鳍式场效应晶体管(FinFET)是一种新兴的多栅器件，与平面式的金属-氧化物半导体场效应晶体管(MOSFET)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。
随着半导体技术的不断发展，集成电路持续“按比例缩小”。当半导体器件的尺寸降到纳米级别时，尤其对鳍式场效应晶体管，其对栅极的控制能力与其物理尺寸有非常紧密的关系。鳍式场效应晶体管的小几何尺寸和三维立体结构使其因工艺变化带来的器件影响也越来越严重，亟需新的方法来优化。现有技术中鳍式场效应管结构的形成方法有待提高。
发明内容
本发明提供一种半导体结构及其形成方法，以改善半导体结构性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供衬底，在部分所述衬底上形成栅极层，对所述栅极层的侧壁进行改性处理，在所述栅极层的侧壁形成改性区，所述改性区底部尺寸大于顶部尺寸，刻蚀所述改性区。
可选的，在垂直于所述栅极层的延伸方向上，所述栅极层的截面图形底部尺寸大于顶部尺寸。
可选的，所述改性处理的方法包括无定型化处理。
可选的，所述改性处理的方法包括：对所述栅极层的侧壁进行离子注入。
可选的，所述改性处理的方法还包括：对所述离子注入后，进行退火处理。
可选的，所述离子注入工艺的参数包括：注入离子包括N离子、B离子、BF2+离子和C离子中的一种或多种组合，注入能量为5KeV至15KeV，注入方向与所述基底法线方向之间的夹角为0度～15度，注入剂量为5E15～5E16/sccm，且所述注入方向垂直于栅极延伸方向。
可选的，所述离子注入包括：第一离子注入和第二离子注入，所述第一离子注入方向垂直于基底，所述第二离子注入方向与所述基底法线方向之间的夹角为0度～15度，且所述注入方向垂直于栅极延伸方向。
可选的，刻蚀所述改性区工艺包括第一干法刻蚀和第二干法刻蚀，所述第二干法刻蚀的速率小于第一干法刻蚀的速率。
可选的，所述的半导体结构的形成方法还包括：刻蚀所述改性区使所述栅极侧壁与所述衬底夹角范围为85度～95度，形成第二改性区。
可选的，对所述第二改性区进行氮化处理。
相应的，本发明的技术方案还提供一种半导体结构，包括：衬底；覆盖部分所述衬底上的栅极层；所述栅极层的侧壁具有改性区，且所述改性区底部尺寸大于顶部尺寸。
可选的，所述改性区的材料为无定型态材料。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案中的半导体结构的形成方法，对所述栅极层的侧壁进行改性处理，在所述栅极层的侧壁形成改性区，所述改性区底部尺寸大于顶部尺寸，刻蚀所述改性区。通过改性处理，所述改性区底部处于松散的状态，所述松散区域在后续刻蚀中很容易被去除。所述改性区被去除或者部分去除后，使得所述栅极层的侧壁与衬底表面接近于垂直。在鳍式场效应管工艺中，所述栅极层为伪栅极，最终会被金属材料替代，所述栅极层的形貌决定最终器件栅极结构的形貌。通过本发明的技术方案，使所述栅极层的侧壁与衬底表面更接近于垂直，在后续的晶体管工艺中，所形成的栅极结构中不会残余与其电性能不同的伪栅极的材料，且所述栅极结构的侧壁与衬底接近于垂直，提高了半导体器件性能的可靠性。
进一步，对所述栅极层的侧壁进行离子注入。所述离子注入的注入角度为0度～15度，所述注入角度为注入方向与所述基底法线方向之间的夹角，且所述注入方向垂直于栅极延伸方向。小角度的离子注入使改性区主要集中在栅极侧壁的底部，而对栅极侧壁影响较小，在改善栅极侧壁与衬底垂直度的同时，不影响半导体器件的性能。
进一步，刻蚀所述改性区使所述栅极侧壁与所述衬底接近于垂直，并形成第二改性区，对所述第二改性区进行氮化处理。所述氮化处理使栅极侧壁表面形成很薄的介质层，所述介质层在后续金属栅极形成后，起到栅极介质层的作用，有效地改善栅极漏电流及其引起的功耗，使半导体器件的可靠性得到改善。
本发明技术方案的半导体结构中，所述栅极层的侧壁具有第二改性区，所述第二改性区可以有效地改善栅极漏电流及其引起的功耗，提高半导体器件性能的可靠性。
附图说明
图1至图2是一种半导体结构形成过程的剖面示意图；
图3至图13为本发明实施例半导体结构形成过程的剖面示意图。
具体实施方式
如背景技术所述，现有技术中鳍式场效应管结构的形成方法有待提高。
图1至图2是一种半导体结构形成过程的剖面示意图。
请参考图1，在衬底上100形成栅极材料层101，在所述栅极材料层上沉积硬掩膜层102，在所述硬掩膜层上沉积光刻胶层103。
请参考图2，以光刻胶层103为掩膜刻蚀硬掩膜层102，形成掩膜图案；以所述硬掩膜图案为掩膜刻蚀栅极材料层101，在衬底100上形成栅极层104。
上述方法中，所述栅极层的形状由多种因素决定，如刻蚀终点的控制、衬底表面的平整度，掩膜图案侧壁的平整度等，通常所述栅极层104会形成图2所示的形貌，即所述栅极104的底部大于顶部，且经过刻蚀之后，栅极材料层101的材料容易残留于衬底表面，并在栅极层104的底部形成如图2所示足部(footing)A。所述足部A使得栅极底部在垂直于所述栅极层的延伸方向上的尺寸大于设计长度值，结果导致器件工作速度缓慢，严重时甚至基本不能工作。
所述栅极层104用于作为鳍式场效应管的伪栅极(dummy gate)，而所述栅极层104最终会被金属材料替代而形成金属栅极，所述伪栅极的形貌最终决定金属栅极的形貌。由于所述足部A的对应区域在后续工艺中因不易被金属材料填充，或足部A的材料残留，容易导致所形成的鳍式场效应管器件的可靠性较差。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底，在所述衬底上形成栅极结构，对所述栅极结构的侧壁进行改性处理，在所述栅极结构的侧壁形成改性区，所述改性区底部尺寸大于顶部尺寸，刻蚀所述改性区。通过所述方法使鳍式场效应管的伪栅极底部的足部被去除，使伪栅极侧壁与衬底表面接近于垂直，在后续的鳍式场效应管生产工艺中，易于金属材料的填充，从而使半导体器件性的可靠性得到改善。
为使本发明的上述目的、特性和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图13为本发明实施例半导体结构形成过程的剖面示意图。
请参考图3，提供衬底200。
本实施例中，所述衬底200包括：基底201、以及位于所述基底表面的鳍部202。所述衬底200上还具有覆盖所述鳍部202的隔离结构(图中未标出)，所述隔离结构的顶部表面低于所述鳍部202的顶部表面，且覆盖鳍部202的部分侧壁。所述隔离结构用于实现半导体不同器件之间的电绝缘。其他实施例中，所述衬底为平面基底。
所述基底201和所述鳍部202的材料包括单晶硅。所述隔离结构的材料包括氧化硅。
在本实施例中，后续形成栅极层，所述栅极层覆盖部分所述鳍部202的顶部表面和侧壁，并横跨所述鳍部202，位于所述鳍部202的部分顶部表面和部分侧壁表面。具体请参考图4至图5。
请参考图4，在所述衬底200上形成栅极材料层203；在部分所述栅极材料层表面形成图形化层204。
所述栅极材料层203的材料包括多晶硅。在其他实施例中，所述初始栅极材料层包括氮化硅、碳化硅、无定型硅、多晶硅或单晶硅等。
所述图形化层204形成方法，包括：在所述栅极材料层203表面形成硬掩膜层，在部分所述硬掩模层表面形成光刻胶层；以所述光刻胶层为掩膜刻蚀硬掩膜层，形成图形化层。所述图形化层的材料包括氧化硅。
请参考图5，以所述图形化层204(如图4所示)为掩膜，刻蚀所述栅极材料层203，直至暴露出所述衬底200表面为止，形成所述栅极层205。
在其他实施例中，所述栅极材料层不仅能够形成于所述鳍部顶部表面和侧壁，还可以形成于平面衬底表面。
在本实施例中，所述栅极层205用于作为伪栅极。所述栅极层205用于为后续形成的栅极结构占据空间位置。
所述栅极层205的材料为多晶硅。在其他实施例中，所述栅极层的材料包括氮化硅或碳化硅。
所述栅极层205的宽度范围为7纳米～14.5纳米。所述栅极层205的宽度指所述栅极层205沿器件沟道长度方向上的尺寸。
所述刻蚀工艺包括第一干法刻蚀和第二干法刻蚀，所述第二干法刻蚀的速率小于第一干法刻蚀的速率
所述刻蚀工艺的参数包括：刻蚀气体包括溴化氢(HBr)和氯气(Cl2)，刻蚀机的功率为100瓦至1000瓦，刻蚀腔体内的气压在2毫托至20毫托，溴化氢的流量在10sccm至500sccm，氯气的流量在10sccm至500sccm；调节所述刻蚀机的功率，所述溴化氢或所述氯气的流量，使所述第二干法刻蚀的刻蚀速度减小至第一干法刻蚀的一半。
所述栅极层205的形貌受到光刻工艺和刻蚀工艺的限制，所述栅极层205的侧壁难以与衬底表面垂直，使所述栅极层的底部尺寸大于顶部尺寸，在所述栅极层205侧壁底部形成足部B，所述足部B相对于所述栅极层205的侧壁顶部凸出。
本实施例中，后续对所述栅极层205的侧壁进行改性而形成改性区，去除位于所述足部B的部分改性区后，余下的改性区被进一步改性而被保留下来，但不影响器件性能。
请参考图6，对所述栅极层205的侧壁进行改性处理，在所述栅极层205的侧壁形成改性区206，所述改性区206底部尺寸大于顶部尺寸。
在本实施例中，所述改性处理包括无定型化处理。无定型材料晶格呈现无序状，故其相对晶体材料更松散，因此在后续的刻蚀工艺中更容易被去除。在其它实施例中，所述改性处理不限于无定型处理，还包括使改性区的材料形成相对于所述栅极层205的材料具有较大的刻蚀选择比的材料。所述改性方法，包括改变所述改性区物理性质，如形成多孔材料；所述改性方法，还包括改变所述改性区材料的化学性质，如形成氧化物、氮化物或碳化物。
本实施例中，所述改性区206的材料为无定型硅。
所述改性区206位于所述栅极层205的侧壁及底部，所述改性区206顶部低于所述栅极层205侧壁，所述改性区的底部尺寸取决于所述栅极层205侧壁足部B的尺寸。
所述改性处理的方法包括：对所述栅极层205的侧壁进行离子注入。
本实施例中，所述离子注入工艺的参数包括：注入能量为5KeV至15KeV，注入角度为0度～15度，注入剂量为5E15～5E16/sccm，所述注入角度为注入方向与所述基底法线方向之间的夹角，且所述注入方向平行于栅极延伸方向。所述栅极延伸方向，指垂直于器件沟道的长度方向，后续会在所述栅极层205两侧形成开口，在所述开口形成源漏区，所述源漏区中间的区域为器件沟道。
由于离子注入过程中不可避免地会注入到所述栅极层205侧壁表面和衬底200表面，所述N离子注入过程中，少量的N离子注入到所述栅极层205侧壁表面和200衬底表面，在所述栅极层205侧壁表面和所述衬底200表面形成稳定的Si-N键界面，不会造成较大的界面损伤，同时在栅极侧壁表面和衬底硅表面形成稳定的界面态，使半导体器件的可靠性得到改善。在其他实施例中，所述离子的材料包括:N离子、B离子、BF2+离子和C离子中的一种或多种组合。所述离子材料与硅晶体晶格原子发生碰撞时产生的缺陷较小，故对其器件性能的影响较小。
在所述离子注入工艺中，离子的能量为5KeV至15KeV。由于离子注入的能量很高，使晶体材料造成严重损伤而形成无定型结构。
由于离子注入对材料损伤影响较大，故而采用0度～15度小角度离子注入。小角度的离子注入，使多数离子注入范围仅限于所述栅极侧壁底部的足部，而对其他区域的影响较小。
在本实施例中，注入离子包括第一注入离子207和第二注入离子208，第一注入离子207为0度角注入，第二注入离子208为0度～15度角注入。所述注入角度为注入方向与所述基底法线方向之间的夹角，且所述注入方向平行于栅极延伸方向。在其他实施例中，所述第二注入离子为3度，4度，5度，6度角注入。在其他实施例中，注入离子的注入方向可以为一个或者多个，注入方向的角度为0度～15度。所述角度指注入方向与所述基底法线方向之间的夹角，且所述注入方向平行于栅极延伸方向。多个方向的离子注入使改性区无定型化更充分。
所述第一注入离子207采用0度角注入，其原因是：0度角注入使离子垂注入到所述足部B区域，而避免离子被注入到所述栅极层205侧壁表面。
所述第二注入离子208采用0度～15度角注入，其原因是：所述足部B在垂直于衬底方向上具有一定厚度，0度～15度角具有很小的倾角，使足部B在垂直方向上的材料更充分的无定型化。
在其他实施例中，所述改性处理还包括：对所述栅极层205的侧壁进行离子注入后，对器件进行退火处理。所述退火处理主要用于修复离子注入时对所述栅极层205侧壁和所述衬底200表面造成的损伤。
所述退火处理工艺包括：氮化后退火工艺(Post Nitridation Anneal，PNA)和原位水汽生成工艺(In-Situ Steam Generation，ISSG)。氮化后退火工艺用于离子注入时产生的修复晶格损伤，并在栅极层侧壁和衬底表面形成稳定的Si-N键界面。采用原位水汽生成工艺使所述栅极层和所述衬底氧化，修复离子注入时对所述栅极层和所述衬底产生的损伤。
请参考图7，刻蚀所述改性区206，形成第二改性区209；对所述第二改性区209进行氮化处理。
刻蚀所述改性区206的工艺为干法刻蚀工艺。干法刻蚀可以实现各项异性刻蚀，使所述足部B(如图6所示)被刻蚀掉，而对栅极侧壁的影响较小。
在本实施例中，刻蚀所述改性区206的方法包括：检测所述足部B，获取足部信息(如位置及尺寸信息)；根据所述足部信息刻蚀所述足部B直到所述足部被完全刻蚀去除。
在另一实施例中，通过控制刻蚀所述足部B的刻蚀时间和刻蚀速率，使所述足部B被刻蚀去除。
所述第二改性区209位于所述栅极层205的侧壁，其表面与所述衬底200垂直。
所述氮化处理工艺包括原位水汽生成工艺(ISSG)。所述氮化处理使所述第二改性区209进一步改性成为介质材料，所述第二改性区209在后续器件金属栅极形成后，有效地改善栅极漏电流及其引起的功耗，提高半导体器件性能的可靠性。
本实施例中，所述改性区206被刻蚀形成第二改性区207，即部分改性区被保留。在其它实施例中，所述改性区206被完全刻蚀去除。
请参考图8，在所述栅极层205的侧壁表面形成侧墙210。
所述侧墙210用于定义后续源漏区的位置。在本实施例中，所述侧墙210的材料为氧化硅和氮化硅。其他实施例中，所述侧墙包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。
所述侧墙210形成方法包括：在所述衬底200、所述栅极层205侧壁和所述栅极层205表面沉积侧墙材料，刻蚀露出所述栅极203层表面和所述衬底200表面，在所述栅极层205侧壁形成侧墙210。
请参考图9，在所述栅极层205和侧墙210两侧的衬底内形成开口211。
所述开口211形成工艺包括：以侧墙210为掩膜，刻蚀所述衬底200，形成所述开口211。
所述刻蚀工艺为干法刻蚀工艺和湿法刻蚀中的一者或两者。
请参考图10，在所述开口211(如图9所示)内形成源漏区212。
所述源漏区212的形成工艺为外延生长工艺。
所述源漏区212内具有掺杂离子，所述掺杂离子的类型和所述源漏区212的材料与晶体管类型有关。在本实施例中，所述源漏区212的材料包括碳化硅或磷化硅，所述掺杂离子为N型离子。在其他实施例中，所述源漏区的材料包括硅锗，所述源漏区内具有掺杂离子，所述掺杂离子为P型离子。
请参考图11，在所述衬底200、所述源漏区212和所述侧墙210表面形成层间介质层213。
所述层间介质层213用于后续器件制造工艺中隔离金属互连线与器件，降低金属与衬底之间的寄生电容，改善金属横跨不同的区域而形成寄生的场效应晶体管。
所述层间介质层213的材料包括氧化硅。
所述层间介质层213的形成方法包括：采用化学气相沉积工艺在所述衬底200表面、所述源漏区212表面和所述栅极层205表面形成介质材料层；采用化学机械研磨工艺平坦化所述介质材料层，直至暴露出所述栅极层205的顶部表面。
本实施例中，在形成层间介质层213前，在所述源漏区212和所述侧墙表面还形成接触刻蚀停止层214，所述接触刻蚀停止层214位于所述源漏区212和所述侧墙，与所述层间介质层213之间。所述接触刻蚀停止层的材料为氧化硅。所述接触刻蚀停止层的形成工艺为淀积工艺。其他实施例中，所述接触刻蚀停止层的材料包括氮化硅。
请参考图12，去除所述栅极层205，在所述层间介质层213内形成沟槽215。
在本实施例中，所述沟槽215底部露出所述硅衬底200，侧壁露出第二改性区209。所述沟槽215内后续将被填充金属材料，形成器件真正的栅极。
去除所述栅极层205的工艺包括：干法刻蚀和湿法刻蚀中的一者或两者组合。
在本实施例中，去除所述栅极层205的工艺为湿法刻蚀工艺。
所述湿法刻蚀工艺采用的溶液包括四甲基氢氧化铵或氢氧化钾溶液，从而，在去除所述栅极层205的刻蚀过程中，能够使栅极层205相对于第二改性区209和衬底200具有较大的刻蚀选择比。
请参考图13，在所述沟槽215(如图12所示)内形成栅极结构214。
由于所述栅极层205(如图6所示)的足部B被去除，所述沟槽215侧壁与所述沟槽215的底部夹角范围为85度～95度，相对于足部B被去除前具有明显大的夹角，因此更容易在所述沟槽215内填充材料而形成栅极结构214。所述栅极结构214为器件真正的栅极。
所述栅极结构214包括：位于沟槽215表面的栅介质层216以及位于所述栅介质层216上的栅电极层217。
所述栅介质层216的形成工艺为原子层淀积工艺。
所述栅介质层216的材料包括高K介质材料。所述高K(即：介电常数K≧3.9)介质层可显著减少栅介质层的量子隧穿效应，从而有效地改善栅极漏电流及其引起的功耗。本实施例中，所述高K介质材料为氧化铪。其他实施例中，所述栅介质层的材料还包括氮化硅层，所述氮化硅层形成工艺包括原位水汽生成工艺。所述氮化硅层在高K介质层和沟槽表面之间，目的是改善高K介质材料和衬底硅的界面态。
所述栅电极层217的材料为金属。
所述栅电极层217形成工艺为原子层沉积工艺。所述原子层沉积工艺具有很好的台阶覆盖率，使所述沟槽215得到很好的填充。
相应的，本发明实施例还提供一种半导体结构，请继续参考图6，包括：衬底200；位于部分所述衬底上的栅极层205，所述栅极层205侧壁表面具有改性区206，所述改性区底部尺寸大于顶部尺寸。
在本实施例中，所述栅极层205的材料为多晶硅；所述改性区206的材料为无定型态材料，例如无定型硅。
虽然本发明披露如上，但本发明并非限定与此。任何本领域技术人员，中不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在部分所述衬底上形成栅极层；
对所述栅极层的侧壁进行改性处理，在所述栅极层的侧壁形成改性区，所述改性区底部尺寸大于顶部尺寸；
刻蚀所述改性区。
2.如权利要求1所述的半导体结构形成方法，其特征在于，在垂直于所述栅极层的延伸方向上，所述栅极层的截面图形底部尺寸大于顶部尺寸。
3.如权利要求1所述的半导体结构形成方法，其特征在于，所述改性处理的方法包括无定型化处理。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述改性处理的方法包括：对所述栅极层的侧壁进行离子注入。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述改性处理的方法还包括：所述离子注入后，进行退火处理。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的参数包括：注入离子包括N离子、B离子、BF2+离子和C离子中的一种或多种组合，注入能量为5KeV至15KeV，注入方向与所述基底法线方向之间的夹角为0度～15度，注入剂量为5E15～5E16/sccm，且所述注入方向垂直于栅极延伸方向。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，所述离子注入包括：第一离子注入和第二离子注入，所述第一离子注入方向垂直于基底，所述第二离子注入方向与所述基底法线方向之间的夹角为0度～15度，且所述注入方向垂直于栅极延伸方向。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述改性区工艺包括第一干法刻蚀和第二干法刻蚀，所述第二干法刻蚀的速率小于第一干法刻蚀的速率。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：刻蚀所述改性区使所述栅极侧壁与所述衬底夹角范围为85度～95度，形成第二改性区。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，对所述第二改性区进行氮化处理。
11.一种半导体结构，其特征在于，包括：
衬底；
覆盖部分所述衬底上的栅极层；
所述栅极层的侧壁具有改性区，所述改性区底部尺寸大于顶部尺寸。
12.如权利要求11所述的半导体结构，其特征在于，所述改性区的材料为无定型态材料。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105470295A (zh) * 2014-09-09 2016-04-06 联华电子股份有限公司 鳍状结构及其制造方法
CN105990140A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN110970307A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN111261517A (zh) * 2018-12-03 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105470295A (zh) * 2014-09-09 2016-04-06 联华电子股份有限公司 鳍状结构及其制造方法
CN105990140A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN110970307A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN111261517A (zh) * 2018-12-03 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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