CN104064469A - 半导体器件制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件制造方法，包括：在衬底上形形成具有不同宽度的多个硬掩模层图形；对衬底注入掺杂剂并退退火，在衬底中形成埋氧层；以硬掩模层图形为掩模，刻蚀衬底底形成不同宽度的多个鳍片；去除硬掩模层图形。依照本发明的的半导体器件制造方法，通过多次沉积/刻蚀不同材料层形成不同同宽度和/或高度的硬掩模，对掩模下方注入氧离子形成埋氧层并并刻蚀衬底，从而简便、高效控制了FinFET中Fin的形貌，并提高高了绝缘隔离效果。
Description
技术领域
本发明涉及半导体集成电路制造领域，更具体地，涉及一种能简便有效控制鳍片场效应晶体管（FinFET）中鳍片（Fin）宽度和高度的半导体器件制造方法。
背景技术
在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate）是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应（SCE）以及漏致感应势垒降低（DIBL）效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度（EOT）的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。
现有的FinFET结构以及制造方法包括：1）SOI衬底的FinFET，利用光刻胶等掩模刻蚀SOI衬底，自动停止在埋氧层上，剩余的顶部硅层形成鳍片，而由于埋氧层能良好地绝缘隔离相邻的鳍片，因此无需额外的工艺步骤或者结构来隔离沟道；2）结隔离的体衬底FinFET，利用掩模刻蚀体硅衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积填充氧化物来侧向绝缘隔离相邻的鳍片，随后倾斜离子注入高剂量掺杂剂，在鳍片底部形成与上部不同导电类型的注入掺杂区，利用PN结来隔离鳍片与衬底；3）基于材料来隔离的体衬底FinFET，利用掩模刻蚀体衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积氧化物以侧向隔离，在鳍片侧面形成氮化物等侧墙以提供保护，执行热氧化，使得未被侧墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧化层，利用得到的氧化层来隔离鳍片与衬底。
在上述这些结构以及方法中，SOI衬底的FinFET虽然结构和工艺简单，但是衬底材料成本高，不如体Si衬底易于用于大规模生产；体硅衬底上利用PN结隔离的FinFET利用注入结隔离，隔离效果受到注入剂量、深度的制约而效果较差，并且注入工艺难以控制，容易向沟道区引入额外的掺杂而影响器件导电性能；体硅衬底上利用横向选择氧化隔离的FinFET则工艺复杂成本高昂，热氧化温度高，沟道区容易引入额外应力和应变从而影响导电。此外，这些技术通常都是在形成硅鳍片的过程中制作，当FinFET采用后栅工艺制造时，假栅形成之前形成硅鳍片过程中制作的隔离结构，经历后续工艺时绝缘性能可能受损。另外，当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向（以下称为X-X’方向或者第二方向，也即栅极线条延伸的方向）上形成的，对于沿沟道方向（以下称为Y-Y’方向或者第一方向，也即鳍片线条延伸的方向）上鳍片之间以及与衬底的隔离则不够完善。
发明内容
有鉴于此，本发明的目的在于提供一种创新性的半导体器件制造方法，通过多次沉积/刻蚀不同材料层形成不同宽度和/或高度的硬掩模，对掩模下方注入氧离子形成埋氧层并刻蚀衬底，从而简便、高效控制了FinFET中Fin的形貌，并提高了绝缘隔离效果。
实现本发明的上述目的，是通过提供一种半导体器件制造方法，包括：在衬底上形成具有不同宽度的多个硬掩模层图形；对衬底注入掺杂剂并退火，在衬底中形成埋氧层；以硬掩模层图形为掩模，刻蚀衬底形成不同宽度的多个鳍片；去除硬掩模层图形。
其中，形成具有不同宽度的多个硬掩模层图形的步骤进一步包括：在衬底上形成多个第一硬掩模层图形，具有多个不同宽度的开口；在开口中侧壁上形成多个第二硬掩模层图形；在开口中填充第三硬掩模层；去除第一和第二硬掩模层图形，在衬底上留下第三硬掩模层构成的多个硬掩模层图形。
其中，第一硬掩模层图形的材料包括多晶硅、非晶硅、非晶锗、非晶碳及其组合。
其中，第二硬掩模层图形的材料包括氧化硅、氮氧化硅、高k材料及其组合。
其中，第三硬掩模层的材料包括氮化硅、氮氧化硅、类金刚石无定形碳、非晶碳、非晶锗及其组合。
其中，在开口中填充第三硬掩模层之后进一步包括：平坦化第三硬掩模层直至暴露第一硬掩模层图形。
其中，在衬底和第一硬掩模层图形之间还形成具有衬垫层。
其中，掺杂剂至少包括氧。
其中，注入能量为50～150KeV，注入剂量为1e17～5e18cm-2。
其中，在1000～1200摄氏度下执行退火30s～2min。
其中，通过调节第二硬掩模层图形的厚度来控制第三硬掩模层构成的多个硬掩模层图形的宽度。
依照本发明的半导体器件制造方法，通过多次沉积/刻蚀不同材料层形成不同宽度和/或高度的硬掩模，对掩模下方注入氧离子形成埋氧层并刻蚀衬底，从而简便、高效控制了FinFET中Fin的形貌，并提高了绝缘隔离效果。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图13为依照本发明的半导体器件制造方法各步骤的剖面示意图；以及
图14为依照本发明的半导体器件制造方法的示意性流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构和/或制造步骤。这些修饰除非特别说明并非暗示所修饰器件结构和/或制造步骤的空间、次序或层级关系。
参照图14以及图1～图9，在衬底上形成宽度和/或高度不同的多个硬掩模。
如图1所示，在衬底1上形成衬垫层2和第一硬掩模层3。提供衬底1，其可以是体Si、SOI、体Ge、GeOI、SiGe、GeSb，也可以是III-V族或者II-VI族化合物半导体衬底，例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造，衬底1优选地为体Si（诸如单晶硅晶片）或者SOI、SiGe等含硅材质。在本发明一个优选实施例中，衬底1为单晶Si，以利于与CMOS工艺集成。优选地，通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化等工艺，在衬底1上表面上形成衬垫层2，以在后续刻蚀过程中保护衬底表面降低缺陷密度（自然，衬垫层2可以缺失）。衬垫层2的材质例如是氧化硅、氮氧化硅。随后，在整个器件上沉积第一硬掩模层3，沉积方法包括但不限于LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等，其材质例如为多晶硅、非晶硅、非晶锗、非晶碳等，以便稍后便于通过高选择性干法/湿法刻蚀去除。
如图2所示，在第一硬掩模层3上形成光刻胶图形4。通过旋涂、喷涂、丝网印刷等方式，形成光刻胶层，并采用常规的光刻技术，例如i线光刻、UV光刻、电子束直写等，利用不同的掩模板对光刻胶层曝光，随后显影，在光刻胶层中留下了形态不同的光刻胶图形4。其中，光刻胶图形4至少具有不同形貌的多个开口4A和4B（两者均可为多个），第一开口4A的宽度要小于第二开口4B，以便稍后形成更为精细的鳍片线条。因此，可以采用电子束曝光来形成第一开口4A（其宽度例如5～20nm），采用UV或者i线光刻来形成第二开口4B（其宽度例如30～200nm）。
如图3所示，以光刻胶图形4为掩模，刻蚀第一硬掩模层3，停止在衬垫层2上（如果没有衬垫层2则暴露衬底1）。刻蚀方法优选各向异性的刻蚀，例如等离子体干法刻蚀、反应离子刻蚀，其刻蚀气体可以是碳氟基气体，例如CF4与O2的组合。此外，对于多晶硅、非晶硅材质的第一硬掩模层3，可以采用四甲基氢氧化铵（TMAH）来湿法腐蚀形成较为垂直的开口侧壁。刻蚀使得第一硬掩模层3具有多个第一开口3A和第二开口3B，对应于光刻胶层4的开口4A和4B。
如图4所示，去除光刻胶层4。可以采用氧等离子体灰化，或者氧化剂湿法腐蚀，来去除光刻胶层4，留下了暴露衬垫层2的第一硬掩模层3的第一开口3A和第二开口3B。
如图5所示，在第一硬掩模层3的多个第一开口3A和第二开口3B中形成第二硬掩模层5。例如通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化等工艺，在第一硬掩模层3上以及第一、第二开口3A/3B中形成第二硬掩模层5，用于缩减暴露的开口宽度/高度，从而控制未来鳍片的形貌。第二硬掩模层5厚度较薄，例如仅1～10nm，从而减小了开口3A/3B的宽度/高度。第二硬掩模层5材质例如是氧化硅、氮氧化硅、高k材料，并优选与衬垫层2材质相同。优选地，可以通过调整沉积工艺参数，使得在较宽的第二开口3B中（特别是底部）沉积较多，使得开口形貌进一步区分。
如图6所示，刻蚀第二硬掩模层5（以及衬垫层2），直至暴露并停止在衬底1上。优选采用各向异性的刻蚀，例如通过控制干法刻蚀工艺，调节碳氟基刻蚀气体的流量、组份，使得第二硬掩模层5/衬垫层2相对于衬底1具有较高的刻蚀选择比（例如大于5:1并优选10:1），刻蚀停止在衬底1上。刻蚀气体可以包括CF4、CH3F、CHF3、CH2F2等及其组合以及进一步包括O2、CO等氧化性气体以调节刻蚀速率。其中，值得注意的是，刻蚀仅去除了第一硬掩模层3上方的第二硬掩模层5以及衬底1上的衬垫层2，开口3A/3B侧壁上的第二硬掩模层5得以保留作为侧墙/间隔物，从而良好控制了未来第三硬掩模层的形貌、参数。例如，可以通过调节第二硬掩模层图形的厚度来控制稍后所示的第三硬掩模层构成的多个硬掩模层图形的宽度。
如图7所示，在整个器件上形成第三硬掩模层6，覆盖了暴露衬底1的开口3A/3B以及第一硬掩模层3和第二硬掩模层5的顶面、衬底1的顶面。形成第三硬掩模层6的方式例如是LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等并优选ALD，其材质例如是氮化硅、氮氧化硅（与材质选择为氮氧化硅的第二硬掩模层5的区别可在于含氮量更大，例如氮氧数目比大于2:1并优选5:1）、类金刚石无定形碳（DLC）、非晶碳、非晶锗等。事实上，只要第三硬掩模层6材质与第一、第二硬掩模层3、5均不同即可，以提高刻蚀选择性。
如图8所示，平坦化第三硬掩模层6，直至暴露并停止在第一硬掩模层3上。平坦化工艺例如化学机械抛光（CMP）或者回刻（etch-back）。此时，第三硬掩模层6仅留下在原来开口3A/3B中的垂直部分，构成了更为精细的鳍片掩模。
如图9所示，去除第一硬掩模层3、第二硬掩模层5以及衬垫层2，仅在衬底1上留下第三硬掩模层6。优选地，采用湿法腐蚀或者各向同性的干法腐蚀来选择性去除。例如，采用TMAH湿法腐蚀去除多晶硅、非晶硅材质的第一硬掩模层3，采用HF基腐蚀液去除氧化硅基材质的第二硬掩模层5和衬垫层2，或者调整碳氟基气体的配比使得对于氮化硅基材质的第三硬掩模层6刻蚀速率小而对于氧化硅基材质的第一和第二硬掩模层3、5刻蚀速率较大（例如选择更高或者更低碳氟比的气体）。图9中对应于原来开口3A/4A处的第三硬掩模层图形6A的宽度（例如1～15nm）要明显小于对应于原来开口3B/4B处的第三硬掩模层图形6B的宽度（例如25～100nm）。也即，第三硬掩模层6图形的宽度等于第一硬掩模层图形3的开口3A/3B的宽度与开口中第二硬掩模层图形5的厚度/宽度的差。具体地，如果开口3A（3B）宽度为W1A（W1B），第二硬掩模层图形5厚度/宽度为d，则第三硬掩模层图形6A/6B的宽度W2A（W2B）＝W1A（W1B）－2d。
此外，虽然图1～图9显示了多种材料形成了精细图形6A、粗线条6B的工艺，但是实际上也可以采用其他方式形成宽度/高度不同的线条。例如在衬底1上一次性沉积硬掩模层之后，分步采用不同光刻/刻蚀技术形成粗细不同的线条。图1～图9所示的优选实施例仅说明了本发明的最佳实施方式，其他方式也能完成本发明。
随后，参照图14以及图10、图11，以第三硬掩模层图形6A、6B为掩模，对衬底1进行离子注入，在衬底1中形成埋氧层7。
如图10所示，执行离子注入，掺杂剂至少包括氧（O），还可以进一步包括N、F、C等，注入能量优选50～150KeV，剂量优选1e17～5e18cm-2。注入的掺杂剂受到第三硬掩模层图形的阻挡，在一定厚度/深度内不会影响第三硬掩模层图形6A/6B正下方的衬底1，该区域未来将作为器件的沟道区、源漏区。然而，向下注入到一定深度之后，受到碰撞、散射的影响，掺杂剂离子会在预定深度之后略微横向扩散，形成成片的聚集区（如图虚线框所示）。
如图11所示，执行退火，例如在1000～1200摄氏度高温下退火30s～2min，使得掺杂剂聚集区的离子进一步扩散连成完整区域，并同时与衬底1中的硅元素（单晶Si、SOI、SiGe、SiC等含的Si）反应形成氧化硅的埋氧层7，增强了器件底部的隔离绝缘效果。埋氧层7深度（顶表面距离衬底表面的距离）受到注入能量的控制，厚度（层7自身上下表面之间距离）受到注入剂量以及退火温度的控制。
参照图14以及图12、图13，以第三硬掩模层图形6A/6B为掩模，刻蚀衬底1，直至暴露并停止在埋氧层7上，形成鳍片1F。
如图12所示，优选采用各向异性的刻蚀，例如TMAH腐蚀硅基材料的衬底1，或者采用等离子体干法刻蚀并选择碳氟基气体配比使得对于硅基材料的衬底1的刻蚀速率大于对于第三硬掩模层图形6A/6B以及埋氧层7的刻蚀速率（选择比大于5:1并优选10:1）。形成的鳍片1F根据其上方第三硬掩模层图形6A或者6B的宽度不同，鳍片1F的宽度也不同，由此通过一次刻蚀形成了精细线条与粗线条，提高了器件加工的效率。
如图13所示，去除第三硬掩模层图形6A/6B。可以采用不同碳氟比的等离子体干法刻蚀，或者采用热磷酸等湿法腐蚀液，去除了鳍片1F上的硬掩模图形。此时，鳍片1F的宽度等于第三硬掩模层图形6A/6B的宽度，可以通过对于第二硬掩模层5的厚度有选择控制从而控制最终鳍片1F的线宽（特征尺寸CD）。如此，可以采用传统工艺就能得到很小的CD，完成精细线条的加工，而无需沉浸式193光刻或者EUV、电子束光刻等复杂技术和设备，由此以较低成本实现了较高精度。
此后，可以以鳍片1F为基础，进行后续工艺。例如在与鳍片1F延伸方向也即第一方向（垂直纸面）垂直的第二方向上（平行于纸面上宽度方向）沉积并刻蚀形成栅极堆叠结构，对两侧鳍片进行源漏注入，最终形成FinFET。
依照本发明的半导体器件制造方法，通过多次沉积/刻蚀不同材料层形成不同宽度和/或高度的硬掩模，对掩模下方注入氧离子形成埋氧层并刻蚀衬底，从而简便、高效控制了FinFET中Fin的形貌，并提高了绝缘隔离效果。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (10)
1.一种半导体器件制造方法，包括：
在衬底上形成具有不同宽度的多个硬掩模层图形；
对衬底注入掺杂剂并退火，在衬底中形成埋氧层；
以硬掩模层图形为掩模，刻蚀衬底形成不同宽度的多个鳍片；
去除硬掩模层图形。
2.如权利要求1的半导体器件制造方法，其中，形成具有不同宽度的多个硬掩模层图形的步骤进一步包括：
在衬底上形成多个第一硬掩模层图形，具有多个不同宽度的开口；
在开口中侧壁上形成多个第二硬掩模层图形；
在开口中填充第三硬掩模层；
去除第一和第二硬掩模层图形，在衬底上留下第三硬掩模层构成的多个硬掩模层图形。
3.如权利要求2的半导体器件制造方法，其中，第一硬掩模层图形的材料包括多晶硅、非晶硅、非晶锗、非晶碳及其组合，第二硬掩模层图形的材料包括氧化硅、氮氧化硅、高k材料及其组合。
4.如权利要求2的半导体器件制造方法，其中，第三硬掩模层的材料包括氮化硅、氮氧化硅、类金刚石无定形碳、非晶碳、非晶锗及其组合。
5.如权利要求2的半导体器件制造方法，其中，在开口中填充第三硬掩模层之后进一步包括：平坦化第三硬掩模层直至暴露第一硬掩模层图形。
6.如权利要求2的半导体器件制造方法，其中，在衬底和第一硬掩模层图形之间还形成具有衬垫层。
7.如权利要求1的半导体器件制造方法，其中，掺杂剂至少包括氧。
8.如权利要求1的半导体器件制造方法，其中，注入能量为50～150KeV，注入剂量为1e17～5e18cm-2。
9.如权利要求1的半导体器件制造方法，其中，在1000～1200摄氏度下执行退火30s～2min。
10.如权利要求2的半导体器件制造方法，其中，通过调节第二硬掩模层图形的厚度来控制第三硬掩模层构成的多个硬掩模层图形的宽度。
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