CN113517188B - 采用多层掩模板的图形化工艺方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 48
- 238000000059 patterning Methods 0.000 title claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000000463 material Substances 0.000 claims description 20
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 description 5
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3088—Process specially adapted to improve the resolution of the mask
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
本发明公开了一种采用多层掩模板的图形化工艺方法，包括：步骤一、在基底层上形成图形化层和多层掩模板层，最低层掩模板层之上包括至少一层等同掩模板层，等同掩模板层无法和基底层实现刻蚀选择；步骤二、从最顶层掩模板层开始往下依次进行图形化刻蚀并将图形向下依次转移，在图形区域的最低层掩模板层刻穿之前将各等同掩模板层都去除，使最低层掩模板层完全去除时，最低层掩模板层顶部不再包括任何等同掩模板层；步骤三、对图形化层进行图形化刻蚀并停止在基底层上；步骤四、去除剩余的各层掩模板层。本发明能大幅度减少或完全消除图形化过程中对基底层的损伤。
Description
技术领域
本发明涉及一种半导体集成电路的制造方法，特别是涉及一种采用多层掩模板的图形化工艺方法。
背景技术
在集成电路制造开发过程中，为获得更加理想的关键尺寸(CD)或增加光刻的工艺窗口，常采用多层掩模板结构。同时为获得更好的CD控制及侧墙形貌，多层掩模板结构需要各层掩模板结构的材质有一定的区别，以增加刻蚀的选择比，但这同时也为掩模板的去除增加了难度，尤其是采用超薄基底时。
多层掩模板结构在图形化刻蚀结束后，需要将多层掩模板薄膜都去除，以满足进入后续工艺机台的污染问题。常用的方法是逐层刻蚀，在刻蚀最后一步时候通过过量刻蚀去除剩余的掩模板。此方法适用于掩模板下有可损耗层，或者底部结构可以接受损耗的结构，若需要与掩模板材质相似的基底不会被损伤，则该方法将面临挑战。
如图1A至图1D所示，是现有采用多层掩模板的图形化工艺方法的各步骤中的器件结构示意图；现有采用多层掩模板的图形化工艺方法包括如下步骤：
步骤一、如图1A所示，在基底层101上形成图形化层102，在所述图形化层102上形成多层掩模板层，各层所述掩模板层之间的材料保证能实现刻蚀选择，最底层掩模板层103的材料保证能实现对所述图形化层102和所述基底层101的刻蚀选择，所述最低层掩模板层之上包括至少一层等同掩模板层，所述等同掩模板层无法和所述基底层101实现刻蚀选择。
图1A中，仅显示了3层所述掩模板层，分别为：最底层掩模板层103，中间掩模板层104和最顶层掩模板层105。最顶层掩模板层105为光刻胶；中间掩模板层104为等同掩模板层，也即，中间掩模板层104的材料的刻蚀速率和所述基底层101的刻蚀速率的选择比不够大如相同或接近，使得对中间掩模板层104进行刻蚀时，如果所述基底层101的表面暴露则也会被刻蚀。
步骤二、从最顶层掩模板层105开始往下依次进行图形化刻蚀并将图形向下依次转移，所述最顶层掩模板层105以下各当前层掩模板层都以顶部的前一层掩模板层为掩膜进行图形化刻蚀。
如图1A所示，首先对所述最顶层掩模板层105进行图形化，所述最顶层掩模板层105能直接采用光刻工艺如光刻的曝光和显影工艺即可实现图形化。
之后，如图1B所示，以所述最顶层掩模板层105对所述中间掩模板层104进行图形化刻蚀并将所述中间掩模板层104刻穿。
之后，如图1B所示，以所述中间掩模板层104为掩膜对所述最底层掩模板层103进行图形化刻蚀并刻穿。
步骤三、如图1C所示，对所述图形化层102进行图形化刻蚀并停止在所述基底层101上。
步骤四、去除剩余的各层所述掩模板层。如图1D所示，其中，在去除所述中间掩模板层104的过程中，由于所述中间掩模板层104的是对所述基底层101的刻蚀选择比不大的同等掩模板层，故在刻蚀所述中间掩模板层104时，会对所述基底层101产生损伤，损伤如虚线圈106所示。
发明内容
本发明所要解决的技术问题是提供一种采用多层掩模板的图形化工艺方法，能大幅度减少或完全消除图形化过程中对基底层的损伤。
为解决上述技术问题，本发明提供的采用多层掩模板的图形化工艺方法包括如下步骤：
步骤一、在基底层上形成图形化层，在所述图形化层上形成多层掩模板层，各层所述掩模板层之间的材料保证能实现刻蚀选择，最底层掩模板层的材料保证能实现对所述图形化层和所述基底层的刻蚀选择，所述最低层掩模板层之上包括至少一层等同掩模板层，所述等同掩模板层无法和所述基底层实现刻蚀选择。
步骤二、从最顶层掩模板层开始往下依次进行图形化刻蚀并将图形向下依次转移，所述最顶层掩模板层以下各当前层掩模板层都以顶部的前一层掩模板层为掩膜进行图形化刻蚀，当所述当前层掩模板层为所述最低层掩模板层时，在图形区域的所述最低层掩模板层完全去除之前，将各所述等同掩模板层都去除，使得所述最低层掩模板层完全去除时，所述最低层掩模板层顶部不再包括任何所述等同掩模板层。
步骤三、对所述图形化层进行图形化刻蚀并停止在所述基底层上。
步骤四、去除剩余的各层所述掩模板层。
进一步的改进是，步骤二中，各所述等同掩模板层在下一层掩模板层未完全刻穿之前去除，包括如下分步骤：
令前一层掩模板层为一个所述等同掩模板层，在所述前一层掩模板层的图形化刻蚀完成后对当前层掩模板层进行部分厚度的刻蚀。
完全去除所述前一层掩模板层顶部的各层掩模板层以及将所述前一层掩模板层完全去除或减薄到能在所述当前层掩模板层的后续图形化刻蚀中被完全去除的厚度。
对所述当前层掩模板层进行后续的图形化刻蚀以将所述当前层掩模板层完全刻穿。
进一步的改进是，从顶部到底部，所述当前层掩模板层为任意一层时都采用如下分步骤：
在所述前一层掩模板层的图形化刻蚀完成后对当前层掩模板层进行部分厚度的刻蚀。
将所述前一层掩模板层完全去除或减薄到能在所述当前层掩模板层的后续图形化刻蚀中被完全去除的厚度。
对所述当前层掩模板层进行后续的图形化刻蚀以将所述当前层掩模板层完全刻穿。
进一步的改进是，最顶层掩模板层的材料采用光刻胶。
进一步的改进是，次顶层掩模板层到所述最低层掩模板层之间的各层所述掩模板层的材料包括：硅基抗反射涂层(Si-ARC)，底部抗反射涂层(BARC)，碳涂层(Spin-On-Carbon，SOC)，先进图形化薄膜(Advanced Patterning Film，APF)，氮化硅，氧化硅。
进一步的改进是，各层所述掩模板层的厚度为20nm～300nm。
进一步的改进是，所述基底层的材料包括：硅，碳涂层，氮化硅，氧化硅，铝，氮化钛，氧化铪，钨。
进一步的改进是，所述基底层的厚度为5nm以下。
进一步的改进是，所述最顶层掩模板层之下的所述掩模板层的层数为2层以上。
本发明通过在最低层掩模板层刻穿之前，去除所有的等同掩模板层，使得最低层掩模板层完全去除时最低层掩模板层顶部不再包括任何等同掩模板层，之后再对图形化层进行图形化刻蚀以及去除剩余的掩模板层，由于剩余的掩模板层中不再包括等同掩模板层，故在去除剩余的掩模板层的过程中能大幅度减少对基底层产生的损伤或者完全不产生损伤，所以能大幅度减少或完全消除图形化过程中对基底层的损伤。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1D是现有采用多层掩模板的图形化工艺方法的各步骤中的器件结构示意图；
图2是本发明实施例采用多层掩模板的图形化工艺方法的流程图；
图3A-图3E是本发明实施例采用多层掩模板的图形化工艺方法的各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例采用多层掩模板的图形化工艺方法的流程图；如图3A至图3E所示，是本发明实施例采用多层掩模板的图形化工艺方法的各步骤中的器件结构示意图；本发明实施例采用多层掩模板的图形化工艺方法包括如下步骤：
步骤一、如图3A所示，在基底层201上形成图形化层202，在所述图形化层202上形成多层掩模板层，各层所述掩模板层之间的材料保证能实现刻蚀选择，最底层掩模板层203的材料保证能实现对所述图形化层202和所述基底层201的刻蚀选择，所述最低层掩模板层之上包括至少一层等同掩模板层，所述等同掩模板层无法和所述基底层201实现刻蚀选择。
本发明实施例中，最顶层掩模板层205的材料采用光刻胶。
次顶层掩模板层到所述最低层掩模板层之间的各层所述掩模板层的材料包括：Si-ARC，BARC，SOC，APF，氮化硅，氧化硅。
各层所述掩模板层的厚度为20nm～300nm。
所述基底层201的材料包括：硅，碳涂层，氮化硅，氧化硅，铝，氮化钛，氧化铪，钨。
所述基底层201的厚度为5nm以下。
所述最顶层掩模板层205之下的所述掩模板层的层数为2层以上。
图3A中，仅显示了3层所述掩模板层，分别为：最底层掩模板层203，中间掩模板层204和最顶层掩模板层205。最顶层掩模板层205为光刻胶；中间掩模板层204为等同掩模板层，也即，中间掩模板层204的材料的刻蚀速率和所述基底层201的刻蚀速率的选择比不够大如相同或接近，使得对中间掩模板层204进行刻蚀时，如果所述基底层201的表面暴露则也会被刻蚀。
步骤二、从最顶层掩模板层205开始往下依次进行图形化刻蚀并将图形向下依次转移，所述最顶层掩模板层205以下各当前层掩模板层都以顶部的前一层掩模板层为掩膜进行图形化刻蚀，当所述当前层掩模板层为所述最低层掩模板层时，在图形区域的所述最低层掩模板层完全去除之前，将各所述等同掩模板层都去除，使得所述最低层掩模板层完全去除时，所述最低层掩模板层顶部不再包括任何所述等同掩模板层。
由于图3A中仅采用了3层所述掩模板层，先说明如下：
如图3A所示，首先对所述最顶层掩模板层205进行图形化，所述最顶层掩模板层205能直接采用光刻工艺如光刻的曝光和显影工艺即可实现图形化。
之后，如图3B所示，以所述最顶层掩模板层205对所述中间掩模板层204进行图形化刻蚀并将所述中间掩模板层204刻穿。
之后，如图3B所示，以所述中间掩模板层204为掩膜对所述最底层掩模板层203进行部分厚度的刻蚀即先不刻穿。
之后，如图3C所示，将所述中间掩模板层204完全去除或者减薄到能使所述中间掩模板层204在后续图形化刻蚀中被完全去除的厚度，图3C中显示了所述中间掩模板层还有部分剩余且剩余部分单独用标记204a标出。
在其他实施例中，如果有更多的掩模板层时，如在所述中间掩模板层204的顶部还有更多的中间掩模板层时，则依然能在所述最底层掩模板层203刻穿之前，先去除所有的同等掩模板层。
在其他实施例中也能采用如下方式在所述最底层掩模板层203刻穿之前去除所有的同等掩模板层：
第一种方式为，如果有多层所述同等掩模板层时，能在所述最底层掩模板层203刻蚀部分厚度之后进行各层所述同等掩模板层的去除工艺。也即将所有的所述同等掩模层的去除工艺放置在所述最底层掩模板层203刻蚀部分厚度之后进行，如果最底层的同等掩模层和所述最底层掩模板层203之间还具有不采用同等掩模层的中间掩膜层，则这些中间掩膜层可以保留，也可以继续去除。
第二种方式为，在最底层的所述同等掩模板层的下一层的所述掩模板层未完全刻穿之前去除各层所述同等掩模板层。第二种方式仅是在出现最底层的所述同等掩模板层时采用下一层掩模板层刻蚀部分后再去除所有同等掩模板层。如果最底层的所述同等掩模板层的下一层的所述掩模板层为所述最底层掩模板层，则第二种方式和第一种方式等同；如果最底层的所述同等掩模板层的下一层的所述掩模板层不是所述最底层掩模板层，则最底层的所述同等掩模板层去除之后，后续所述最底层掩模板层之上的各掩模板层可以去除也可以保留。
第三种方式为，在各层所述同等掩模板层的下一层掩模板层未完全刻穿之前去除对应的所述同等掩模板层，这时，包括如下分步骤：
令前一层掩模板层为一个所述等同掩模板层，在所述前一层掩模板层的图形化刻蚀完成后对当前层掩模板层进行部分厚度的刻蚀。
完全去除所述前一层掩模板层顶部的各层掩模板层以及将所述前一层掩模板层完全去除或减薄到能在所述当前层掩模板层的后续图形化刻蚀中被完全去除的厚度。
对所述当前层掩模板层进行后续的图形化刻蚀以将所述当前层掩模板层完全刻穿。第三种方式中，每出现一层同等掩模板层时，都在下一层进行部分刻蚀并去除顶部对应的同等掩模板层。
第四种方式为，也从顶部到底部，所述当前层掩模板层为任意一层时都采用如下分步骤：
在所述前一层掩模板层的图形化刻蚀完成后对当前层掩模板层进行部分厚度的刻蚀。
将所述前一层掩模板层完全去除或减薄到能在所述当前层掩模板层的后续图形化刻蚀中被完全去除的厚度。
对所述当前层掩模板层进行后续的图形化刻蚀以将所述当前层掩模板层完全刻穿。第四种方式中，不管前一层掩模板层是不是同等掩模板层，都对当前层掩模板层进行部分厚度的刻蚀并去除前一层掩模板层，由于前一层掩模板层无论是不是同等掩模板层都会被去除，也能保证同等掩模板层都被去除。
上述各种方式都能最终在所述最底层掩模板层203完全刻穿之前将所有的等同掩模板层都去除。
如图3D所示，所述最底层掩模板层203完全刻穿之后，图形会完全转移到所述最底层掩模板层203上并将所述图形化层202的表面暴露。
步骤三、如图3E所示，对所述图形化层202进行图形化刻蚀并停止在所述基底层201上。
步骤四、去除剩余的各层所述掩模板层，图3E中，剩余的所述掩模板层仅为所最底层掩模板层203，故仅需去除所述最底层掩模板层203即可。
本发明实施例通过在最低层掩模板层刻穿之前，去除所有的等同掩模板层，使得最低层掩模板层完全去除时最低层掩模板层顶部不再包括任何等同掩模板层，之后再对图形化层202进行图形化刻蚀以及去除剩余的掩模板层，由于剩余的掩模板层中不再包括等同掩模板层，故在去除剩余的掩模板层的过程中能大幅度减少对基底层201产生的损伤或者完全不产生损伤，所以能大幅度减少或完全消除图形化过程中对基底层201的损伤。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (8)
1.一种采用多层掩模板的图形化工艺方法，其特征在于，包括如下步骤：
步骤一、在基底层上形成图形化层，在所述图形化层上形成多层掩模板层，各层所述掩模板层之间的材料保证能实现刻蚀选择，最底层掩模板层的材料保证能实现对所述图形化层和所述基底层的刻蚀选择，所述最低层掩模板层之上包括至少一层等同掩模板层，所述等同掩模板层无法和所述基底层实现刻蚀选择；
所述基底层的厚度为5nm以下；
步骤二、从最顶层掩模板层开始往下依次进行图形化刻蚀并将图形向下依次转移，所述最顶层掩模板层以下各当前层掩模板层都以顶部的前一层掩模板层为掩膜进行图形化刻蚀，当所述当前层掩模板层为所述最低层掩模板层时，在图形区域的所述最低层掩模板层完全去除之前，将各所述等同掩模板层都去除，使得所述最低层掩模板层完全去除时，所述最低层掩模板层顶部不再包括任何所述等同掩模板层；
步骤三、对所述图形化层进行图形化刻蚀并停止在所述基底层上；
步骤四、去除剩余的各层所述掩模板层。
2.如权利要求1所述的采用多层掩模板的图形化工艺方法，其特征在于：步骤二中，各所述等同掩模板层在下一层掩模板层未完全刻穿之前去除，包括如下分步骤：
令前一层掩模板层为一个所述等同掩模板层，在所述前一层掩模板层的图形化刻蚀完成后对当前层掩模板层进行部分厚度的刻蚀；
完全去除所述前一层掩模板层顶部的各层掩模板层以及将所述前一层掩模板层完全去除或减薄到能在所述当前层掩模板层的后续图形化刻蚀中被完全去除的厚度；
对所述当前层掩模板层进行后续的图形化刻蚀以将所述当前层掩模板层完全刻穿。
3.如权利要求2所述的采用多层掩模板的图形化工艺方法，其特征在于：从顶部到底部，所述当前层掩模板层为任意一层时都采用如下分步骤：
在所述前一层掩模板层的图形化刻蚀完成后对当前层掩模板层进行部分厚度的刻蚀；
将所述前一层掩模板层完全去除或减薄到能在所述当前层掩模板层的后续图形化刻蚀中被完全去除的厚度；
对所述当前层掩模板层进行后续的图形化刻蚀以将所述当前层掩模板层完全刻穿。
4.如权利要求1-3所述的采用多层掩模板的图形化工艺方法，其特征在于：最顶层掩模板层的材料采用光刻胶。
5.如权利要求4所述的采用多层掩模板的图形化工艺方法，其特征在于：次顶层掩模板层到所述最低层掩模板层之间的各层所述掩模板层的材料包括：硅基抗反射涂层，底部抗反射涂层，碳涂层，先进图形化薄膜，氮化硅，氧化硅。
6.如权利要求5所述的采用多层掩模板的图形化工艺方法，其特征在于：各层所述掩模板层的厚度为20nm～300nm。
7.如权利要求5所述的采用多层掩模板的图形化工艺方法，其特征在于：所述基底层的材料包括：硅，碳涂层，氮化硅，氧化硅，铝，氮化钛，氧化铪，钨。
8.如权利要求4所述的采用多层掩模板的图形化工艺方法，其特征在于：所述最顶层掩模板层之下的所述掩模板层的层数为2层以上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113517188A CN113517188A (zh) | 2021-10-19 |
| CN113517188B true CN113517188B (zh) | 2024-04-26 |
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Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113517188B (zh) |
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| CN113517188A (zh) | 2021-10-19 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |