JP2010141199A - 多層マスクの除去方法および半導体装置の製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 100
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 238000001312 dry etching Methods 0.000 claims abstract description 65
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 56
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 56
- 239000010703 silicon Substances 0.000 claims abstract description 56
- 238000005530 etching Methods 0.000 claims abstract description 30
- 238000000059 patterning Methods 0.000 claims description 36
- 230000007547 defect Effects 0.000 claims description 28
- 239000007789 gas Substances 0.000 claims description 23
- 238000004528 spin coating Methods 0.000 claims description 10
- 229910018503 SF6 Inorganic materials 0.000 claims description 7
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 7
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims description 7
- 239000011521 glass Substances 0.000 claims description 5
- 238000004380 ashing Methods 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 229960000909 sulfur hexafluoride Drugs 0.000 claims description 4
- 239000000470 constituent Substances 0.000 claims 1
- 150000003377 silicon compounds Chemical class 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 213
- 239000000758 substrate Substances 0.000 description 35
- 229910052581 Si3N4 Inorganic materials 0.000 description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 20
- 238000002955 isolation Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 6
- 230000002950 deficient Effects 0.000 description 4
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- LLHKCFNBLRBOGN-UHFFFAOYSA-N propylene glycol methyl ether acetate Chemical compound COCC(C)OC(C)=O LLHKCFNBLRBOGN-UHFFFAOYSA-N 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02079—Cleaning for reclaiming
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
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- Photosensitive Polymer And Photoresist Processing (AREA)
- Element Separation (AREA)
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Abstract
【課題】シリコン含有膜を有する多層マスクを、シリコン化合物を含む残渣を残存させることなく、容易に確実に除去できる多層マスクの除去方法および半導体素子の製造方法を提供する。
【解決手段】シリコンを含有しない第１膜１３と、シリコン含有膜からなる第２膜１４と、レジスト層からなる第３膜１５とを順に形成してなる多層膜の第３膜１５をパターニングし、パターニングされた第３膜１５を有する多層膜に不具合がない場合には、第３膜１５をマスクとして、ドライエッチングにより第２膜１４をパターニングし、多層膜に不具合がある場合には、多層膜に不具合のない場合におけるドライエッチングよりも、第１膜１３のエッチング速度と第２膜１４のエッチング速度との差が大きいドライエッチングにより第２膜１４を除去する多層マスクの除去方法とする。
【選択図】図２
【解決手段】シリコンを含有しない第１膜１３と、シリコン含有膜からなる第２膜１４と、レジスト層からなる第３膜１５とを順に形成してなる多層膜の第３膜１５をパターニングし、パターニングされた第３膜１５を有する多層膜に不具合がない場合には、第３膜１５をマスクとして、ドライエッチングにより第２膜１４をパターニングし、多層膜に不具合がある場合には、多層膜に不具合のない場合におけるドライエッチングよりも、第１膜１３のエッチング速度と第２膜１４のエッチング速度との差が大きいドライエッチングにより第２膜１４を除去する多層マスクの除去方法とする。
【選択図】図２
Description
本発明は、多層マスクの除去方法および半導体装置の製造方法に関し、特に、多層レジストなどの多層マスクを用いる半導体装置の製造工程において、多層マスクのリワークを行うために、多層マスクを除去する際に好適に用いられる多層マスクの除去方法に関する。
半導体装置の微細化の進展に伴って、フォトリソグラフィ工程での解像度を高めることができるとともに、ドライエッチングにおけるマスク耐性に優れたマスクを形成することが要求されている。このようなマスクとして、フォトレジスト膜を含む複数の膜を積層してなる多層レジストが知られている（例えば、特許文献１、２、３参照）。
また、特許文献２には、多層レジストにおけるマスク耐性（エッチング耐性）を高める技術として、シリコン含有フォトレジスト膜を含む多層レジストが記載されている。
また、特許文献４には、配線形成のためのリソグラフィーに用いるホトレジスト層を少なくとも有機膜からなる下層膜と中間層膜とホトレジスト上層膜とからなる多層構成とすることによりレジストのパターン精度を高める多層レジストプロセスが記載されている。
特開２００８−１９７５２６号公報
特開２００８−１７７５３２号公報
特開２００２−９３７７８号公報
特開２００４−１７７６６８号公報
また、特許文献４には、配線形成のためのリソグラフィーに用いるホトレジスト層を少なくとも有機膜からなる下層膜と中間層膜とホトレジスト上層膜とからなる多層構成とすることによりレジストのパターン精度を高める多層レジストプロセスが記載されている。
しかしながら、多層レジストがシリコン含有膜を含有するものである場合、多層レジストを除去することによりシリコン化合物を含む残渣が発生し、多層レジストを除去した後に異物として残る恐れがあり、問題となっていた。多層レジストを除去した後に、異物が残存していると、多層レジストを除去した後の工程や、製品歩留まりに悪影響を及ぼす場合がある。
また、多層レジストを用いる半導体装置の製造工程において、多層レジストを形成するための露光・現像工程が終了した段階で、多層レジストのパターン形状など多層レジストの不具合が判明した場合などには、不具合のある多層レジストをすべて除去して、再度、多層レジストを形成し直している（リワーク）。多層レジストのリワークを行う場合、不具合のある多層レジストを完全に除去してから、再度、多層レジストを形成することが望ましい。しかし、多層レジストがシリコン含有膜を含有するものである場合、以下に示すように、シリコン化合物を含む残渣が残存して、不具合のある多層レジストが確実に除去されない場合があった。
ここで、半導体装置の製造工程において、シリコン含有膜を有する多層レジストのリワークを行う際に、従来の多層レジストの除去方法を用いて多層レジストを除去する場合における課題について、図１０〜図１３を用いて説明する。
図１０〜図１３は、半導体装置の製造工程の一部を示した断面模式図であり、シリコン含有膜を有する多層レジストのリワークを行うために多層レジストを除去する工程を説明するための工程図である。なお、図１０〜図１３において（ａ）は半導体基板（ウェハ）の中央部の断面図であり、（ｂ）は半導体基板の最外周部（ベベル部）の断面図である。
図１０〜図１３は、半導体装置の製造工程の一部を示した断面模式図であり、シリコン含有膜を有する多層レジストのリワークを行うために多層レジストを除去する工程を説明するための工程図である。なお、図１０〜図１３において（ａ）は半導体基板（ウェハ）の中央部の断面図であり、（ｂ）は半導体基板の最外周部（ベベル部）の断面図である。
図１０（ａ）は、半導体基板１上に半導体装置の構成部材となる被加工膜２を形成した後、被加工膜２上に、下層膜３と中間層膜４と上層膜５とからなる３層構造の多層膜を形成し、上層膜５に所定のパターン形状を形成するための露光・現像工程を行うことにより多層レジストを形成する工程が終了した段階を示している。
図１０（ａ）に示す３層構造の多層レジストを形成するには、まず、被加工膜２上にシリコンを含有しない有機膜となる溶液をスピンコート法により塗布することにより、下層膜３を形成する。次いで、スピンコート法によりＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）溶液を塗布することにより、シリコン含有膜からなる中間層膜４を形成する。続いて、スピンコート法によりシリコンを含有しないフォトレジストを塗布することにより、レジスト層からなる上層膜５を形成し、多層膜とする。その後、多層膜を構成するレジスト層からなる上層膜５を、フォトマスクを用いて露光して現像することにより、フォトマスクに対応した被加工膜２をパターニングするための所定のパターン形状を上層膜５に形成する。以上の方法によって図１０（ａ）に示す多層レジストが得られる。
図１０（ａ）に示すように、多層レジストを形成する工程が終了した段階の半導体基板１の中央部には、被加工膜２、下層膜３、中間層膜４、上層膜５の各層が形成されており、最上層に上層膜５からなるパターンが形成されている。
また、図１０（ｂ）に示すように、多層レジストを形成する工程が終了した段階のベベル部においては、被加工膜２が半導体基板１の端部まで形成されておらず、半導体基板１の端部において下層膜３が半導体基板１に接して形成されている。なお、図１０（ｂ）においては、被加工膜２が半導体基板１の端部まで形成されていない場合を例に挙げて図示したが、被加工膜２は半導体基板１の側面を経由して半導体基板１の反対側の面にまで形成されている場合もある。
また、図１０（ｂ）に示すように、多層レジストを形成する工程が終了した段階のベベル部においては、被加工膜２が半導体基板１の端部まで形成されておらず、半導体基板１の端部において下層膜３が半導体基板１に接して形成されている。なお、図１０（ｂ）においては、被加工膜２が半導体基板１の端部まで形成されていない場合を例に挙げて図示したが、被加工膜２は半導体基板１の側面を経由して半導体基板１の反対側の面にまで形成されている場合もある。
また、図１０に示す多層レジストにおいては、図１０（ｂ）に示すように、半導体基板１のベベル部における下層膜３、中間層膜４、上層膜５の各層の端部の位置が、上層になるほど内側になるようにずらして配置されている。すなわち、下層膜３は、半導体基板１の端部まで形成されており、中間層膜４の端部は、下層膜３の端部よりも半導体基板１の中心寄りに位置するように形成されている。また、上層膜５の端部は、中間層膜４の端部よりもさらに半導体基板１の中心寄りに位置するように形成されている。したがって、上層膜５は、図１（ｂ）に示すベベル部には配置されていない。
また、図１０に示す多層レジストを構成する中間層膜４の端部には、図１０（ｂ）に示すように、スピンコート法による塗布時の遠心力によりウェハ中央部の３〜４倍の膜厚とされた厚膜部４ａが形成されている。
また、図１０に示す多層レジストを構成する中間層膜４の端部には、図１０（ｂ）に示すように、スピンコート法による塗布時の遠心力によりウェハ中央部の３〜４倍の膜厚とされた厚膜部４ａが形成されている。
次に、図１０に示す多層レジストのリワークを行うために、多層レジストを除去する方法について説明する。ここでは、第１ステップ〜第３ステップの３段階の工程を行うことにより、多層レジストを除去する方法について説明する。
第１ステップでは、単層のフォトレジストを剥離する際に通常用いられる溶剤を使用して、図１１（ａ）に示すように、レジスト層からなる上層膜５を除去する。なお、第１ステップにおいて上層膜５を除去する際には、中間層膜４は除去されないので、図１１（ｂ）に示すように、ベベル部において中間層膜４の端部に形成されている厚膜部４ａは除去されない。
第１ステップでは、単層のフォトレジストを剥離する際に通常用いられる溶剤を使用して、図１１（ａ）に示すように、レジスト層からなる上層膜５を除去する。なお、第１ステップにおいて上層膜５を除去する際には、中間層膜４は除去されないので、図１１（ｂ）に示すように、ベベル部において中間層膜４の端部に形成されている厚膜部４ａは除去されない。
次に、第２ステップを行う。第２ステップでは、図１２（ａ）に示すように、ドライエッチングを行うことによってＳＯＧ膜からなる中間層膜４および下層膜３の一部を除去する。中間層膜４を除去するためのドライエッチングは、通常、レジスト層からなる上層膜５をマスクとしてＳＯＧ膜からなる中間層膜４のパターニングを行う場合と同様の装置およびガス条件で行われる。一般に、レジスト層をマスクとしてドライエッチングによりＳＯＧ膜をパターニングする場合には、ＣＦ４などのフロロカーボン系のガスが用いられる。したがって、第２ステップでは、フロロカーボン系のガスを用いてドライエッチングを行うことにより中間層膜４を除去する。
第２ステップにおけるドライエッチング条件は、シリコンを含有しない有機膜からなる下層膜３のエッチングを行うこともできる条件である。このため、第２ステップにおいて中間層膜４が除去されると、図１２（ａ）および図１２（ｂ）に示すように、中間層膜４の下に配置されていた下層膜３もエッチングされる。したがって、第２ステップにおけるドライエッチングでは、ドライエッチング時間を調整することにより、下層膜３の一部が残存している状態でドライエッチングが終了されるようにし、下層膜３が除去されて下層膜３の下に配置されている被加工膜２が露出されることのないようにしている。その結果、第２ステップの終了した段階のベベル部においては、図１２（ｂ）に示すように、中間層膜４の厚膜部４ａが完全には除去されずに、残渣４ｂとして残存することになる。
次に、第３ステップを行う。第３ステップでは、図１３（ａ）に示すように、酸素ガスを用いたアッシングによって多層レジストの下層膜３を除去する。第３ステップにおいては、シリコンを含有しない有機膜からなる下層膜３は除去されるが、ＳＯＧ膜からなる中間層膜４は除去されないので、図１３（ｂ）に示すように、下層膜３が除去されることによって、中間層膜４の残渣４ｂは半導体基板１上に残留して付着する。半導体基板１上に付着した中間層膜４の残渣４ｂは、図１３（ｂ）に示すベベル部だけでは無く半導体基板１の中央部に付着することも有り得る。
このように多層レジストを除去することによって発生し、多層レジストを除去した後に残存する中間層膜４の残渣４ｂは、半導体基板１上に付着する他の一般的な異物と同様に、半導体装置の製造工程において、製造歩留まりを低下させる要因となる。このため、多層レジストのリワークを行うために、従来の多層レジストの除去方法を用いて多層レジストを除去した場合には、半導体装置の製造歩留まりが低下し易いと言う問題があった。
この問題を解決する技術として、例えば、特許文献２には、シリコン含有有機膜を用いたフォトリソグラフィー工程におけるリワークプロセスにおいて、シリコン化合物残渣の除去を行う技術について記載されている。しかし、特許文献２に記載の技術では、洗浄処理を行う必要があり、専用の装置や薬液を用いるために製造コストが増加するという不都合があった。また、特許文献２に記載の技術は、シリコン含有膜としてＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を使用する場合に用いることは困難であり、さらに別の方法で除去する必要があった。
本発明はこのような事情に鑑みてなされたものであって、シリコン含有膜を有する多層マスクを、シリコン化合物を含む残渣を残存させることなく、容易に確実に除去できる多層マスクの除去方法および半導体素子の製造方法を提供することを課題とする。
本発明者は、上記問題を解決するために、多層マスクを構成するシリコン含有膜の除去方法について鋭意検討を重ねた。その結果、シリコン含有膜の下層に対するエッチング速度が十分に遅く、かつシリコン含有膜に対するエッチング速度が十分に高いエッチング方法を用いて、シリコン含有膜を選択的に除去できるようにすることで、シリコン含有膜の下層を十分に残存させつつ、シリコン含有膜を確実に除去でき、シリコン化合物を含む残渣の発生を抑制できることを見出し、本発明を完成した。
本発明の多層マスクの除去方法は、少なくともシリコンを含有しない第１膜と、シリコン含有膜からなる第２膜と、レジスト層からなる第３膜とを順に形成することにより多層膜を形成する工程と、前記第３膜をパターニングする工程と、パターニングされた前記第３膜を有する前記多層膜に不具合があるか否かを判定する工程と、前記多層膜に不具合がない場合には、前記第３膜をマスクとして、ドライエッチングにより前記第２膜をパターニングする工程を行い、前記多層膜に不具合がある場合には、前記多層膜を除去する工程を行い、前記多層膜を除去する工程は、前記多層膜に不具合のない場合におけるドライエッチングよりも、前記第１膜のエッチング速度と前記第２膜のエッチング速度との差が大きいドライエッチングにより前記第２膜を除去する工程を含むことを特徴とする。
また、本発明の半導体装置の製造方法は、半導体装置の構成部材となる被加工膜上に、少なくともシリコンを含有しない第１膜と、シリコン含有膜からなる第２膜と、レジスト層からなる第３膜とを順に形成することにより多層膜を形成する工程と、前記第３膜をパターニングすることにより、前記第３膜に被加工膜をパターニングするためのパターン形状を形成する工程と、パターニングされた前記第３膜を有する前記多層膜に不具合があるか否かを判定する工程と、前記多層膜に不具合がない場合には、前記第３膜をマスクとして、ドライエッチングにより前記第２膜をパターニングする工程と、パターニングした前記第２膜をマスクとしてドライエッチングにより前記第１膜をパターニングする工程と、前記第１膜をマスクとしてドライエッチングにより前記被加工膜をパターニングする工程とを行い、前記多層膜に不具合がある場合には、前記第１膜を除去する工程と、前記第２膜をパターニングする工程で使用するガスとは異なるガスを含む雰囲気でドライエッチングを行い、前記第２膜を除去する工程と、前記第３膜を除去する工程とを行うことを特徴とする。
本発明の多層マスクの除去方法は、少なくともシリコンを含有しない第１膜と、シリコン含有膜からなる第２膜と、レジスト層からなる第３膜とを順に形成することにより多層膜を形成する工程と、前記第３膜をパターニングする工程と、パターニングされた前記第３膜を有する前記多層膜に不具合があるか否かを判定する工程と、前記多層膜に不具合がない場合には、前記第３膜をマスクとして、ドライエッチングにより前記第２膜をパターニングする工程を行い、前記多層膜に不具合がある場合には、前記多層膜を除去する工程を行い、前記多層膜を除去する工程は、前記多層膜に不具合のない場合におけるドライエッチングよりも、前記第１膜のエッチング速度と前記第２膜のエッチング速度との差が大きいドライエッチングにより前記第２膜を除去する工程を含む方法であるので、第２膜を除去する工程においてシリコン含有膜からなる第２膜が選択的に除去され、第１膜を十分に残存させつつ、第２膜を確実に除去でき、シリコン化合物を含む残渣の発生を抑制できる。したがって、本発明の多層マスクの除去方法によれば、シリコン含有膜を有する多層マスクを容易に確実に除去できる。
また、本発明の半導体装置の製造方法は、半導体装置の構成部材となる被加工膜上に、少なくともシリコンを含有しない第１膜と、シリコン含有膜からなる第２膜と、レジスト層からなる第３膜とを順に形成することにより多層膜を形成する工程と、前記第３膜をパターニングすることにより、前記第３膜に被加工膜をパターニングするためのパターン形状を形成する工程と、パターニングされた前記第３膜を有する前記多層膜に不具合があるか否かを判定する工程と、前記多層膜に不具合がない場合には、前記第３膜をマスクとして、ドライエッチングにより前記第２膜をパターニングする工程を行い、前記多層膜に不具合がある場合には、前記多層膜を除去する工程を行い、前記多層膜を除去する工程は、前記多層膜に不具合のない場合におけるドライエッチングよりも、前記第１膜のエッチング速度と前記第２膜のエッチング速度との差が大きいドライエッチングにより前記第２膜を除去する工程を含む方法であるので、第２膜を除去する工程において、第２膜を選択的に除去することができ、第１膜を十分に残存させつつ、第２膜を確実に除去でき、被加工膜にダメージを与えることなく、シリコン化合物を含む残渣の発生を抑制できる。
したがって、本発明の半導体装置の製造方法によれば、シリコン含有膜からなる第２膜を含み、パターン形状の形成された第３膜を有する多層膜からなる多層マスクのリワークを行った場合に、被加工膜にダメージを与えることなく、シリコン化合物を含む残渣が異物として残留することを防止でき、多層マスクのリワークを行うことに起因する半導体装置の製造歩留まりの低下を抑制することができる。
したがって、本発明の半導体装置の製造方法によれば、シリコン含有膜からなる第２膜を含み、パターン形状の形成された第３膜を有する多層膜からなる多層マスクのリワークを行った場合に、被加工膜にダメージを与えることなく、シリコン化合物を含む残渣が異物として残留することを防止でき、多層マスクのリワークを行うことに起因する半導体装置の製造歩留まりの低下を抑制することができる。
本発明の実施形態について、図面を参照して説明する。
図１〜図９は、本発明の半導体装置の製造方法を説明するための断面模式図であり、ＳＴＩ（Shallow Trench Isolation）法を用いた素子分離を形成する工程を示した工程図である。なお、図１〜図９においては、半導体基板の主表面側のみを記載した。また、図７〜図９において（ａ）は半導体基板（ウェハ）の中央部の断面図であり、（ｂ）は半導体基板の最外周部（ベベル部）の断面図である。
図１〜図９は、本発明の半導体装置の製造方法を説明するための断面模式図であり、ＳＴＩ（Shallow Trench Isolation）法を用いた素子分離を形成する工程を示した工程図である。なお、図１〜図９においては、半導体基板の主表面側のみを記載した。また、図７〜図９において（ａ）は半導体基板（ウェハ）の中央部の断面図であり、（ｂ）は半導体基板の最外周部（ベベル部）の断面図である。
図１は、半導体基板１０上に、シリコン酸化膜（ＳｉＯ２）１１とシリコン窒化膜（Ｓｉ３Ｎ４)１２とをこの順で形成した後、シリコン窒化膜１２上に、下層膜１３（第１膜）と中間層膜１４（第２膜）と上層膜１５（第３膜）とからなる３層構造の多層レジストとなる多層膜２０を形成した段階を示している。
図１に示す半導体基板１０は、シリコンからなるものであり、シリコン酸化膜１１は、半導体基板１０上に熱酸化法によって形成されたものである。また、シリコン窒化膜１２は、ＣＶＤ法を用いて形成されたものである。
図１に示す半導体基板１０は、シリコンからなるものであり、シリコン酸化膜１１は、半導体基板１０上に熱酸化法によって形成されたものである。また、シリコン窒化膜１２は、ＣＶＤ法を用いて形成されたものである。
図１に示す３層構造の多層膜２０は、以下に示す方法によって形成されたものである。
まず、シリコン窒化膜１２上に、炭素を含有した溶液をスピンコート法により塗布することにより、シリコンを含有しない有機膜からなる下層膜１３を形成する。下層膜１３の膜厚は、例えば２００〜３００ｎｍとすることができる。下層膜１３は、シリコン酸化膜１１およびシリコン窒化膜１２をエッチングする際のマスクとして機能するとともに、上層膜１５をパターニングするための露光時に下地からの光の反射を防止するＢＡＲＣ（Bottom Anti-Reflection Coating）としても機能するものである。
まず、シリコン窒化膜１２上に、炭素を含有した溶液をスピンコート法により塗布することにより、シリコンを含有しない有機膜からなる下層膜１３を形成する。下層膜１３の膜厚は、例えば２００〜３００ｎｍとすることができる。下層膜１３は、シリコン酸化膜１１およびシリコン窒化膜１２をエッチングする際のマスクとして機能するとともに、上層膜１５をパターニングするための露光時に下地からの光の反射を防止するＢＡＲＣ（Bottom Anti-Reflection Coating）としても機能するものである。
次いで、スピンコート法によりＳＯＧ（Spin On Glass）溶液を塗布する方法などにより、シリコン含有膜からなる中間層膜１４を形成する。中間層膜１４の膜厚は、例えば３０〜５００ｎｍとすることができる。
続いて、スピンコート法によりＡｒＦ（フッ化アルゴン）光源露光用のフォトレジストなどシリコンを含有しないフォトレジストを塗布することにより、レジスト層からなる上層膜１５を形成し、多層膜２０とする。上層膜１５の膜厚は、例えば１００〜１２０ｎｍとすることができる。
続いて、スピンコート法によりＡｒＦ（フッ化アルゴン）光源露光用のフォトレジストなどシリコンを含有しないフォトレジストを塗布することにより、レジスト層からなる上層膜１５を形成し、多層膜２０とする。上層膜１５の膜厚は、例えば１００〜１２０ｎｍとすることができる。
なお、多層膜２０の膜構成は上記に限定されるものでは無く、膜の材料や膜厚、積層される層の数などは変更可能である。
次に、多層膜２０を構成するレジスト層からなる上層膜１５を、所望の素子分離のパターンを備えたフォトマスクを用いて露光して現像し、パターニングする。このことにより、図２に示すように、上層膜１５にフォトマスクに対応した所定のパターン形状が形成されて、下層膜１３と中間層膜１４とパターン形状の形成された上層膜１５とからなる３層構造の多層レジスト２１（多層マスク）が形成される。
次に、パターニングされた上層膜１５を有する多層レジスト２１に不具合があるか否かを判定する。そして、多層レジスト２１に不具合がない場合には、上層膜１５をマスクとして、ドライエッチングにより中間層膜１４をパターニングする工程を行い、多層レジスト２１に不具合がある場合には、多層レジスト２１を除去する工程を行う。
ここでは、多層レジスト２１に不具合があり、図２に示す多層レジスト２１のすべてを除去して、再度、多層レジスト２１を形成し直すリワークを行う場合を例に挙げて説明する。
ここでは、多層レジスト２１に不具合があり、図２に示す多層レジスト２１のすべてを除去して、再度、多層レジスト２１を形成し直すリワークを行う場合を例に挙げて説明する。
まず、本実施形態における多層レジスト２１を除去する工程を説明しやすくするために、本実施形態において多層レジスト２１を除去する工程を開始する時点で、半導体基板１０上に形成されている各層の形状についてより詳細に説明する。
図７（ｂ）に示すように、ベベル部においては、シリコン酸化膜１１、シリコン窒化膜１２、下層膜１３が、半導体基板１０の端部まで形成されている。なお、図７（ｂ）においては、半導体基板１０の主表面側のみしか記載していないが、シリコン酸化膜１１およびシリコン窒化膜１２は半導体基板１０の側面を経由して半導体基板１の反対側の面にまで形成されていてもよい。
図７（ｂ）に示すように、ベベル部においては、シリコン酸化膜１１、シリコン窒化膜１２、下層膜１３が、半導体基板１０の端部まで形成されている。なお、図７（ｂ）においては、半導体基板１０の主表面側のみしか記載していないが、シリコン酸化膜１１およびシリコン窒化膜１２は半導体基板１０の側面を経由して半導体基板１の反対側の面にまで形成されていてもよい。
また、図７（ｂ）に示すように、中間層膜１４の端部には、スピンコート法による塗布時の遠心力によって、ウェハ中央部の３〜４倍の膜厚とされた厚膜部１４ａが形成されている。
また、図７（ｂ）に示すように、半導体基板１０のベベル部における下層膜１３、中間層膜１４、上層膜１５の各層の端部の位置が、上層になるほど内側になるようにずらして配置されている。すなわち、下層膜１３は、半導体基板１０の端部まで形成されており、中間層膜１４の端部は、下層膜１３の端部よりも半導体基板１の中心寄りに位置するように形成されている。また、上層膜１５の端部は、中間層膜１４の端部よりもさらに半導体基板１０の中心寄りに位置するように形成されている。
このように多層レジストを構成する下層膜１３、中間層膜１４、上層膜１５の各膜の端部の位置を、上層になるほど内側になるようにずらして配置することによって、シリコン酸化膜１１およびシリコン窒化膜１２のベベル部での残留を抑制できるとともに、シリコン酸化膜１１およびシリコン窒化膜１２の剥がれを防止することができる。
また、図７（ｂ）に示すように、半導体基板１０のベベル部における下層膜１３、中間層膜１４、上層膜１５の各層の端部の位置が、上層になるほど内側になるようにずらして配置されている。すなわち、下層膜１３は、半導体基板１０の端部まで形成されており、中間層膜１４の端部は、下層膜１３の端部よりも半導体基板１の中心寄りに位置するように形成されている。また、上層膜１５の端部は、中間層膜１４の端部よりもさらに半導体基板１０の中心寄りに位置するように形成されている。
このように多層レジストを構成する下層膜１３、中間層膜１４、上層膜１５の各膜の端部の位置を、上層になるほど内側になるようにずらして配置することによって、シリコン酸化膜１１およびシリコン窒化膜１２のベベル部での残留を抑制できるとともに、シリコン酸化膜１１およびシリコン窒化膜１２の剥がれを防止することができる。
このような多層レジスト２１を除去するには、まず、ＰＧＭＥＡ（プロピレングリコールモノメチルエーテルアセテート）など、フォトレジストを剥離する際に通常用いられる溶剤を使用して、図７（ａ）に示すように、レジスト層からなる上層膜１５を除去する。ここで、上層膜１５を除去する際には、中間層膜１４は除去されないので、図７（ｂ）に示すように、ベベル部において中間層膜１４の端部に形成されている厚膜部１４ａは除去されない。
次に、多層レジスト２１に不具合のない場合に行う中間層膜１４をパターニングするためのドライエッチングよりも、下層膜１３のエッチング速度と中間層膜１４のエッチング速度との差が大きいドライエッチングにより中間層膜１４を除去する。
本実施形態においては、図８（ａ）に示すように、ＳＦ６（六フッ化硫黄）ガスを用いるドライエッチングを行うことによって、シリコン含有膜からなる中間層膜１４および下層膜１３の一部を除去する。ここで用いるドライエッチングとしては、具体的には、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式のＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）ドライエッチング装置を使用し、ＳＦ６ガス（流量９０〜１１０ｓｃｃｍ）と、Ｏ２（酸素）ガス（流量１０〜２０ｓｃｃｍ）と、ＨＢｒ（臭化水素）ガス（流量９０〜１１０ｓｃｃｍ）とを混合し、圧力４〜７ｍＴｏｒｒ、ソースパワー１０００〜１１００Ｗ、バイアスパワー５０〜６０Ｗの条件でドライエッチングを行う方法などを用いることが好ましい。
本実施形態においては、図８（ａ）に示すように、ＳＦ６（六フッ化硫黄）ガスを用いるドライエッチングを行うことによって、シリコン含有膜からなる中間層膜１４および下層膜１３の一部を除去する。ここで用いるドライエッチングとしては、具体的には、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式のＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）ドライエッチング装置を使用し、ＳＦ６ガス（流量９０〜１１０ｓｃｃｍ）と、Ｏ２（酸素）ガス（流量１０〜２０ｓｃｃｍ）と、ＨＢｒ（臭化水素）ガス（流量９０〜１１０ｓｃｃｍ）とを混合し、圧力４〜７ｍＴｏｒｒ、ソースパワー１０００〜１１００Ｗ、バイアスパワー５０〜６０Ｗの条件でドライエッチングを行う方法などを用いることが好ましい。
ここでのドライエッチングにおいては、中間層膜１４だけでなく、下層膜１３の一部も除去される。しかし、ＳＦ６ガスを用いるドライエッチングでは、下層膜１３と中間層膜１４とのエッチング速度の差（選択比）が大きいため、中間層膜１４が選択的に除去され、中間層膜１４の除去量に対して、下層膜１３の除去量は少ない量となる。このため、図８（ｂ）に示すように、ベベル部における中間層膜１４の厚膜部１４ａが完全に無くなるまでエッチングを行っても、厚膜部１４ａの下層に配置された領域以外の下層膜１３も十分な厚みで残存させることが可能となる。
また、中間層膜１４を除去するためのドライエッチングにおける中間層膜１４のエッチング速度は、下層膜１３のエッチング速度の１．６倍以上であることが好ましい。この場合、下層膜１３と中間層膜１４とのエッチング速度の差（選択比）が十分に大きいものとなるので、ここでのドライエッチングにおいて、中間層膜１４をより選択的に除去することができる。
また、中間層膜１４を除去するためのドライエッチングにおける中間層膜１４のエッチング速度は、下層膜１３のエッチング速度の１．６倍以上であることが好ましい。この場合、下層膜１３と中間層膜１４とのエッチング速度の差（選択比）が十分に大きいものとなるので、ここでのドライエッチングにおいて、中間層膜１４をより選択的に除去することができる。
次いで、酸素プラズマ等を用いたアッシング法により、下層膜１３を除去し、シリコン窒化膜１２の表面を露出させる。このことにより、多層レジスト２１が完全に除去される。
その後、上述した方法と同様にして、図１に示すように、シリコン窒化膜１２上に、下層膜１３（第１膜）と中間層膜１４（第２膜）と上層膜１５（第３膜）とからなる３層構造の多層レジストとなる多層膜２０を形成し、上層膜１５を、所望の素子分離のパターンを備えたフォトマスクを用いて露光して現像する。このことにより、図２に示すように、上層膜１５にフォトマスクに対応した所定のパターン形状が形成され、再度、下層膜１３と中間層膜１４とパターン形状の形成された上層膜１５とからなる３層構造の多層レジスト２１が形成される。
以上の工程により、多層レジスト２１のリワークが終了する。
その後、上述した方法と同様にして、図１に示すように、シリコン窒化膜１２上に、下層膜１３（第１膜）と中間層膜１４（第２膜）と上層膜１５（第３膜）とからなる３層構造の多層レジストとなる多層膜２０を形成し、上層膜１５を、所望の素子分離のパターンを備えたフォトマスクを用いて露光して現像する。このことにより、図２に示すように、上層膜１５にフォトマスクに対応した所定のパターン形状が形成され、再度、下層膜１３と中間層膜１４とパターン形状の形成された上層膜１５とからなる３層構造の多層レジスト２１が形成される。
以上の工程により、多層レジスト２１のリワークが終了する。
その後、再度、パターニングされた上層膜１５を有する多層レジスト２１に不具合があるか否かを判定する。そして、多層レジスト２１に不具合がない場合には、上層膜１５をマスクとして、ドライエッチングにより中間層膜１４をパターニングする工程を行い、多層レジスト２１に不具合がある場合には、再度、上述したリワークを行ない、その後、多層レジスト２１に不具合があるか否かを判定する。
ここでは、多層レジスト２１に不具合がなく、上層膜１５をマスクとして、ドライエッチングすることにより中間層膜１４をパターニングする場合を例に挙げて説明する。
ここでは、多層レジスト２１に不具合がなく、上層膜１５をマスクとして、ドライエッチングすることにより中間層膜１４をパターニングする場合を例に挙げて説明する。
本実施形態においては、多層レジスト２１を構成する上層膜１５のパターンをマスクとして、フロロカーボン系のガスを用いて異方性ドライエッチングを行い、図３に示すように、中間層膜１４のパターニングを行う。ここで用いるドライエッチングとしては、具体的には、ＲＩＥドライエッチング装置を使用し、ＣＦ４ガス（流量２４０〜２６０ｓｃｃｍ）と、ＣＨＦ３ガス（流量３０〜５０ｓｃｃｍ）とを混合し、圧力３５〜４５ｍＴｏｒｒ、ＲＦパワー４００〜４５０Ｗの条件でドライエッチングを行う方法などを用いることが好ましい。このような条件でドライエッチングを行った場合、フロロカーボン系のガスを使用することにより、上層膜１５のパターン形状を保ったままで、異方的に中間層膜１４の除去を行うことができる。その結果、シリコン含有膜からなる中間層膜１４を除去することにより、上層膜１５のパターンを精度よく中間層膜１４に転写することができる。
また、図３に示すように、中間層膜１４のパターニングを行うためのドライエッチングにより、下層膜１３の表面部分も少し除去される。なお、仮に中間層膜１４のパターニングを行うためのドライエッチングにより、下層膜１３のすべてが除去されたとしても、図３に示すように、被加工膜であるシリコン窒化膜１２の除去すべき部分が露出されるだけなので、問題は無い。従って、ドライエッチングにおける中間層膜１４のエッチング速度は、下層膜１３のエッチング速度の１．６倍未満でよい。
次に、上層膜１５および中間層膜１４をマスクとして、異方性ドライエッチングを行い、図４に示すように、下層膜１３のパターニングを行う。この際、図４に示すように、中間層膜１４のパターニングを行った後に残存していた上層膜１５もエッチングされて除去されるが、上層膜１５が除去されて露出した中間層１４がマスクとして機能する。したがって、図２〜図４に示すように、所望の素子分離のパターンに対応するパターン形状であって、最初に上層膜１５に形成されたパターン形状が下層膜１３に転写される。
次に、下層膜１３と中間層膜１４とをマスクとして、異方性ドライエッチングを行い、図５に示すように、シリコン酸化膜１１およびシリコン窒化膜１２のパターニングを行う。この際、下層膜１３のパターニングを行った後に残存していた中間層膜１４もエッチングされて除去されるが、中間層膜１４が除去されて露出した下層膜１３がマスクとして機能する。したがって、最初に上層膜１５形成されたパターン形状がシリコン酸化膜１１およびシリコン窒化膜１２に転写される。また、この段階で、ベベル部における中間層膜１４の厚膜部１４ａも完全に除去される。
次に、シリコン酸化膜１１およびシリコン窒化膜１２のエッチング後に残存する下層膜１３を、酸素プラズマを用いたアッシング法等によって除去する。このことにより、多層レジスト２１は完全に除去される。
続いて、シリコン窒化膜１２をマスクとして、シリコン酸化膜１１およびシリコン窒化膜１２が除去されて露出した半導体基板１０を構成するシリコンを、異方性ドライエッチングし、図５に示すように、半導体基板１０に溝パターン１６を形成する。
次いで、溝パターン１６内を充填するようにシリコン酸化膜１７を堆積する。その後、表面の平坦化を行うとともに、シリコン窒化膜１２およびシリコン酸化膜１１の除去を行うことにより、図６に示すように、素子分離が完成する。
続いて、シリコン窒化膜１２をマスクとして、シリコン酸化膜１１およびシリコン窒化膜１２が除去されて露出した半導体基板１０を構成するシリコンを、異方性ドライエッチングし、図５に示すように、半導体基板１０に溝パターン１６を形成する。
次いで、溝パターン１６内を充填するようにシリコン酸化膜１７を堆積する。その後、表面の平坦化を行うとともに、シリコン窒化膜１２およびシリコン酸化膜１１の除去を行うことにより、図６に示すように、素子分離が完成する。
本実施形態においては、シリコンを含有しない下層膜１３上に形成されたシリコン含有膜からなる中間層膜１４を有する多層レジスト２１のリワークを行うために、多層レジスト２１を除去する工程において、六フッ化硫黄ガスを用いるドライエッチングにより中間層膜１４を除去しているので、シリコン含有膜からなる中間層膜１４を選択的に除去することができ、下層膜１３を十分に残存させつつ、中間層膜１４を確実に除去でき、被加工膜であるシリコン窒化膜１２にダメージを与えることなく、シリコン化合物を含む残渣の発生を抑制できる。したがって、本実施形態においては、多層レジスト２１のリワークを行うことに起因する半導体装置の製造歩留まりの低下を抑制することができる。
本実施形態においては、本発明の一例として素子分離を形成する工程を例に挙げて説明したが、本発明は、上記の例に限定されるものでなく、シリコンを含有しない第１膜上に形成されたシリコン含有膜からなる第２膜を有する多層マスクを除去する際に適用できる。
「実験例」
試験体上に、スピンコート法により多層レジストの下層膜に用いられるシリコンを含有しない有機膜として、炭素を約８５重量％含有するフェノール系樹脂からなるＢＡＲＣ膜を形成したものと、スピンコート法により多層レジストの中間層膜に用いられるシリコン含有膜としてＳＯＧ（Spin On Glass）膜を形成したものとを用意し、以下に示す条件１、条件２でそれぞれドライエッチングして、シリコンを含有しない有機膜（下層膜）およびシリコン含有膜（中間層膜）のエッチング速度を測定し、下層膜と中間層膜との膜の選択比（中間層膜／下層膜）を算出した。その結果を表１に示す。
試験体上に、スピンコート法により多層レジストの下層膜に用いられるシリコンを含有しない有機膜として、炭素を約８５重量％含有するフェノール系樹脂からなるＢＡＲＣ膜を形成したものと、スピンコート法により多層レジストの中間層膜に用いられるシリコン含有膜としてＳＯＧ（Spin On Glass）膜を形成したものとを用意し、以下に示す条件１、条件２でそれぞれドライエッチングして、シリコンを含有しない有機膜（下層膜）およびシリコン含有膜（中間層膜）のエッチング速度を測定し、下層膜と中間層膜との膜の選択比（中間層膜／下層膜）を算出した。その結果を表１に示す。
「条件１」
ＣＦ４：２４０ｓｃｃｍ、ＣＨＦ３：３０ｓｃｃｍ
圧力：４０ｍＴｏｒｒ
高周波パワー：４００Ｗ
「条件２」
ＳＦ６：９０ｓｃｃｍ、Ｏ２：１０ｓｃｃｍ、ＨＢｒ：９０ｓｃｃｍ
圧力：４ｍＴｏｒｒ
ソースパワー：１０００Ｗ、バイアスパワー：５０Ｗ
ＣＦ４：２４０ｓｃｃｍ、ＣＨＦ３：３０ｓｃｃｍ
圧力：４０ｍＴｏｒｒ
高周波パワー：４００Ｗ
「条件２」
ＳＦ６：９０ｓｃｃｍ、Ｏ２：１０ｓｃｃｍ、ＨＢｒ：９０ｓｃｃｍ
圧力：４ｍＴｏｒｒ
ソースパワー：１０００Ｗ、バイアスパワー：５０Ｗ
表１に示すように、六フッ化硫黄ガス（ＳＦ６）を用いる条件２でドライエッチングを行った場合、下層膜に対して１．６８倍のエッチング速度で中間層膜を除去することができる。このため、例えば、ウェハ上に設けられた被加工膜上に、ＢＡＲＣ膜からなる下層膜と、下層膜上に形成されたＳＯＧ膜からなる中間層膜とを有する多層レジストを形成した後、多層レジストを除去するに際し、条件２でのドライエッチングにより中間層膜を除去した場合、ウェハのベベル部に存在する中間層膜の厚膜部を完全に除去できるように十分に中間層膜のドライエッチングを行っても、条件１でのドライエッチングを行った場合に比べて、下層膜を十分に残存させることができる。したがって、多層レジストのリワーク工程において、被加工膜にダメージを与えることなく、多層レジストの除去を行うことができる。
１、１０…半導体基板、２…被加工膜、３、１３…下層膜（第１膜）、４、１４…中間層膜（第２膜）、４ａ、１４ａ…厚膜部、４ｂ…残渣、５、１５…上層膜（第３膜）、１１…シリコン酸化膜、１２…シリコン窒化膜、２０…多層膜、２１…多層レジスト（多層マスク）。
Claims (10)
- 少なくともシリコンを含有しない第１膜と、シリコン含有膜からなる第２膜と、レジスト層からなる第３膜とを順に形成することにより多層膜を形成する工程と、
前記第３膜をパターニングする工程と、
パターニングされた前記第３膜を有する前記多層膜に不具合があるか否かを判定する工程と、
前記多層膜に不具合がない場合には、前記第３膜をマスクとして、ドライエッチングにより前記第２膜をパターニングする工程を行い、
前記多層膜に不具合がある場合には、前記多層膜を除去する工程を行い、
前記多層膜を除去する工程は、前記多層膜に不具合のない場合におけるドライエッチングよりも、前記第１膜のエッチング速度と前記第２膜のエッチング速度との差が大きいドライエッチングにより前記第２膜を除去する工程を含むことを特徴とする多層マスクの除去方法。 - 前記第２膜を除去するドライエッチングにおける前記第２膜のエッチング速度が、前記第１膜のエッチング速度の１．６倍以上であることを特徴とする請求項１に記載の多層マスクの除去方法。
- 前記第２膜を、六フッ化硫黄ガスを用いるドライエッチングにより除去することを特徴とする請求項１または請求項２に記載の多層マスクの除去方法。
- 前記第２膜をパターニングする工程は、フロロカーボン系ガスを用いるドライエッチングにより行うことを特徴とする請求項１〜請求項３のいずれかに記載の多層マスクの除去方法。
- 前記第２膜が、スピンコート法によりＳＯＧ（Spin On Glass）溶液を塗布することにより形成されたものであることを特徴とする請求項１〜請求項４のいずれかに記載の多層マスクの除去方法。
- 前記第２膜を除去する工程の後に、酸素プラズマを用いたアッシング法により前記第１膜を除去する工程を含むことを特徴とする請求項１〜請求項５のいずれかに記載の多層マスクの除去方法。
- 半導体装置の構成部材となる被加工膜上に、少なくともシリコンを含有しない第１膜と、シリコン含有膜からなる第２膜と、レジスト層からなる第３膜とを順に形成することにより多層膜を形成する工程と、
前記第３膜をパターニングすることにより、前記第３膜に被加工膜をパターニングするためのパターン形状を形成する工程と、
パターニングされた前記第３膜を有する前記多層膜に不具合があるか否かを判定する工程と、
前記多層膜に不具合がない場合には、
前記第３膜をマスクとして、ドライエッチングにより前記第２膜をパターニングする工程と、
パターニングした前記第２膜をマスクとしてドライエッチングにより前記第１膜をパターニングする工程と、
前記第１膜をマスクとしてドライエッチングにより前記被加工膜をパターニングする工程とを行い、
前記多層膜に不具合がある場合には、
前記第１膜を除去する工程と、
前記第２膜をパターニングする工程で使用するガスとは異なるガスを含む雰囲気でドライエッチングを行い、前記第２膜を除去する工程と、
前記第３膜を除去する工程とを行うことを特徴とする半導体装置の製造方法。 - 前記第２膜をパターニングする工程において、前記第２膜のドライエッチング速度が前記第１膜のドライエッチング速度の１．６倍未満であり、
前記第２膜を除去する工程において、前記第２膜のドライエッチング速度が前記第１膜のドライエッチング速度の１．６倍以上であることを特徴とする請求項７に記載の半導体装置の製造方法。 - 前記第２膜をパターニングする工程において、フロロカーボン系のガスを用い、
前記第２膜を除去する工程において、六フッ化硫黄ガスを用いることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。 - 前記フロロカーボン系のガスには、少なくともＣＦ４またはＣＨＦ３のいずれか一方が含まれることを特徴とする請求項９に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008317202A JP2010141199A (ja) | 2008-12-12 | 2008-12-12 | 多層マスクの除去方法および半導体装置の製造方法 |
| US12/635,037 US20100151685A1 (en) | 2008-12-12 | 2009-12-10 | Methods of removing multi-layered structure and of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008317202A JP2010141199A (ja) | 2008-12-12 | 2008-12-12 | 多層マスクの除去方法および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010141199A true JP2010141199A (ja) | 2010-06-24 |
Family
ID=42241044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008317202A Abandoned JP2010141199A (ja) | 2008-12-12 | 2008-12-12 | 多層マスクの除去方法および半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20100151685A1 (ja) |
| JP (1) | JP2010141199A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016127119A (ja) * | 2014-12-26 | 2016-07-11 | 芝浦メカトロニクス株式会社 | 多層レジストの除去方法、およびプラズマ処理装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102607657B1 (ko) * | 2016-06-07 | 2023-11-28 | 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | 미세패턴 형성 방법 |
| US10867839B2 (en) | 2018-06-15 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Patterning methods for semiconductor devices |
-
2008
- 2008-12-12 JP JP2008317202A patent/JP2010141199A/ja not_active Abandoned
-
2009
- 2009-12-10 US US12/635,037 patent/US20100151685A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016127119A (ja) * | 2014-12-26 | 2016-07-11 | 芝浦メカトロニクス株式会社 | 多層レジストの除去方法、およびプラズマ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100151685A1 (en) | 2010-06-17 |
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