JP2004281936A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】微細化に伴う配線間のリークを抑制することができる半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜であるポーラスシリカ膜４上に、ＳｉＣ膜５、ＳｉＯ２膜６、ＳｉＣ膜７及びＳｉＯ２膜８からなる４層構造のハードマスクを形成する。次に、レジストマスク１０を用いてＳｉＯ２膜８をエッチングする。次いで、ＳｉＯ２膜８を用いてＳｉＣ膜７をエッチングする。その後、ＳｉＣ膜７を用いてＳｉＯ２膜６をエッチングする。続いて、ＳｉＣ膜７を用いてＳｉＣ膜５をエッチングする。そして、ＳｉＣ膜７を用いてポーラスシリカ膜４をエッチングすることにより、配線溝を形成する。このとき、ＳｉＣ膜７とポーラスシリカ膜４との間の選択比が大きいため、ＳｉＣ膜７の変形は生じにくく、この変形に起因するリークが防止される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、配線層の形成に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近時、微細化の要請に伴って、半導体装置の製造に当たっては、ダマシン法を採用することが多い。また、ダマシン法では、配線材料のＣＭＰ（化学機械的研磨）及びフォトリソグラフィ技術の点から、層間絶縁膜にビアホールや配線溝を形成するに際して、３層構造のハードマスクを用いることがある。これは、次のような理由による。
【０００３】
図１４（ａ）乃至（ｃ）は、ダマシン法におけるＣＭＰの進行を工程順に示す断面図である。層間絶縁膜としてポーラスシリカ膜１１４が形成され、このポーラスシリカ膜１１４に配線溝を形成する場合、ポーラスシリカ膜１１４がＣＭＰによって研磨されることを防止する絶縁膜１１５と、ＣＭＰにおける削り代としての絶縁膜１１６とが必要とされる。そして、高い精度でＣＭＰを行うためには、即ち、各膜の厚さを設計値どおりにするために、絶縁膜１１５には、硬度が高いことが要求され、絶縁膜１１６には、絶縁膜１１５と比較してＣＭＰによって研磨されやすいことが要求される。そこで、絶縁膜１１５としては、ＳｉＣ膜、ＳｉＮ膜又は硬度が高いＳｉＯＣ膜等が用いられ、絶縁膜１１６としては、ＳｉＯ２膜等が用いられている。このような膜を用いることにより、図１４（ａ）に示すように、配線溝内にＣｕ膜１１７を埋め込んだ後、図１４（ｂ）に示すように、ＣＭＰを行うと、図１４（ｃ）に示すように、絶縁膜１１５の表面でＣＭＰが停止する。
【０００４】
絶縁膜１１６としてＳｉＯ２膜を用いる場合、絶縁膜１１６とポーラスシリカ膜との間の選択比が低い。このため、絶縁膜１１６の厚さを比較的厚くする必要がある。しかし、図１４（ａ）乃至（ｃ）に示すような２層構造のハードマスクでは、絶縁膜１１６を厚くすることはできない。これは、次のような理由による。
【０００５】
図１５（ａ）及び（ｂ）は、ＡｒＦレジストを用いたエッチングの進行を工程順に示す断面図である。例えば、図１５（ａ）に示すように、絶縁膜１１６等の被加工膜１１９の上にＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）等の反射防止膜１２０を形成し、その上にＡｒＦレジストからなるレジストマスク１２１を形成する。そして、レジストマスク１２１をマスクとして、反射防止膜１２０及び被加工膜１１９のエッチングを行う。このとき、ＡｒＦレジストのエッチングに対する耐性が低く、レジストマスク１２１が薄くなるため、被加工膜１１９の加工可能な深さは浅い。また、近時、微細化の要請から、解像能力を向上させるために、レジストマスク１２１の薄膜化が必要となってきている。このため、レジストマスク１２１を用いて加工することが可能な被加工膜１１９の深さはより浅くなってしまう。
【０００６】
このような事情から、２層構造のハードマスクで絶縁膜１１６を厚くすることはできない。そこで、絶縁膜１１６の上に、更に薄いハードマスクを形成して３層構造のハードマスクを用いている。
【０００７】
【特許文献１】
特開２０００−３５１９７６号公報
【特許文献２】
特開２００１−７７１９６号公報
【特許文献３】
特開２００２−２２２８６０号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、３層構造のハードマスクを用いても、より一層の微細化に対応することが困難となってきている。図１６（ａ）乃至（ｄ）は、従来のダマシン法を採用した半導体装置の製造方法を工程順に示す断面図である。
【０００９】
従来の製造方法では、図１６（ａ）に示すように、Ｃｕ配線１０２上に、ＳｉＣ膜１０３、ポーラスシリカ膜１０４、ＳｉＣ膜１０５、ＳｉＯ２膜１０６、ＳｉＮ膜１０７、及びＢＡＲＣ等の反射防止膜１０９を順次形成した後、ＡｒＦレジストからなるレジストマスク１１０を形成する。
【００１０】
次に、図１６（ｂ）に示すように、レジストマスク１１０をマスクとして、反射防止膜１０９及びＳｉＮ膜１０７をエッチングする。次いで、レジストマスク１１０をアッシングにより除去する。
【００１１】
その後、図１６（ｃ）に示すように、ＳｉＮ膜１０７をマスクとして、ＳｉＯ２膜１０６をエッチングする。続いて、ＳｉＯ２膜１０６をマスクとして、ＳｉＣ膜１０５をエッチングすると共に、ＳｉＮ膜１０７を除去する。
【００１２】
次に、図１６（ｄ）に示すように、ＳｉＯ２膜１０６をマスクとして、ポーラスシリカ膜１０４及びＳｉＣ膜１０３をエッチングする。その後、配線の形成を行う。
【００１３】
このような従来の製造方法では、図１６（ｄ）に示すように、ＳｉＯ２膜１０６と無機系のポーラスシリカ膜１０４との間の選択比が低いため、ハードマスクとして用いているＳｉＯ２膜１０６の端部が丸まってしまう。この結果、開口部の大きさが設計値よりも大きくなって、隣り合う配線間でリークが生じやすくなる。
【００１４】
このような欠点を回避するために、ＳｉＯ２膜１０６を厚くすることも考えられるが、ＳｉＯ２膜１０６を厚くするためには、そのパターニングの際にハードマスクとして用いているＳｉＮ膜１０７も厚くする必要があり、フォトリソグラフィに関して問題が生じる。
【００１５】
ＳｉＮ膜１０７を厚くすると、次のような問題が生じる。図１７（ａ）乃至（ｃ）は、デュアルダマシン法におけるレジストマスクの形成方法を工程順に示す断面図である。
【００１６】
先溝露光方式のデュアルダマシン法では、図１７（ａ）に示すように、被加工膜１２２上に、配線溝のパターンが形成されたハードマスク１２３を形成した後、図１７（ｂ）に示すように、ＡｒＦレジストからなるレジストマスク１２４を全面に形成する。このとき、幅が広い配線溝のパターンが形成された部分では、レジストマスク１２４が他の部分よりも薄くなる。そして、図１７（ｃ）に示すように、露光及び現像によりレジストマスク１２４にビアホールのパターンを形成すると、レジストマスク１２４が薄くなった部分で、ビアホールの寸法が設計値よりも大きくなってしまう。
【００１７】
また、上述のように、解像能力を向上させるために、レジストマスクの薄膜化が必要となっており、最上層のハードマスクの厚さは薄くする必要がある。
【００１８】
本発明は、かかる問題点に鑑みてなされたものであって、微細化に伴う配線間のリークを抑制することができる半導体装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００２０】
本願発明に係る半導体装置の製造方法は、ダマシン法により配線を形成する工程を有する半導体装置の製造方法を対象とする。そして、本製造方法では、導電層上に、エッチングストッパ膜及び層間絶縁膜を順次形成する。次に、前記層間絶縁膜上に、第１のハードマスクとして、シリコン炭化膜、シリコン窒化膜又はシリコン酸窒化膜を形成する。次いで、前記第１のハードマスク上に、第２のハードマスクとして、シリコン酸化膜を形成する。その後、前記第２のハードマスク上に、第３のハードマスクとして、シリコン炭化膜又はシリコン窒化膜を形成する。続いて、前記第３のハードマスク上に、第４のハードマスクとして、シリコン酸化膜を形成する。次に、前記第４のハードマスクにパターンを形成する。次いで、前記第４のハードマスクを用いて前記第３のハードマスクをエッチングする。その後、前記第３のハードマスクを用いて前記第２のハードマスクをエッチングする。続いて、前記第３のハードマスクを用いて前記第１のハードマスクをエッチングする。次に、前記第３のハードマスクを用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に前記エッチングストッパ膜まで到達する開口部を形成する。次いで、前記エッチングストッパ膜の前記層間絶縁膜に形成された開口部から露出する部分をエッチングする。そして、前記開口部内に配線材料を埋め込む。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。
【００２２】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１乃至図５は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本実施形態では、シングルダマシン法により半導体装置を製造する。
【００２３】
先ず、図１（ａ）に示すように、層間絶縁膜１内に形成されたＣｕ配線２（導電層）上に、エッチングストッパ膜としてＳｉＣ膜３を形成する。ＳｉＣ膜３の厚さは、例えば３０ｎｍである。次に、ＳｉＣ膜３上に、層間絶縁膜としてポーラスシリカ膜４を形成する。ポーラスシリカ膜４の厚さは、例えば２００ｎｍである。ポーラスシリカ膜４は、多孔質の低誘電率絶縁膜である。
【００２４】
次いで、ポーラスシリカ膜４上に、第１のハードマスクとしてＳｉＣ膜５を形成し、更に、第２のハードマスクとしてＳｉＯ２膜６を形成する。ＳｉＣ膜５及びＳｉＯ２膜６の厚さは、夫々、例えば４０ｎｍ、７０ｎｍである。続いて、ＳｉＯ２膜６上に、第３のハードマスクとしてＳｉＣ膜７を形成し、更に、第４のハードマスクとしてＳｉＯ２膜８を形成する。ここで、ＳｉＣ膜７の厚さはＳｉＣ膜５の２倍以上であることが好ましく、ＳｉＣ膜７及びＳｉＯ２膜８の厚さは、夫々、例えば８０ｎｍ、５０ｎｍである。その後、ＳｉＯ２膜８上に、パターニング時に必要な反射防止膜９を形成する。反射防止膜９は、例えば有機ＢＡＲＣである。そして、反射防止膜９上に、有機系の感光性ＡｒＦレジストを塗布し、これに露光及び現像を施すことにより、配線溝のパターンが形成されたレジストマスク１０を形成する。配線溝の幅は、例えば１００ｎｍ程度である。
【００２５】
次に、図１（ｂ）に示すように、レジストマスク１０をマスクとして、反射防止膜９をエッチングする。このエッチングでは、例えばＣＦ４及びＡｒを含むガスを用いる。具体的には、このエッチングは、例えば、ＣＦ４：５０ｓｃｃｍ、Ａｒ：２０ｓｃｃｍ、圧力：６．６７Ｐａ（５０ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗの条件の下で、プラズマエッチング装置を用いて行う。
【００２６】
次いで、レジストマスク１０をマスクとして、ＳｉＯ２膜８をエッチングする。このエッチングでは、例えばＣ４Ｆ６を含むガスを用い、パワーを比較的高くする。具体的には、このエッチングは、例えば、Ｃ４Ｆ６：３０ｓｃｃｍ、Ｏ２：１５ｓｃｃｍ、Ａｒ：３００ｓｃｃｍ、圧力：４．００Ｐａ（３０ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗの条件の下で、プラズマエッチング装置を用いて行う。この結果、ＳｉＯ２膜８が配線溝のパターンにパターニングされる。
【００２７】
続いて、図２（ａ）に示すように、レジストマスク１０及び反射防止膜９をアッシングにより除去する。
【００２８】
次に、図２（ｂ）に示すように、ＳｉＯ２膜８をマスクとして、ＳｉＣ膜７をエッチングする。このエッチングでは、ＳｉＯ２膜６及び８とＳｉＣ膜７との選択比を高くするために、例えばＣＨＦ３、ＣＨ２Ｆ２又はＣＨ３Ｆを含み、更にＮ２、Ｏ２及びＡｒを含むガスを用い、パワーを低くする。具体的には、このエッチングは、例えば、ＣＨ２Ｆ２：３０ｓｃｃｍ、Ｏ２：２０ｓｃｃｍ、Ａｒ：５０ｓｃｃｍ、Ｎ２：５０ｓｃｃｍ、圧力：２．６７Ｐａ（２０ｍＴｏｒｒ）、ＲＦ電源パワー：２００Ｗの条件の下で、プラズマエッチング装置を用いて行う。
【００２９】
次いで、図３（ａ）に示すように、ＳｉＣ膜７をマスクとして、ＳｉＯ２膜６をエッチングすると共に、ＳｉＯ２膜８を除去する。このエッチングでは、ＳｉＯ２膜６及び８とＳｉＣ膜５及び７との選択比を高くするために、例えばＣ４Ｆ６、Ｃ４Ｆ８、Ｃ５Ｆ８、ＣＨＦ３又はＣＨ２Ｆ２を含み、更にＯ２及びＡｒを含むガスを用い、パワーを高くする。具体的には、このエッチングは、例えば、Ｃ４Ｆ６：２０ｓｃｃｍ、Ｏ２：１５ｓｃｃｍ、Ａｒ：２００ｓｃｃｍ、圧力：４．００Ｐａ（３０ｍＴｏｒｒ）、ＲＦ電源パワー：１５００Ｗの条件の下で、プラズマエッチング装置を用いて行う。
【００３０】
その後、図３（ｂ）に示すように、ＳｉＣ膜７をマスクとして、ＳｉＣ膜５をエッチングする。この結果、ＳｉＣ膜５の露出している部位が除去されると共に、ＳｉＣ膜７が薄くなる。このエッチングでは、例えばＣＨＦ３、ＣＨ２Ｆ２又はＣＨ３Ｆを含み、更にＮ２、Ｏ２及びＡｒを含むガスを用い、パワーを低くする。具体的には、このエッチングは、例えば、ＣＨ２Ｆ２：３０ｓｃｃｍ、Ｏ２：２０ｓｃｃｍ、Ａｒ：５０ｓｃｃｍ、Ｎ２：５０ｓｃｃｍ、圧力：２．６７Ｐａ（２０ｍＴｏｒｒ）、ＲＦ電源パワー：２００Ｗの条件の下で、プラズマエッチング装置を用いて行う。
【００３１】
続いて、図４（ａ）に示すように、ＳｉＣ膜７をマスクとして、ポーラスシリカ膜４をエッチングする。エッチングによりポーラスシリカ膜に表面あれが生じやすく、ポーラスシリカ膜はサブトレンチ形状になりやすい。このため、このエッチングでは、例えばＣＦ４を含むガスを用い、圧力を高くする（例えば６．６７Ｐａ〜４０．０Ｐａ（５０Ｔｏｒｒ〜３００ｍＴｏｒｒ））。更に、サイドエッチングを抑制するために、ＣＨＦ３、Ｃ４Ｆ６、Ｃ５Ｆ８又はＣ４Ｆ８を混入する。具体的には、このエッチングは、例えば、ＣＦ４：５０ｓｃｃｍ、ＣＨＦ３：１００ｓｃｃｍ、Ａｒ：５０ｓｃｃｍ、Ｎ２：１０ｓｃｃｍ、圧力：２６．７Ｐａ（２００ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗの条件の下で、プラズマエッチング装置を用いて行う。このエッチングの結果、ポーラスシリカ膜４に配線溝１３が形成される。
【００３２】
次に、図４（ｂ）に示すように、エッチングにより、ＳｉＣ膜３の露出している部位及びＳｉＣ膜７を除去する。このエッチングでは、例えばＣＨＦ３、ＣＨ２Ｆ２又はＣＨ３Ｆを含み、更にＮ２、Ｏ２及びＡｒを含むガスを用い、パワーを低くする。具体的には、このエッチングは、例えば、ＣＨ２Ｆ２：３０ｓｃｃｍ、Ｏ２：１５ｓｃｃｍ、Ａｒ：５０ｓｃｃｍ、Ｎ２：７５ｓｃｃｍ、圧力：２．６７Ｐａ（２０ｍＴｏｒｒ）、ＲＦ電源パワー：１５０Ｗの条件の下で、プラズマエッチング装置を用いて行う。このエッチングの結果、配線溝１３が下層のＣｕ配線２まで到達する。
【００３３】
次いで、図５（ａ）に示すように、配線溝１３内に、Ｃｕ膜（配線材料）１１を埋め込み、図５（ｂ）に示すように、Ｃｕ膜１１にＣＭＰ（化学機械的研磨）を施すことにより、Ｃｕ配線１２を形成する。その後、必要に応じて、更に層間絶縁膜及び配線等の形成を行い、半導体装置を完成させる。
【００３４】
このような第１の実施形態によれば、ハードマスクを４層構造とし、ポーラスシリカ膜４のエッチング時には、ポーラスシリカ膜４との選択比が高いＳｉＣ膜７をマスクとして用いている。このため、ハードマスクの変形は極めて生じにくく、この変形を原因とするリークを抑制することができる。
【００３５】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図６乃至図１２は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本実施形態では、先溝露光方式のデュアルダマシン法により半導体装置を製造する。
【００３６】
先ず、図６（ａ）に示すように、層間絶縁膜１内に形成されたＣｕ配線２（導電層）上に、エッチングストッパ膜としてＳｉＣ膜３を形成する。ＳｉＣ膜３の厚さは、例えば３０ｎｍである。次に、ＳｉＣ膜３上に、層間絶縁膜としてポーラスシリカ膜４を形成する。ポーラスシリカ膜４の厚さは、例えば４００ｎｍである。
【００３７】
次いで、ポーラスシリカ膜４上に、第１のハードマスクとしてＳｉＣ膜５を形成し、更に、第２のハードマスクとしてＳｉＯ２膜６を形成する。ＳｉＣ膜５及びＳｉＯ２膜６の厚さは、夫々、例えば４０ｎｍ、７０ｎｍである。続いて、ＳｉＯ２膜６上に、第３のハードマスクとしてＳｉＣ膜７を形成し、更に、第４のハードマスクとしてＳｉＯ２膜８を形成する。ここで、ＳｉＣ膜７の厚さはＳｉＣ膜５の２倍以上であることが好ましく、ＳｉＣ膜７及びＳｉＯ２膜８の厚さは、夫々、例えば８０ｎｍ、５０ｎｍである。その後、ＳｉＯ２膜８上に、パターニング時に必要な反射防止膜９を形成する。反射防止膜９は、例えば有機ＢＡＲＣである。そして、反射防止膜９上に、有機系の感光性ＡｒＦレジストを塗布し、これに露光及び現像を施すことにより、配線溝のパターンが形成されたレジストマスク１０を形成する。
【００３８】
次に、図６（ｂ）に示すように、レジストマスク１０をマスクとして、反射防止膜９をエッチングする。このエッチングでは、例えばＣＦ４及びＡｒを含むガスを用いる。具体的には、このエッチングは、例えば、ＣＦ４：５０ｓｃｃｍ、Ａｒ：２０ｓｃｃｍ、圧力：６．６７Ｐａ（５０ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗの条件の下で、プラズマエッチング装置を用いて行う。
【００３９】
次いで、レジストマスク１０をマスクとして、ＳｉＯ２膜８をエッチングする。このエッチングでは、例えばＣ４Ｆ６を含むガスを用い、パワーを比較的高くする。具体的には、このエッチングは、例えば、Ｃ４Ｆ６：３０ｓｃｃｍ、Ｏ２：１５ｓｃｃｍ、Ａｒ：３００ｓｃｃｍ、圧力：４．００Ｐａ（３０ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗの条件の下で、プラズマエッチング装置を用いて行う。この結果、ＳｉＯ２膜８に配線溝のパターン（第１のパターン）が形成される。
【００４０】
続いて、図７（ａ）に示すように、レジストマスク１０及び反射防止膜９をアッシングにより除去する。
【００４１】
そして、層間絶縁膜であるポーラスシリカ膜４に、ビアホールのパターンを形成する。ここでは、ＳｉＯ２膜８に形成された配線溝のパターンに対して、トリレベル技術を用いる。
【００４２】
具体的には、先ず、図７（ｂ）に示すように、ＳｉＯ２膜８の段差を埋めて平坦化する下層樹脂膜（有機膜）２１を形成する。次に、下層樹脂膜２１上に、下層樹脂膜２１のエッチングの際にマスクとして使用するＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜（無機膜）２２を形成する。続いて、ＳＯＧ膜２２上に、有機系の感光性ＡｒＦレジストを塗布し、これに露光及び現像を施すことにより、ビアホールのパターンが形成されたレジストマスク（感光性レジスト膜）２３を形成する。ビアホールの直径は、例えば１００ｎｍ程度である。
【００４３】
次に、図８（ａ）に示すように、レジストマスク２３をマスクとして、ＳＯＧ膜２２をエッチングする。次いで、ＳＯＧ膜２２をマスクとして、下層樹脂膜２１をエッチングすると同時に、レジストマスク２３を除去する。
【００４４】
続いて、図８（ｂ）に示すように、下層樹脂膜２１をマスクとして、ＳｉＯ２膜８、ＳｉＣ膜７、ＳｉＯ２膜６及びＳｉＣ膜５（４層のハードマスク）をエッチングすることにより、これらの膜にビアホールのパターン（第２のパターン）を形成する。
【００４５】
ＳｉＯ２膜８のエッチングは、例えば、Ｃ４Ｆ６：３０ｓｃｃｍ、Ｏ２：１５ｓｃｃｍ、Ａｒ：３００ｓｃｃｍ、圧力：４．００Ｐａ（３０ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗの条件の下で、プラズマエッチング装置を用いて行う。
【００４６】
ＳｉＣ膜７のエッチングは、例えば、ＣＨ２Ｆ２：３０ｓｃｃｍ、Ｏ２：２０ｓｃｃｍ、Ａｒ：５０ｓｃｃｍ、Ｎ２：５０ｓｃｃｍ、圧力：２．６７Ｐａ（２０ｍＴｏｒｒ）、ＲＦ電源パワー：２００Ｗの条件の下で、プラズマエッチング装置を用いて行う。
【００４７】
ＳｉＯ２膜６のエッチングは、例えば、Ｃ４Ｆ６：２０ｓｃｃｍ、Ｏ２：１５ｓｃｃｍ、Ａｒ：２００ｓｃｃｍ、圧力：４．００Ｐａ（３０ｍＴｏｒｒ）、ＲＦ電源パワー：１５００Ｗの条件の下で、プラズマエッチング装置を用いて行う。
【００４８】
ＳｉＣ膜５のエッチングは、例えば、ＣＨ２Ｆ２：３０ｓｃｃｍ、Ｏ２：２０ｓｃｃｍ、Ａｒ：５０ｓｃｃｍ、Ｎ２：５０ｓｃｃｍ、圧力：２．６７Ｐａ（２０ｍＴｏｒｒ）、ＲＦ電源パワー：２００Ｗの条件の下で、プラズマエッチング装置を用いて行う。
【００４９】
これらの一連のエッチングの結果、ＳｉＣ膜７、ＳｉＯ２膜６及びＳｉＣ膜５にビアホールのパターン（第２のパターン）が形成される。
【００５０】
次に、図９（ａ）に示すように、下層樹脂膜２１をアッシングにより除去する。
【００５１】
次いで、図９（ｂ）に示すように、ＳｉＯ２膜８及び６をマスクとして、ＳｉＣ膜７及び５をエッチングする。このエッチングは、例えば、ＣＨ２Ｆ２：３０ｓｃｃｍ、Ｏ２：２０ｓｃｃｍ、Ａｒ：５０ｓｃｃｍ、Ｎ２：５０ｓｃｃｍ、圧力：２．６７Ｐａ（２０ｍＴｏｒｒ）、ＲＦ電源パワー：２００Ｗの条件の下で、プラズマエッチング装置を用いて行う。この結果、ＳｉＣ膜７に配線溝のパターンが形成され、ＳｉＣ膜５にビアホールのパターンが形成される。
【００５２】
その後、図１０（ａ）に示すように、ＳｉＣ膜７をマスクとして、ＳｉＯ２膜６をエッチングし、ＳｉＣ膜５をマスクとして、ポーラスシリカ膜４をエッチングすると共に、ＳｉＯ２膜８を除去する。このエッチングは、例えば、ＣＦ４：５０ｓｃｃｍ、ＣＨＦ３：１００ｓｃｃｍ、Ａｒ：５０ｓｃｃｍ、Ｎ２：１０ｓｃｃｍ、圧力：２６．７Ｐａ（２００ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗの条件の下で、プラズマエッチング装置を用いて行う。このエッチングによりポーラスシリカ膜４に形成された孔は、ビアホールの一部となる。また、ＳｉＯ２膜６に配線溝のパターンが形成される。
【００５３】
続いて、図１０（ｂ）に示すように、エッチングにより、ＳｉＣ膜５の露出している部位を除去すると共に、ＳｉＣ膜７を薄くする。このエッチングは、例えば、ＣＨ２Ｆ２：３０ｓｃｃｍ、Ｏ２：１５ｓｃｃｍ、Ａｒ：５０ｓｃｃｍ、Ｎ２：７５ｓｃｃｍ、圧力：２．６７Ｐａ（２０ｍＴｏｒｒ）、ＲＦ電源パワー：１５０Ｗの条件の下で、プラズマエッチング装置を用いて行う。この結果、ＳｉＣ膜５に配線溝のパターンが形成される。
【００５４】
次に、ＳｉＣ膜７をマスクとして、ポーラスシリカ膜４のエッチングを行うことにより、図１１（ａ）に示すように、配線溝２５を形成すると同時に、ＳｉＣ膜３まで到達するビアホール２４を形成する。このエッチングは、例えば、ＣＦ４：５０ｓｃｃｍ、ＣＨＦ３：１００ｓｃｃｍ、Ａｒ：５０ｓｃｃｍ、Ｎ２：１０ｓｃｃｍ、圧力：２６．７Ｐａ（２００ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗの条件の下で、プラズマエッチング装置を用いて行う。
【００５５】
次いで、図１１（ｂ）に示すように、エッチングにより、ＳｉＣ膜３の露出している部位及びＳｉＣ７を除去する。このエッチングは、例えば、ＣＨ２Ｆ２：３０ｓｃｃｍ、Ｏ２：１５ｓｃｃｍ、Ａｒ：５０ｓｃｃｍ、Ｎ２：７５ｓｃｃｍ、圧力：２．６７Ｐａ（２０ｍＴｏｒｒ）、ＲＦ電源パワー：１５０Ｗの条件の下で、プラズマエッチング装置を用いて行う。このエッチングの結果、ビアホール２４が下層のＣｕ配線２まで到達する。
【００５６】
その後、図１２（ａ）に示すように、配線溝２５及びビアホール２４内に、Ｃｕ膜（配線材料）２６を埋め込み、図１１（ｂ）に示すように、Ｃｕ膜２６にＣＭＰを施すことにより、Ｃｕ配線２７を形成する。その後、必要に応じて、更に層間絶縁膜及び配線等の形成を行い、半導体装置を完成させる。
【００５７】
図１３は、第２の実施形態を適用して製造した半導体装置の構造を示す断面図である。図１３に示す例では、上述の実施形態に係る製造方法により、少なくとも２層の多層配線が形成されている。そして、最上層のＣｕ配線２７及びポーラスシリカ膜４上に、ＳｉＮ等からなるパッシベーション膜３１が形成されている。更に、パッシベーション膜３１上に、ＳｉＯ膜３２及びＳｉＮ膜３３からなるカバー膜が形成されている。カバー膜には、適宜パッド引出用の開口部（図示せず）が形成されている。
【００５８】
このような第２の実施形態によっても、ハードマスクを４層構造とし、ポーラスシリカ膜４のエッチング時には、ポーラスシリカ膜４との選択比が高いＳｉＣ膜７をマスクとして用いている。このため、第１の実施形態と同様に、ハードマスクの変形は極めて生じにくく、この変形を原因とするリークを抑制することができる。
【００５９】
なお、層間絶縁膜の材料は特に限定されるものではなく、有機低誘電率膜を用いてもよく、また、シリコン酸化膜を用いてもよい。また、エッチングストッパ膜としては、シリコン炭化膜の他に、例えばシリコン窒化膜を用いてもよい。第１のハードマスクとしては、シリコン炭化膜の他に、シリコン窒化膜又はシリコン酸窒化膜を用いてもよい。第３のハードマスクとしては、シリコン炭化膜の他に、シリコン窒化膜を用いてもよい。
【００６０】
例えば、第３のハードマスクとしてシリコン炭化膜（ＳｉＣ膜）を用い、第１のハードマスクとしてシリコン窒化膜（ＳｉＮ膜）を用いた場合、シリコン窒化膜をシリコン炭化膜より速い速度でエッチングすることができるので、第１のハードマスクをエッチングする際の第３のハードマスクの膜厚の減少量が低減する。このため、第３のハードマスクをより薄い厚さにすることが可能となる。この結果、第４のハードマスク（ＳｉＯ２膜）を用いた第３のハードマスクのエッチングが容易になる。
【００６１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６２】
（付記１） ダマシン法により配線を形成する工程を有する半導体装置の製造方法において、
導電層上に、エッチングストッパ膜及び層間絶縁膜を順次形成する工程と、
前記層間絶縁膜上に、第１のハードマスクとして、シリコン炭化膜、シリコン窒化膜又はシリコン酸窒化膜を形成する工程と、
前記第１のハードマスク上に、第２のハードマスクとして、シリコン酸化膜を形成する工程と、
前記第２のハードマスク上に、第３のハードマスクとして、シリコン炭化膜又はシリコン窒化膜を形成する工程と、
前記第３のハードマスク上に、第４のハードマスクとして、シリコン酸化膜を形成する工程と、
前記第４のハードマスクにパターンを形成する工程と、
前記第４のハードマスクを用いて前記第３のハードマスクをエッチングする工程と、
前記第３のハードマスクを用いて前記第２のハードマスクをエッチングする工程と、
前記第３のハードマスクを用いて前記第１のハードマスクをエッチングする工程と、
前記第３のハードマスクを用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に前記エッチングストッパ膜まで到達する開口部を形成する工程と、
前記エッチングストッパ膜の前記層間絶縁膜に形成された開口部から露出する部分をエッチングする工程と、
前記開口部内に配線材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【００６３】
（付記２） 前記層間絶縁膜として、低誘電率絶縁膜を用いることを特徴とする付記１に記載の半導体装置の製造方法。
【００６４】
（付記３） 前記層間絶縁膜として、無機系の絶縁膜を用いることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００６５】
（付記４） 前記層間絶縁膜として、多孔質絶縁膜を用いることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００６６】
（付記５） 前記層間絶縁膜として、ポーラスシリカ膜を用いることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００６７】
（付記６） 前記エッチングストッパ膜は、シリコン炭化膜又はシリコン窒化膜であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００６８】
（付記７） 前記第３のハードマスクの厚さを、前記第１のハードマスクの２倍以上とすることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００６９】
（付記８） 前記エッチングストッパ膜をエッチングする工程は、前記第３のハードマスクを除去する工程を有することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
【００７０】
（付記９） 前記第３のハードマスクを用いて前記第２のハードマスクをエッチングする工程は、前記第４のハードマスクを除去する工程を有することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
【００７１】
（付記１０） 前記第４のハードマスクにパターンを形成する工程は、
第１のレジストマスクを用いて前記第４のハードマスクに第１のパターンを形成する工程と、
前記第１のレジストマスクを除去する工程と、
全面に樹脂膜を形成する工程と、
第２のレジストマスクを用いて前記樹脂膜にパターンを形成する工程と、
前記樹脂膜をマスクとして用いて前記第４のハードマスクに第２のパターンを形成する工程と、
前記樹脂膜を除去する工程と、
を有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【００７２】
（付記１１） 前記第１のパターンは、配線溝のパターンであり、前記第２のパターンは、ビアホールのパターンであることを特徴とする付記１０に記載の半導体装置の製造方法。
【００７３】
（付記１２） 前記第４のハードマスクに第２のパターンを形成する工程の後に、前記樹脂膜を用いて前記第３及び第２のハードマスクをエッチングする工程を有することを特徴とする付記１０又は１１に記載の半導体装置の製造方法。
【００７４】
（付記１３） 前記第４のハードマスクを用いて前記第３のハードマスクをエッチングする工程は、前記第１のハードマスクをエッチングする工程を有することを特徴とする付記１２に記載の半導体装置の製造方法。
【００７５】
（付記１４） 前記第３のハードマスクを用いて前記第２のハードマスクをエッチングする工程は、前記層間絶縁膜に前記層間絶縁膜の厚さよりも浅い孔を形成する工程を有することを特徴とする付記１３に記載の半導体装置の製造方法。
【００７６】
（付記１５） 前記開口部は、前記第１のパターンに基づいて形成された配線溝部と、前記第２のパターンに基づいて形成されたビアホール部と、を有することを特徴とする付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００７７】
【発明の効果】
以上詳述したように、本発明によれば、第１乃至第４のハードマスクを用いて、層間絶縁膜の加工を行い、開口部の形成時には、ハードマスクと層間絶縁膜との間に高い選択比を確保することができる。このため、所望の形状の配線を得ることができ、微細化に伴う配線間のリークを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図１に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図２に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図３に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】図４に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】図６に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】図７に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】図８に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】図９に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】図１０に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】図１１に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】第２の実施形態を適用して製造した半導体装置の構造を示す断面図である。
【図１４】ダマシン法におけるＣＭＰの進行を工程順に示す断面図である。
【図１５】ＡｒＦレジストを用いたエッチングの進行を工程順に示す断面図である。
【図１６】従来のダマシン法を採用した半導体装置の製造方法を工程順に示す断面図である。
【図１７】デュアルダマシン法におけるレジストマスクの形成方法を工程順に示す断面図である。
【符号の説明】
１：層間絶縁膜
２：Ｃｕ配線
３：ＳｉＣ膜（エッチングストッパ膜）
４：ポーラスシリカ膜（層間絶縁膜）
５：ＳｉＣ膜（第１のハードマスク）
６：ＳｉＯ２膜（第２のハードマスク）
７：ＳｉＣ膜（第３のハードマスク）
８：ＳｉＯ２膜（第４のハードマスク）
９：反射防止膜
１０：レジストマスク
１１：Ｃｕ膜
１２：Ｃｕ配線
１３：配線溝
２１：下層樹脂膜
２２：ＳＯＧ膜
２３：レジストマスク
２４：ビアホール
２５：配線溝
２６：Ｃｕ膜
２７：Ｃｕ配線

Claims (10)

  1. ダマシン法により配線を形成する工程を有する半導体装置の製造方法において、
    導電層上に、エッチングストッパ膜及び層間絶縁膜を順次形成する工程と、
    前記層間絶縁膜上に、第１のハードマスクとして、シリコン炭化膜、シリコン窒化膜又はシリコン酸窒化膜を形成する工程と、
    前記第１のハードマスク上に、第２のハードマスクとして、シリコン酸化膜を形成する工程と、
    前記第２のハードマスク上に、第３のハードマスクとして、シリコン炭化膜又はシリコン窒化膜を形成する工程と、
    前記第３のハードマスク上に、第４のハードマスクとして、シリコン酸化膜を形成する工程と、
    前記第４のハードマスクにパターンを形成する工程と、
    前記第４のハードマスクを用いて前記第３のハードマスクをエッチングする工程と、
    前記第３のハードマスクを用いて前記第２のハードマスクをエッチングする工程と、
    前記第３のハードマスクを用いて前記第１のハードマスクをエッチングする工程と、
    前記第３のハードマスクを用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に前記エッチングストッパ膜まで到達する開口部を形成する工程と、
    前記エッチングストッパ膜の前記層間絶縁膜に形成された開口部から露出する部分をエッチングする工程と、
    前記開口部内に配線材料を埋め込む工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記層間絶縁膜として、無機系の絶縁膜を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記層間絶縁膜として、ポーラスシリカ膜を用いることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第３のハードマスクの厚さを、前記第１のハードマスクの２倍以上とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記エッチングストッパ膜をエッチングする工程は、前記第３のハードマスクを除去する工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第３のハードマスクを用いて前記第２のハードマスクをエッチングする工程は、前記第４のハードマスクを除去する工程を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第４のハードマスクにパターンを形成する工程は、
    第１のレジストマスクを用いて前記第４のハードマスクに第１のパターンを形成する工程と、
    前記第１のレジストマスクを除去する工程と、
    全面に樹脂膜を形成する工程と、
    第２のレジストマスクを用いて前記樹脂膜にパターンを形成する工程と、
    前記樹脂膜をマスクとして用いて前記第４のハードマスクに第２のパターンを形成する工程と、
    前記樹脂膜を除去する工程と、
    を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第１のパターンは、配線溝のパターンであり、前記第２のパターンは、ビアホールのパターンであることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第３のハードマスクを用いて前記第２のハードマスクをエッチングする工程は、前記層間絶縁膜に前記層間絶縁膜の厚さよりも浅い孔を形成する工程を有することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
  10. 前記開口部は、前記第１のパターンに基づいて形成された配線溝部と、前記第２のパターンに基づいて形成されたビアホール部と、を有することを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296835A (ja) * 2003-03-27 2004-10-21 Applied Materials Inc ダマシン構造を形成する方法
JP2007529905A (ja) * 2004-03-19 2007-10-25 ラム リサーチ コーポレーション プラズマ加工システムによる基板エッチング法
US7799693B2 (en) 2004-07-23 2010-09-21 Nec Electronics Corporation Method for manufacturing a semiconductor device
JP2012064713A (ja) * 2010-09-15 2012-03-29 Toshiba Corp 半導体装置の製造方法
JP2016510515A (ja) * 2013-02-08 2016-04-07 日本テキサス・インスツルメンツ株式会社 金属コンタクト開口を形成する方法
US11908731B2 (en) 2021-05-13 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Via-first self-aligned interconnect formation process

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3757213B2 (ja) * 2003-03-18 2006-03-22 富士通株式会社 半導体装置の製造方法
JP4160569B2 (ja) * 2004-05-31 2008-10-01 株式会社東芝 半導体装置の製造方法
KR100670666B1 (ko) * 2005-06-28 2007-01-17 주식회사 하이닉스반도체 반도체 소자 제조 방법
JP4868840B2 (ja) * 2005-11-30 2012-02-01 Ｊｓｒ株式会社 半導体装置の製造方法
US20070205507A1 (en) * 2006-03-01 2007-09-06 Hui-Lin Chang Carbon and nitrogen based cap materials for metal hard mask scheme
KR101348280B1 (ko) 2007-07-06 2014-01-10 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
US7981308B2 (en) 2007-12-31 2011-07-19 Robert Bosch Gmbh Method of etching a device using a hard mask and etch stop layer
KR20090128902A (ko) * 2008-06-11 2009-12-16 크로스텍 캐피탈, 엘엘씨 이중 하드마스크막을 이용한 씨모스이미지센서 제조 방법
JP5391594B2 (ja) * 2008-07-02 2014-01-15 富士通セミコンダクター株式会社 半導体装置の製造方法
US20100022091A1 (en) * 2008-07-25 2010-01-28 Li Siyi Method for plasma etching porous low-k dielectric layers
JP5407340B2 (ja) 2009-01-07 2014-02-05 富士通セミコンダクター株式会社 配線の形成方法
JP2013026265A (ja) * 2011-07-15 2013-02-04 Sony Corp プラズマ処理方法、プラズマ処理装置、及び、半導体装置の製造方法
JP6061610B2 (ja) * 2012-10-18 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6308727B2 (ja) * 2013-06-13 2018-04-11 キヤノン株式会社 電子デバイスの製造方法
US9679804B1 (en) 2016-07-29 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-patterning to form vias with straight profiles
US10522750B2 (en) * 2018-02-19 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Multiply spin-coated ultra-thick hybrid hard mask for sub 60nm MRAM devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4218857B2 (ja) 1999-06-09 2009-02-04 太陽テクノサービス株式会社 塩素化合物除去剤
JP2001077196A (ja) 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
JP2002222860A (ja) 2001-01-29 2002-08-09 Sony Corp 半導体装置の作成方法
US20030119305A1 (en) * 2001-12-21 2003-06-26 Huang Robert Y. S. Mask layer and dual damascene interconnect structure in a semiconductor device
JP3757213B2 (ja) * 2003-03-18 2006-03-22 富士通株式会社 半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296835A (ja) * 2003-03-27 2004-10-21 Applied Materials Inc ダマシン構造を形成する方法
JP2007529905A (ja) * 2004-03-19 2007-10-25 ラム リサーチ コーポレーション プラズマ加工システムによる基板エッチング法
KR101221158B1 (ko) 2004-03-19 2013-01-18 램 리써치 코포레이션 플라즈마 프로세싱 시스템에서의 기판 에칭의 최적화 방법
US7799693B2 (en) 2004-07-23 2010-09-21 Nec Electronics Corporation Method for manufacturing a semiconductor device
JP2012064713A (ja) * 2010-09-15 2012-03-29 Toshiba Corp 半導体装置の製造方法
JP2016510515A (ja) * 2013-02-08 2016-04-07 日本テキサス・インスツルメンツ株式会社 金属コンタクト開口を形成する方法
US11908731B2 (en) 2021-05-13 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Via-first self-aligned interconnect formation process

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