JP2000188330A - デュアルダマシン配線の形成方法 - Google Patents
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Abstract
(57)【要約】
【課題】 エッチング工程において層間絶縁膜のエッチ
ング残りに起因して配線内に異物が残存することがな
く、配線不良を生じることがないデュアルダマシン配線
の形成方法を提供する。 【解決手段】 下層導体層２１上に層間絶縁膜２２を形
成し、この層間絶縁膜２２上にビアホールパターン３１
の開口を有するレジスト膜２３を形成する。そして、こ
のレジスト膜２３をマスクとして層間絶縁膜２２をエッ
チングしてビアホール３２を形成し、ホール３２内を層
間絶縁膜よりもエッチング速度が速い材料で埋め込むこ
とにより埋込膜２４を形成する。その後、埋込膜２２上
に配線溝パターン３３の開口を有するレジスト膜２５を
形成し、このレジスト膜２５をマスクとして埋込膜２４
及び層間絶縁膜２２をエッチングして層間絶縁膜２２に
配線溝３４を形成する。
ング残りに起因して配線内に異物が残存することがな
く、配線不良を生じることがないデュアルダマシン配線
の形成方法を提供する。 【解決手段】 下層導体層２１上に層間絶縁膜２２を形
成し、この層間絶縁膜２２上にビアホールパターン３１
の開口を有するレジスト膜２３を形成する。そして、こ
のレジスト膜２３をマスクとして層間絶縁膜２２をエッ
チングしてビアホール３２を形成し、ホール３２内を層
間絶縁膜よりもエッチング速度が速い材料で埋め込むこ
とにより埋込膜２４を形成する。その後、埋込膜２２上
に配線溝パターン３３の開口を有するレジスト膜２５を
形成し、このレジスト膜２５をマスクとして埋込膜２４
及び層間絶縁膜２２をエッチングして層間絶縁膜２２に
配線溝３４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は多層配線技術等に使
用されるデュアルダマシン配線の形成方法に関する。
用されるデュアルダマシン配線の形成方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の多層配線を形成す
る方法として埋め込み配線（Damascene）技術が有効で
ある。その中でも、上層の配線が形成される配線溝と、
前記上層配線と下層配線又は基板とを接続するビアホー
ル又はコンタクトホール（以下、両者を含めてビアホー
ルという）とを絶縁膜に形成した後、前記配線溝とビア
ホールとに同時に金属膜を埋め込んで配線とビアとを同
時に形成するデュアルダマシン技術は、製造工程の簡略
化及びＴＡＴ（Turn-and-Around-Time）の迅速化によ
り、製造コストを著しく低減することができるという利
点がある。
る方法として埋め込み配線（Damascene）技術が有効で
ある。その中でも、上層の配線が形成される配線溝と、
前記上層配線と下層配線又は基板とを接続するビアホー
ル又はコンタクトホール（以下、両者を含めてビアホー
ルという）とを絶縁膜に形成した後、前記配線溝とビア
ホールとに同時に金属膜を埋め込んで配線とビアとを同
時に形成するデュアルダマシン技術は、製造工程の簡略
化及びＴＡＴ（Turn-and-Around-Time）の迅速化によ
り、製造コストを著しく低減することができるという利
点がある。
【０００３】図１５はこの従来のデュアルダマシン技術
による配線形成方法を工程順に示す断面図である。先
ず、図１５（ａ）に示すように、シリコン基板１上に層
間絶縁膜としてシリコン酸化（ＳｉＯ2）膜２を形成
し、更にその上にシリコン窒化（ＳｉＮ）膜３を形成
し、このシリコン窒化膜３上にレジスト膜４を形成し、
このレジスト膜４をフォトリソグラフィによりビアホー
ルのパターンにパターニングする。その後、このレジス
ト膜４をマスクとしてシリコン窒化膜３をプラズマエッ
チングし、シリコン窒化膜３にビアホールパターン５を
形成する。
による配線形成方法を工程順に示す断面図である。先
ず、図１５（ａ）に示すように、シリコン基板１上に層
間絶縁膜としてシリコン酸化（ＳｉＯ2）膜２を形成
し、更にその上にシリコン窒化（ＳｉＮ）膜３を形成
し、このシリコン窒化膜３上にレジスト膜４を形成し、
このレジスト膜４をフォトリソグラフィによりビアホー
ルのパターンにパターニングする。その後、このレジス
ト膜４をマスクとしてシリコン窒化膜３をプラズマエッ
チングし、シリコン窒化膜３にビアホールパターン５を
形成する。
【０００４】その後、図１５（ｂ）に示すように、全面
にシリコン酸化膜６を形成する。次いで、このシリコン
酸化膜６の表面をＣＭＰ(Chemical mechanical Polishi
ng；化学的機械的研磨)して平坦化する。
にシリコン酸化膜６を形成する。次いで、このシリコン
酸化膜６の表面をＣＭＰ(Chemical mechanical Polishi
ng；化学的機械的研磨)して平坦化する。
【０００５】次いで、図１５（ｃ）に示すように、シリ
コン酸化膜６上にレジスト膜７を形成し、このレジスト
膜７を配線溝のパターン９にパターニングする。その
後、レジスト膜７及びシリコン窒化膜３をマスクとして
エッチングすることにより、シリコン酸化膜２にビアホ
ールを開口し、シリコン酸化膜６に配線溝を形成する。
この場合に、シリコン酸化膜とシリコン窒化膜とのエッ
チング選択比（シリコン酸化膜のエッチング速度／シリ
コン窒化膜のエッチング速度）が高いエッチング方法で
エッチングすることにより、ビアホールの開口が終了す
るまで、シリコン窒化膜３はマスクとして残存する。
コン酸化膜６上にレジスト膜７を形成し、このレジスト
膜７を配線溝のパターン９にパターニングする。その
後、レジスト膜７及びシリコン窒化膜３をマスクとして
エッチングすることにより、シリコン酸化膜２にビアホ
ールを開口し、シリコン酸化膜６に配線溝を形成する。
この場合に、シリコン酸化膜とシリコン窒化膜とのエッ
チング選択比（シリコン酸化膜のエッチング速度／シリ
コン窒化膜のエッチング速度）が高いエッチング方法で
エッチングすることにより、ビアホールの開口が終了す
るまで、シリコン窒化膜３はマスクとして残存する。
【０００６】その後、レジスト膜７を除去し、ビアホー
ル及び配線溝に導電材料を埋め込み、ビア及び配線を形
成する。
ル及び配線溝に導電材料を埋め込み、ビア及び配線を形
成する。
【０００７】この従来のデュアルダマシン配線の形成方
法においては、図１５（ｃ）に示すように、ビアホール
パターン５と配線溝パターン９との間にずれが生じた場
合、配線とビアとの間の接触面積が小さくなり、接触抵
抗が高くなるという難点がある。また、ビアホールのア
スペクト比が高くなると、即ちビアホールの幅に対する
深さの比が大きくなると、ストッパとなるシリコン窒化
膜３に対するシリコン酸化膜２のエッチング選択比を極
めて高くする必要があるが、そのようなエッチング条件
を実施することは工程上困難である。更に、図１５
（ｃ）に示すように、エッチング後のビアホールの上縁
部が大きくエッチングされてしまい、所謂肩落ちが生じ
る。
法においては、図１５（ｃ）に示すように、ビアホール
パターン５と配線溝パターン９との間にずれが生じた場
合、配線とビアとの間の接触面積が小さくなり、接触抵
抗が高くなるという難点がある。また、ビアホールのア
スペクト比が高くなると、即ちビアホールの幅に対する
深さの比が大きくなると、ストッパとなるシリコン窒化
膜３に対するシリコン酸化膜２のエッチング選択比を極
めて高くする必要があるが、そのようなエッチング条件
を実施することは工程上困難である。更に、図１５
（ｃ）に示すように、エッチング後のビアホールの上縁
部が大きくエッチングされてしまい、所謂肩落ちが生じ
る。
【０００８】このような図１５に示す従来技術の欠点を
解消した従来のデュアルダマシン配線の形成方法として
図１６に示すものがある（特開平８−３３５６３４号公
報及び特開平１０−２２３７５５号公報）。図１６
（ａ）乃至（ｄ）はこの従来の他のデュアルダマシン配
線の形成方法を工程順に示す断面図である。図１６
（ａ）に示すように、シリコン基板１１上にシリコン酸
化膜１２を形成し、このシリコン酸化膜１２をフォトリ
ソグラフィによりエッチングしてビアホール１３を形成
する。
解消した従来のデュアルダマシン配線の形成方法として
図１６に示すものがある（特開平８−３３５６３４号公
報及び特開平１０−２２３７５５号公報）。図１６
（ａ）乃至（ｄ）はこの従来の他のデュアルダマシン配
線の形成方法を工程順に示す断面図である。図１６
（ａ）に示すように、シリコン基板１１上にシリコン酸
化膜１２を形成し、このシリコン酸化膜１２をフォトリ
ソグラフィによりエッチングしてビアホール１３を形成
する。
【０００９】次いで、図１６（ｂ）に示すように、全面
に有機化合物を塗布してビアホール１３を有機化合物膜
１４で埋め込むと共に、シリコン酸化膜１２及び有機化
合物膜１４の上にレジスト膜１５を形成し、このレジス
ト膜１５をフォトリソグラフィにより配線溝のパターン
１６にパターニングする。この有機化合物は層間絶縁膜
であるシリコン酸化膜に対するエッチング選択比が１／
２以下である。
に有機化合物を塗布してビアホール１３を有機化合物膜
１４で埋め込むと共に、シリコン酸化膜１２及び有機化
合物膜１４の上にレジスト膜１５を形成し、このレジス
ト膜１５をフォトリソグラフィにより配線溝のパターン
１６にパターニングする。この有機化合物は層間絶縁膜
であるシリコン酸化膜に対するエッチング選択比が１／
２以下である。
【００１０】次いで、図１６（ｃ）に示すように、この
レジスト膜１５の配線パターンをマスクとして、有機化
合物膜１４及びシリコン酸化膜１２をプラズマエッチン
グすることにより、配線溝１６を形成する。この場合
に、ビアホール１３内に埋め込まれた有機化合物膜１４
よりもシリコン酸化膜１２の方がエッチング選択比が高
いので、配線溝１６をエッチングしている間、有機化合
物膜１４はビアホール１３内にとどまる。
レジスト膜１５の配線パターンをマスクとして、有機化
合物膜１４及びシリコン酸化膜１２をプラズマエッチン
グすることにより、配線溝１６を形成する。この場合
に、ビアホール１３内に埋め込まれた有機化合物膜１４
よりもシリコン酸化膜１２の方がエッチング選択比が高
いので、配線溝１６をエッチングしている間、有機化合
物膜１４はビアホール１３内にとどまる。
【００１１】その後、レジスト膜１５及び有機化合物膜
１４を除去することにより、配線溝１６と共に、ビアホ
ール１３が形成される。そして、これらの配線溝１６及
びビアホール１３を導電材料で埋め込むことにより、配
線及びビアが形成される。
１４を除去することにより、配線溝１６と共に、ビアホ
ール１３が形成される。そして、これらの配線溝１６及
びビアホール１３を導電材料で埋め込むことにより、配
線及びビアが形成される。
【００１２】このように構成された従来方法において
は、図１６（ｃ）に示すように、ビアホールと配線溝と
の間にずれが生じても、図１６（ｄ）に示すように、ビ
アホール１３に埋め込まれたビアと配線溝１６埋め込ま
れた配線との間の接触面積は小さくならない。このた
め、両者の接触抵抗は十分に低いものである。また、図
１５に示す従来技術においては、ビアホールのアスペク
ト比が大きくなると、シリコン窒化膜３に対するシリコ
ン酸化膜のエッチング選択比を極めて高くする必要があ
ったが、図１６に示す従来技術においては、そのような
エッチング条件をとる必要がない。
は、図１６（ｃ）に示すように、ビアホールと配線溝と
の間にずれが生じても、図１６（ｄ）に示すように、ビ
アホール１３に埋め込まれたビアと配線溝１６埋め込ま
れた配線との間の接触面積は小さくならない。このた
め、両者の接触抵抗は十分に低いものである。また、図
１５に示す従来技術においては、ビアホールのアスペク
ト比が大きくなると、シリコン窒化膜３に対するシリコ
ン酸化膜のエッチング選択比を極めて高くする必要があ
ったが、図１６に示す従来技術においては、そのような
エッチング条件をとる必要がない。
【００１３】
【発明が解決しようとする課題】しかしながら、この従
来のデュアルダマシンの形成方法においては、以下に示
す問題点がある。即ち、図１６（ａ）に示すように、ビ
アホール１３をエッチングにより形成する際、エッチン
グの特性上、ビアホール１３は上部開口部の方が横断面
積が広く、底部の方が横断面積が狭くなる。このため、
ビアホール１３の側面は上方が後方に反るように若干傾
斜している。
来のデュアルダマシンの形成方法においては、以下に示
す問題点がある。即ち、図１６（ａ）に示すように、ビ
アホール１３をエッチングにより形成する際、エッチン
グの特性上、ビアホール１３は上部開口部の方が横断面
積が広く、底部の方が横断面積が狭くなる。このため、
ビアホール１３の側面は上方が後方に反るように若干傾
斜している。
【００１４】このように、ビアホール１３の側面が傾斜
しているため、図１６（ｃ）の工程で、エッチングによ
り配線溝１６を形成しようとすると、有機化合物膜１４
のエッチング選択比がシリコン酸化膜１２のエッチング
選択比よりも小さいために、この有機化合物膜１４の上
端部の側縁に張り出している部分がシリコン酸化膜１２
に対するエッチングマスクとなり、その直下に、シリコ
ン酸化膜１２のエッチング残りが生じる。このため、図
１６（ｄ）に示すように、有機化合物膜１４を除去した
後も、ビアホール１３の上端部にシリコン酸化膜からな
る突起物１７が残存する。この突起物１７が配線内に混
在し、配線の導電不良等を生じさせる。
しているため、図１６（ｃ）の工程で、エッチングによ
り配線溝１６を形成しようとすると、有機化合物膜１４
のエッチング選択比がシリコン酸化膜１２のエッチング
選択比よりも小さいために、この有機化合物膜１４の上
端部の側縁に張り出している部分がシリコン酸化膜１２
に対するエッチングマスクとなり、その直下に、シリコ
ン酸化膜１２のエッチング残りが生じる。このため、図
１６（ｄ）に示すように、有機化合物膜１４を除去した
後も、ビアホール１３の上端部にシリコン酸化膜からな
る突起物１７が残存する。この突起物１７が配線内に混
在し、配線の導電不良等を生じさせる。
【００１５】本発明はかかる問題点に鑑みてなされたも
のであって、エッチング工程において層間絶縁膜のエッ
チング残りに起因して配線内に異物が残存することがな
く、配線不良を生じることがないデュアルダマシン配線
の形成方法を提供することを目的とする。
のであって、エッチング工程において層間絶縁膜のエッ
チング残りに起因して配線内に異物が残存することがな
く、配線不良を生じることがないデュアルダマシン配線
の形成方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】本願第１発明に係るデュ
アルダマシン配線の形成方法は、下層導体層上に層間絶
縁膜を形成する工程と、この層間絶縁膜上にホールパタ
ーンの開口を有する第１レジスト膜を形成する工程と、
前記第１レジスト膜をマスクとして前記層間絶縁膜をエ
ッチングしてホールを形成する工程と、前記ホールを前
記層間絶縁膜よりもエッチング速度が速い材料で埋め込
むことにより埋込膜を形成する工程と、前記埋込膜上に
配線溝パターンの開口を有する第２レジスト膜を形成す
る工程と、この第２レジスト膜をマスクとして前記埋込
膜及び層間絶縁膜をエッチングして前記層間絶縁膜に配
線溝を形成する工程と、を有することを特徴とする。
アルダマシン配線の形成方法は、下層導体層上に層間絶
縁膜を形成する工程と、この層間絶縁膜上にホールパタ
ーンの開口を有する第１レジスト膜を形成する工程と、
前記第１レジスト膜をマスクとして前記層間絶縁膜をエ
ッチングしてホールを形成する工程と、前記ホールを前
記層間絶縁膜よりもエッチング速度が速い材料で埋め込
むことにより埋込膜を形成する工程と、前記埋込膜上に
配線溝パターンの開口を有する第２レジスト膜を形成す
る工程と、この第２レジスト膜をマスクとして前記埋込
膜及び層間絶縁膜をエッチングして前記層間絶縁膜に配
線溝を形成する工程と、を有することを特徴とする。
【００１７】本願第２発明に係るデュアルダマシン配線
の形成方法は、下層導体層上に層間絶縁膜を形成する工
程と、この層間絶縁膜上に配線溝パターンの開口を有す
る第１レジスト膜を形成する工程と、前記第１レジスト
膜をマスクとして前記層間絶縁膜をエッチングして配線
溝を形成する工程と、前記配線溝を前記層間絶縁膜より
もエッチング速度が速い材料で埋め込むことにより埋込
膜を形成する工程と、前記埋込膜上にホールパターンの
開口を有する第２レジスト膜を形成する工程と、この第
２レジスト膜をマスクとして前記埋込膜及び層間絶縁膜
をエッチングして前記層間絶縁膜にホールを形成する工
程と、を有することを特徴とする。
の形成方法は、下層導体層上に層間絶縁膜を形成する工
程と、この層間絶縁膜上に配線溝パターンの開口を有す
る第１レジスト膜を形成する工程と、前記第１レジスト
膜をマスクとして前記層間絶縁膜をエッチングして配線
溝を形成する工程と、前記配線溝を前記層間絶縁膜より
もエッチング速度が速い材料で埋め込むことにより埋込
膜を形成する工程と、前記埋込膜上にホールパターンの
開口を有する第２レジスト膜を形成する工程と、この第
２レジスト膜をマスクとして前記埋込膜及び層間絶縁膜
をエッチングして前記層間絶縁膜にホールを形成する工
程と、を有することを特徴とする。
【００１８】本願第３発明に係るデュアルダマシン配線
の形成方法は、下層導体層上に第１層間絶縁膜を形成す
る工程と、この第１層間絶縁膜上にホールパターンの開
口を有する第１レジスト膜を形成する工程と、前記第１
レジスト膜をマスクとして前記第１層間絶縁膜をエッチ
ングしてホールを形成する工程と、前記ホールを前記第
１層間絶縁膜よりもエッチング速度が速い材料で埋め込
むことにより埋込膜を形成する工程と、全面に第２層間
絶縁膜を形成する工程と、前記第２層間絶縁膜上に配線
溝パターンの開口を有する第２レジスト膜を形成する工
程と、前記第２レジスト膜をマスクとして前記第２層間
絶縁膜をエッチングすることにより配線溝を形成する工
程と、を有することを特徴とする。
の形成方法は、下層導体層上に第１層間絶縁膜を形成す
る工程と、この第１層間絶縁膜上にホールパターンの開
口を有する第１レジスト膜を形成する工程と、前記第１
レジスト膜をマスクとして前記第１層間絶縁膜をエッチ
ングしてホールを形成する工程と、前記ホールを前記第
１層間絶縁膜よりもエッチング速度が速い材料で埋め込
むことにより埋込膜を形成する工程と、全面に第２層間
絶縁膜を形成する工程と、前記第２層間絶縁膜上に配線
溝パターンの開口を有する第２レジスト膜を形成する工
程と、前記第２レジスト膜をマスクとして前記第２層間
絶縁膜をエッチングすることにより配線溝を形成する工
程と、を有することを特徴とする。
【００１９】本願第１発明及び第３発明においては、ホ
ール内に埋込膜を埋め込んだ後、配線溝形成のためのエ
ッチングを行うが、前記埋込膜は前記層間絶縁膜よりも
エッチング選択比が高い材料を使用し、前記埋込膜のエ
ッチング速度は前記層間絶縁膜のエッチング速度よりも
速いので、配線溝形成後、ホール内に残存する埋込膜の
表面はホールの上端縁よりも低い。このため、配線溝形
成のための層間絶縁膜のエッチング工程において、前記
埋込膜がエッチングマスクとなって層間絶縁膜のエッチ
ング残りが生じるということがなく、従来の突起物の残
存を回避することができる。
ール内に埋込膜を埋め込んだ後、配線溝形成のためのエ
ッチングを行うが、前記埋込膜は前記層間絶縁膜よりも
エッチング選択比が高い材料を使用し、前記埋込膜のエ
ッチング速度は前記層間絶縁膜のエッチング速度よりも
速いので、配線溝形成後、ホール内に残存する埋込膜の
表面はホールの上端縁よりも低い。このため、配線溝形
成のための層間絶縁膜のエッチング工程において、前記
埋込膜がエッチングマスクとなって層間絶縁膜のエッチ
ング残りが生じるということがなく、従来の突起物の残
存を回避することができる。
【００２０】本願第２発明においても、層間絶縁膜に配
線溝を形成した後、この配線溝を前記層間絶縁膜よりエ
ッチング速度が速い埋込膜で埋め込み、その後ホール形
成のためのエッチングを行うから、ホール側面の層間絶
縁膜にはエッチング残りが生じない。
線溝を形成した後、この配線溝を前記層間絶縁膜よりエ
ッチング速度が速い埋込膜で埋め込み、その後ホール形
成のためのエッチングを行うから、ホール側面の層間絶
縁膜にはエッチング残りが生じない。
【００２１】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１（ａ）乃至
（ｃ）及び図２（ａ）乃至（ｃ）は本発明の実施例に係
るデュアルダマシン配線の形成方法を工程順に示す断面
図である。図１（ａ）に示すように、導体層２１上に、
シリコン酸化膜等の層間絶縁膜２２を形成し、この層間
絶縁膜２２上にレジスト膜２３を塗布した後、レジスト
膜２３を露光現像することにより、ビアホール形成用の
開口パターン３１を形成する。導体層２１は、多層配線
構造の下層配線又は半導体素子が形成された基板であ
る。層間絶縁膜２２の厚さは、配線溝とビアホール（以
下、コンタクトホールも含めてビアホールという）とを
形成するのに十分な厚さを有する。レジスト膜２３はビ
アホール形成用の感光性有機膜である。なお、導体層２
１が多層配線の下層配線である場合は、その上の層間絶
縁膜に形成されるホールはスルーホールといわれ、導体
層２１が半導体基板である場合は、その上の層間絶縁膜
に形成されるホールはコンタクトホールといわれるが、
本発明においては、両者を含めてビアホールという。
付の図面を参照して具体的に説明する。図１（ａ）乃至
（ｃ）及び図２（ａ）乃至（ｃ）は本発明の実施例に係
るデュアルダマシン配線の形成方法を工程順に示す断面
図である。図１（ａ）に示すように、導体層２１上に、
シリコン酸化膜等の層間絶縁膜２２を形成し、この層間
絶縁膜２２上にレジスト膜２３を塗布した後、レジスト
膜２３を露光現像することにより、ビアホール形成用の
開口パターン３１を形成する。導体層２１は、多層配線
構造の下層配線又は半導体素子が形成された基板であ
る。層間絶縁膜２２の厚さは、配線溝とビアホール（以
下、コンタクトホールも含めてビアホールという）とを
形成するのに十分な厚さを有する。レジスト膜２３はビ
アホール形成用の感光性有機膜である。なお、導体層２
１が多層配線の下層配線である場合は、その上の層間絶
縁膜に形成されるホールはスルーホールといわれ、導体
層２１が半導体基板である場合は、その上の層間絶縁膜
に形成されるホールはコンタクトホールといわれるが、
本発明においては、両者を含めてビアホールという。
【００２２】そして、レジスト膜２３をマスクとして層
間絶縁膜２２をエッチングすることにより、層間絶縁膜
２２にビアホール３２を形成する。このとき、層間絶縁
膜２２はビアホール３２内に若干残存している。
間絶縁膜２２をエッチングすることにより、層間絶縁膜
２２にビアホール３２を形成する。このとき、層間絶縁
膜２２はビアホール３２内に若干残存している。
【００２３】次いで、図１（ｂ）に示すように、レジス
ト膜２３を除去し、ビアホール３２に層間絶縁膜２２と
は異なる材料を埋め込み、埋込膜２４を形成する。この
埋込膜２４は、例えば、Ｓｉ3Ｎ4、ＳｉＯＮ（ＳｉｘＯ
ｙＮｚ）、酸化膜（ＳｉＯ2）、ＳｉＯＦ（ＳｉｘＯｙ
Ｆｚ）等の無機膜、又は、ポリシリコン、有機系酸化物
（塗布膜）、無機系酸化物（塗布膜）等がある。これら
の材料はシリコン酸化物等の層間絶縁膜２２を構成する
材料よりもエッチング速度が速く、層間絶縁膜２２と埋
込膜２４とのエッチング選択比が１未満である。通常の
無機材料は酸化物よりもエッチング速度が高いので、こ
の埋込膜２４としては種々の材料を使用することができ
る。この埋込膜２４はＣＶＤ（化学的気相成長法）又は
塗布等により形成することができる。例えば、この埋込
膜２４はＣＶＤＳｉ3Ｎ4膜である。
ト膜２３を除去し、ビアホール３２に層間絶縁膜２２と
は異なる材料を埋め込み、埋込膜２４を形成する。この
埋込膜２４は、例えば、Ｓｉ3Ｎ4、ＳｉＯＮ（ＳｉｘＯ
ｙＮｚ）、酸化膜（ＳｉＯ2）、ＳｉＯＦ（ＳｉｘＯｙ
Ｆｚ）等の無機膜、又は、ポリシリコン、有機系酸化物
（塗布膜）、無機系酸化物（塗布膜）等がある。これら
の材料はシリコン酸化物等の層間絶縁膜２２を構成する
材料よりもエッチング速度が速く、層間絶縁膜２２と埋
込膜２４とのエッチング選択比が１未満である。通常の
無機材料は酸化物よりもエッチング速度が高いので、こ
の埋込膜２４としては種々の材料を使用することができ
る。この埋込膜２４はＣＶＤ（化学的気相成長法）又は
塗布等により形成することができる。例えば、この埋込
膜２４はＣＶＤＳｉ3Ｎ4膜である。
【００２４】次いで、この埋込膜２４の上に感光性有機
膜からなるレジスト膜２５を塗布し、このレジスト膜２
５をフォトリソグラフィによりパターニングして、配線
溝のパターン３３を形成する。層間絶縁膜（シリコン酸
化膜）２２とレジスト膜（感光性有機膜）２５とのエッ
チング選択比は例えば５以上である。
膜からなるレジスト膜２５を塗布し、このレジスト膜２
５をフォトリソグラフィによりパターニングして、配線
溝のパターン３３を形成する。層間絶縁膜（シリコン酸
化膜）２２とレジスト膜（感光性有機膜）２５とのエッ
チング選択比は例えば５以上である。
【００２５】その後、図１（ｃ）に示すように、レジス
ト膜２５をマスクとして埋込膜２４及び層間絶縁膜２２
をエッチングし、配線溝３４を形成する。この場合に、
前述の如く、層間絶縁膜２２はレジスト膜２５よりもエ
ッチング速度が速い（エッチング速度比が５以上）の
で、層間絶縁膜２２はレジスト膜２５をマスクとして配
線溝形状にエッチングされると共に、層間絶縁膜２２と
埋込膜２４とのエッチング選択比が１未満であり、埋込
膜２４は層間絶縁膜２２よりもエッチング速度が速いた
め、埋込膜２４のエッチングが層間絶縁膜２２よりも進
む。このため、図１（ｃ）に示すように、配線溝３４の
エッチングが終了した時点でビアホール３２内の埋込膜
２４の上面はビアホール３２の上端縁よりも下方に位置
する。エッチング方法としては、例えば、ＣＨＦ3ガ
ス、Ｏ2ガス及びＡｒガスの混合ガスを使用したプラズ
マエッチングを使用することができる。この場合の層間
絶縁膜と埋込膜とのエッチング選択比は１以下となる。
ト膜２５をマスクとして埋込膜２４及び層間絶縁膜２２
をエッチングし、配線溝３４を形成する。この場合に、
前述の如く、層間絶縁膜２２はレジスト膜２５よりもエ
ッチング速度が速い（エッチング速度比が５以上）の
で、層間絶縁膜２２はレジスト膜２５をマスクとして配
線溝形状にエッチングされると共に、層間絶縁膜２２と
埋込膜２４とのエッチング選択比が１未満であり、埋込
膜２４は層間絶縁膜２２よりもエッチング速度が速いた
め、埋込膜２４のエッチングが層間絶縁膜２２よりも進
む。このため、図１（ｃ）に示すように、配線溝３４の
エッチングが終了した時点でビアホール３２内の埋込膜
２４の上面はビアホール３２の上端縁よりも下方に位置
する。エッチング方法としては、例えば、ＣＨＦ3ガ
ス、Ｏ2ガス及びＡｒガスの混合ガスを使用したプラズ
マエッチングを使用することができる。この場合の層間
絶縁膜と埋込膜とのエッチング選択比は１以下となる。
【００２６】次いで、図２（ａ）に示すように、層間絶
縁膜２２が殆ど削れないようにして配線溝形成用感光性
有機膜であるレジスト膜２５と埋込膜２４を除去する。
この埋込膜２４の除去には、Ｃｌ2ガス及びＨＢｒガス
の混合ガスを使用したプラズマエッチングを使用するこ
とができ、この場合の埋込膜と層間絶縁膜とのエッチン
グ選択比は１０以上である。また、埋込膜２４の除去に
は、ウエットエッチング、等方性ドライエッチング及び
異方性ドライエッチング等のいずれを使用してもよい。
この場合に、等方性ドライエッチングのプロセスガスに
ＣxＦyＨzガス、Ｏ2ガス、Ｃｌ2ガス、ＨＢｒガス、Ｓ
Ｆ6ガス等を使用することができる。また、異方性ドラ
イエッチングのプロセスガスも、ＣxＦyＨzガス、Ｏ2ガ
ス、Ｃｌ 2ガス、ＨＢｒガス、ＳＦ6ガス等を使用するこ
とができる。
縁膜２２が殆ど削れないようにして配線溝形成用感光性
有機膜であるレジスト膜２５と埋込膜２４を除去する。
この埋込膜２４の除去には、Ｃｌ2ガス及びＨＢｒガス
の混合ガスを使用したプラズマエッチングを使用するこ
とができ、この場合の埋込膜と層間絶縁膜とのエッチン
グ選択比は１０以上である。また、埋込膜２４の除去に
は、ウエットエッチング、等方性ドライエッチング及び
異方性ドライエッチング等のいずれを使用してもよい。
この場合に、等方性ドライエッチングのプロセスガスに
ＣxＦyＨzガス、Ｏ2ガス、Ｃｌ2ガス、ＨＢｒガス、Ｓ
Ｆ6ガス等を使用することができる。また、異方性ドラ
イエッチングのプロセスガスも、ＣxＦyＨzガス、Ｏ2ガ
ス、Ｃｌ 2ガス、ＨＢｒガス、ＳＦ6ガス等を使用するこ
とができる。
【００２７】また、この埋込膜２４の除去と同時又は埋
込膜２４の除去後に、ビアホール２３の底部に残存して
いる層間絶縁膜２２を除去する。これにより、ビアホー
ル３２と配線溝３４が形成される。
込膜２４の除去後に、ビアホール２３の底部に残存して
いる層間絶縁膜２２を除去する。これにより、ビアホー
ル３２と配線溝３４が形成される。
【００２８】その後、図２（ｂ）に示すように、このビ
アホール３２及び配線溝３４内に配線材料２６（導電材
料）を埋込む。
アホール３２及び配線溝３４内に配線材料２６（導電材
料）を埋込む。
【００２９】次いで、図２（ｃ）に示すように、配線材
料２６の表面をＣＭＰにより研磨し、層間絶縁膜２２の
表面を露出させる。これにより、ビアホール３２内にビ
ア３５が形成され、配線溝３４内に配線３６が形成され
る。
料２６の表面をＣＭＰにより研磨し、層間絶縁膜２２の
表面を露出させる。これにより、ビアホール３２内にビ
ア３５が形成され、配線溝３４内に配線３６が形成され
る。
【００３０】上述の如く構成された本実施例方法におい
ては、図１（ａ）に示す工程で形成されたビアホール３
２の壁面が上方の開口幅が広がるように傾斜していたと
しても、図１（ｃ）に示すように、配線溝３４の形成工
程で埋込膜２４の方が層間絶縁膜２２よりも速くエッチ
ングされるので、埋込膜２４が層間絶縁膜２２のエッチ
ングに際してそのエッチングを阻止するマスクとはなら
ない。このため、層間絶縁膜のエッチング残りが発生せ
ず、従来のように突起物が配線中に混在してしまうこと
がない。
ては、図１（ａ）に示す工程で形成されたビアホール３
２の壁面が上方の開口幅が広がるように傾斜していたと
しても、図１（ｃ）に示すように、配線溝３４の形成工
程で埋込膜２４の方が層間絶縁膜２２よりも速くエッチ
ングされるので、埋込膜２４が層間絶縁膜２２のエッチ
ングに際してそのエッチングを阻止するマスクとはなら
ない。このため、層間絶縁膜のエッチング残りが発生せ
ず、従来のように突起物が配線中に混在してしまうこと
がない。
【００３１】また、本実施例においては、図１（ａ）に
示すように、ビアホール３２を形成するエッチング工程
において、このエッチングを途中で停止して、ビアホー
ル３２の底部に層間絶縁膜２２を若干残存させているの
で、層間絶縁膜２２の大部分のエッチング及びビアホー
ル３２に残存した埋込膜２４のエッチングには高エネル
ギのドライエッチングを使用して処理時間を短くし、後
で、図２（ａ）に示す工程でビアホール３２内の薄い層
間絶縁膜２２を除去する場合にウエットエッチング又は
弱いエネルギのエッチング方法を使用することにより、
導体層２１が基板である場合の拡散層のダメージ等を防
止することができる。
示すように、ビアホール３２を形成するエッチング工程
において、このエッチングを途中で停止して、ビアホー
ル３２の底部に層間絶縁膜２２を若干残存させているの
で、層間絶縁膜２２の大部分のエッチング及びビアホー
ル３２に残存した埋込膜２４のエッチングには高エネル
ギのドライエッチングを使用して処理時間を短くし、後
で、図２（ａ）に示す工程でビアホール３２内の薄い層
間絶縁膜２２を除去する場合にウエットエッチング又は
弱いエネルギのエッチング方法を使用することにより、
導体層２１が基板である場合の拡散層のダメージ等を防
止することができる。
【００３２】次に、本発明の第２実施例方法について図
３（ａ）乃至（ｃ）を参照して説明する。先ず、図３
（ａ）に示すように、シリコン基板２１上にエッチング
選択比が埋込材料のそれよりも小さい絶縁材料からなる
第１層間絶縁膜２２ａを形成し、この第１層間絶縁膜２
２ａ上にエッチング選択比が埋込材料のそれより大きな
絶縁材料からなる第２層間絶縁膜２２ｂを形成する。こ
のように、本実施例においては、層間絶縁膜は異なる材
料を積層したものである。そして、第２層間絶縁膜２２
ｂ上にレジスト膜２３を塗布し、これをビアホールのパ
ターン３１にパターニングする。次いで、レジスト膜２
３をマスクとして第１及び第２層間絶縁膜２２１，２２
ｂをエッチングし、ビアホール３２を形成する。
３（ａ）乃至（ｃ）を参照して説明する。先ず、図３
（ａ）に示すように、シリコン基板２１上にエッチング
選択比が埋込材料のそれよりも小さい絶縁材料からなる
第１層間絶縁膜２２ａを形成し、この第１層間絶縁膜２
２ａ上にエッチング選択比が埋込材料のそれより大きな
絶縁材料からなる第２層間絶縁膜２２ｂを形成する。こ
のように、本実施例においては、層間絶縁膜は異なる材
料を積層したものである。そして、第２層間絶縁膜２２
ｂ上にレジスト膜２３を塗布し、これをビアホールのパ
ターン３１にパターニングする。次いで、レジスト膜２
３をマスクとして第１及び第２層間絶縁膜２２１，２２
ｂをエッチングし、ビアホール３２を形成する。
【００３３】次いで、図３（ｂ）に示すように、レジス
ト膜２３を除去した後、ビアホール３２に層間絶縁膜と
は異なる材料を埋め込み、埋込膜２４を形成する。その
後、この埋込膜２４上にレジスト膜２５を形成し、この
レジスト膜２５に配線溝パターン３３を形成する。
ト膜２３を除去した後、ビアホール３２に層間絶縁膜と
は異なる材料を埋め込み、埋込膜２４を形成する。その
後、この埋込膜２４上にレジスト膜２５を形成し、この
レジスト膜２５に配線溝パターン３３を形成する。
【００３４】その後、図３（ｃ）に示すように、レジス
ト膜２５をマスクとして埋込膜２４及び第２層間絶縁膜
２２ｂをエッチングする。この場合のエッチング条件は
第２層間絶縁膜２２ｂのエッチング選択比が埋込膜２４
のエッチング選択比よりも大きくなり、第１層間絶縁膜
２２ａのエッチング選択比が埋込膜２４のエッチング選
択比よりも小さくなるものである。従って、このエッチ
ング工程において、第２層間絶縁膜２２ｂ上の埋込膜２
４の部分がエッチングされた後、第２層間絶縁膜２２ｂ
の部分ではレジスト膜２５の配線溝パターン３３に基づ
いて第２層間絶縁膜２２ｂ及び埋込膜２４がエッチング
除去される。その後、エッチングは第１層間絶縁膜２２
ａに至り、第１層間絶縁膜２２ａでは埋込膜２４の方が
エッチング選択比が大きいので、第１層間絶縁膜２２ａ
は殆どエッチングされず、ビアホール３２内の埋込膜２
４が優先的にエッチングされる。このビアホール３２内
の埋込膜２４が若干エッチングされた時点で、エッチン
グを停止する。
ト膜２５をマスクとして埋込膜２４及び第２層間絶縁膜
２２ｂをエッチングする。この場合のエッチング条件は
第２層間絶縁膜２２ｂのエッチング選択比が埋込膜２４
のエッチング選択比よりも大きくなり、第１層間絶縁膜
２２ａのエッチング選択比が埋込膜２４のエッチング選
択比よりも小さくなるものである。従って、このエッチ
ング工程において、第２層間絶縁膜２２ｂ上の埋込膜２
４の部分がエッチングされた後、第２層間絶縁膜２２ｂ
の部分ではレジスト膜２５の配線溝パターン３３に基づ
いて第２層間絶縁膜２２ｂ及び埋込膜２４がエッチング
除去される。その後、エッチングは第１層間絶縁膜２２
ａに至り、第１層間絶縁膜２２ａでは埋込膜２４の方が
エッチング選択比が大きいので、第１層間絶縁膜２２ａ
は殆どエッチングされず、ビアホール３２内の埋込膜２
４が優先的にエッチングされる。このビアホール３２内
の埋込膜２４が若干エッチングされた時点で、エッチン
グを停止する。
【００３５】以後の工程は、図２（ａ）乃至（ｃ）に示
す第１実施例と同様である。即ち、レジスト膜２５及び
埋込膜２４を除去することにより、配線溝３４及びビア
ホール３２が形成される。その後、導電材料をこれらの
配線溝３４及びビアホール３２に埋め込み、導電材料の
表面をＣＭＰ研磨して図２（ｃ）と同様の配線及びビア
ホールが形成される。
す第１実施例と同様である。即ち、レジスト膜２５及び
埋込膜２４を除去することにより、配線溝３４及びビア
ホール３２が形成される。その後、導電材料をこれらの
配線溝３４及びビアホール３２に埋め込み、導電材料の
表面をＣＭＰ研磨して図２（ｃ）と同様の配線及びビア
ホールが形成される。
【００３６】本実施例においては、層間絶縁膜としてエ
ッチング選択比が相違する材料からなる積層膜を使用
し、エッチングが第２層間絶縁膜から第２層間絶縁膜に
移行する際に、エッチング選択比が変動することを基準
にしてエッチングを停止することにより、配線溝とビア
ホールとを明確に区別することができる。このため、本
実施例は、配線溝の深さ及びビアホールの深さを第１層
間絶縁膜２２ａ及び第２層間絶縁膜２２ｂの厚さにより
制御することができ、第１実施例のように、エッチング
時間等により配線溝及びビアホールの深さを制御する場
合に比して、高精度でこれらの配線溝深さ等を制御する
ことができる。
ッチング選択比が相違する材料からなる積層膜を使用
し、エッチングが第２層間絶縁膜から第２層間絶縁膜に
移行する際に、エッチング選択比が変動することを基準
にしてエッチングを停止することにより、配線溝とビア
ホールとを明確に区別することができる。このため、本
実施例は、配線溝の深さ及びビアホールの深さを第１層
間絶縁膜２２ａ及び第２層間絶縁膜２２ｂの厚さにより
制御することができ、第１実施例のように、エッチング
時間等により配線溝及びビアホールの深さを制御する場
合に比して、高精度でこれらの配線溝深さ等を制御する
ことができる。
【００３７】次に、図４（ａ）乃至（ｃ）及び図５
（ａ）乃至（ｃ）を参照して本発明の第３実施例につい
て説明する。本実施例においては、図４（ａ）に示すよ
うに、シリコン基板２１上に層間絶縁膜２２とは異なる
材料をエッチングストッパ層２７として形成し、このエ
ッチングストッパ層２７上に層間絶縁膜及びレジスト膜
２３を形成する。その後、レジスト膜２３にビアホール
パターン３１を形成し、このレジスト膜２３をマスクと
して層間絶縁膜２２をエッチングする。この場合に、エ
ッチングは層間絶縁膜２２の下層のストッパ層２７で停
止される。これにより、ビアホール３２が形成され、導
体層２１の表面がエッチングにより損傷することはな
い。
（ａ）乃至（ｃ）を参照して本発明の第３実施例につい
て説明する。本実施例においては、図４（ａ）に示すよ
うに、シリコン基板２１上に層間絶縁膜２２とは異なる
材料をエッチングストッパ層２７として形成し、このエ
ッチングストッパ層２７上に層間絶縁膜及びレジスト膜
２３を形成する。その後、レジスト膜２３にビアホール
パターン３１を形成し、このレジスト膜２３をマスクと
して層間絶縁膜２２をエッチングする。この場合に、エ
ッチングは層間絶縁膜２２の下層のストッパ層２７で停
止される。これにより、ビアホール３２が形成され、導
体層２１の表面がエッチングにより損傷することはな
い。
【００３８】次いで、図４（ｂ）に示すように、ビアホ
ール３２内に層間絶縁膜とは異なる材料を埋め込み、埋
込膜２４を形成した後、図４（ｃ）に示すように、配線
溝パターン３３が形成されたレジスト膜２５をマスクと
して埋込膜２４及び層間絶縁膜２２を所定の深さだけエ
ッチングする。これにより、配線溝３４が形成される。
ール３２内に層間絶縁膜とは異なる材料を埋め込み、埋
込膜２４を形成した後、図４（ｃ）に示すように、配線
溝パターン３３が形成されたレジスト膜２５をマスクと
して埋込膜２４及び層間絶縁膜２２を所定の深さだけエ
ッチングする。これにより、配線溝３４が形成される。
【００３９】次いで、図５（ａ）に示すように、レジス
ト膜２５及び埋込膜２４を除去すると共に、埋込膜２４
の除去と同時又はその後に、ビアホール３２内のエッチ
ングストッパ層２７を除去する。
ト膜２５及び埋込膜２４を除去すると共に、埋込膜２４
の除去と同時又はその後に、ビアホール３２内のエッチ
ングストッパ層２７を除去する。
【００４０】その後、図５（ｂ）に示すように、ビアホ
ール３２及び配線溝３４に配線材料２６を埋め込み、配
線材料２６の表面をＣＭＰ研磨して、配線３６及びビア
３５を形成する。
ール３２及び配線溝３４に配線材料２６を埋め込み、配
線材料２６の表面をＣＭＰ研磨して、配線３６及びビア
３５を形成する。
【００４１】本実施例においては、最下層の導体層１上
にエッチングストッパ層２７が形成されているので、導
体層１がエッチングにより損傷する虞がなく、この導体
層１がシリコン基板である場合は基板に作り込まれた素
子のエッチング損傷が防止される。
にエッチングストッパ層２７が形成されているので、導
体層１がエッチングにより損傷する虞がなく、この導体
層１がシリコン基板である場合は基板に作り込まれた素
子のエッチング損傷が防止される。
【００４２】次に、図６（ａ）乃至（ｃ）を参照して本
発明の第４実施例について説明する。本実施例において
は、図６（ａ）に示すように、図１に示す第１実施例と
同様に、レジスト膜２３を使用して層間絶縁膜２２をエ
ッチングすることにより、層間絶縁膜２２にビアホール
３２を形成する。
発明の第４実施例について説明する。本実施例において
は、図６（ａ）に示すように、図１に示す第１実施例と
同様に、レジスト膜２３を使用して層間絶縁膜２２をエ
ッチングすることにより、層間絶縁膜２２にビアホール
３２を形成する。
【００４３】次いで、図６（ｂ）に示すように、ビアホ
ール３２に層間絶縁膜とは異なる材料を埋め込んで埋込
膜２４を形成する。この埋込膜２４をビアホール３２に
埋め込むと、図１（ｂ）に示すように、層間絶縁膜２２
の上にも埋込膜２４が形成されるが、本実施例において
は、エッチバック、ＣＭＰ、又はウエットエッチング等
の手段により、ビアホール３２内にのみ埋込膜２４を残
存させ、層間絶縁膜２２上の埋込膜２４を全て除去す
る。
ール３２に層間絶縁膜とは異なる材料を埋め込んで埋込
膜２４を形成する。この埋込膜２４をビアホール３２に
埋め込むと、図１（ｂ）に示すように、層間絶縁膜２２
の上にも埋込膜２４が形成されるが、本実施例において
は、エッチバック、ＣＭＰ、又はウエットエッチング等
の手段により、ビアホール３２内にのみ埋込膜２４を残
存させ、層間絶縁膜２２上の埋込膜２４を全て除去す
る。
【００４４】その後、層間絶縁膜２２上にレジスト膜２
５を塗布し、このレジスト膜２５に配線溝のパターン３
３を形成する。
５を塗布し、このレジスト膜２５に配線溝のパターン３
３を形成する。
【００４５】次いで、図６（ｃ）に示すように、レジス
ト膜２５をマスクとして層間絶縁膜２２をエッチング
し、配線溝３４を形成する。そして、この配線溝３４の
深さ分エッチングした後、エッチングを停止する。その
後、レジスト膜２５及び埋込膜２４を除去した後、図２
（ａ）乃至（ｃ）と同様の工程で配線及びビアを形成す
る。
ト膜２５をマスクとして層間絶縁膜２２をエッチング
し、配線溝３４を形成する。そして、この配線溝３４の
深さ分エッチングした後、エッチングを停止する。その
後、レジスト膜２５及び埋込膜２４を除去した後、図２
（ａ）乃至（ｃ）と同様の工程で配線及びビアを形成す
る。
【００４６】本実施例においては、層間絶縁膜上のエッ
チング選択比が高い埋込膜を除去した後、配線溝のエッ
チングを行っているので、レジスト膜２５と層間絶縁膜
２２との間で横方向にエッチングが進行することがな
い。このため、エッチングにより、配線溝３４の上縁で
角部がだれてしまうことがなく、レジスト膜２５の配線
溝パターン３３により規定される形状に高精度で一致す
る配線溝３４を形成することができる。
チング選択比が高い埋込膜を除去した後、配線溝のエッ
チングを行っているので、レジスト膜２５と層間絶縁膜
２２との間で横方向にエッチングが進行することがな
い。このため、エッチングにより、配線溝３４の上縁で
角部がだれてしまうことがなく、レジスト膜２５の配線
溝パターン３３により規定される形状に高精度で一致す
る配線溝３４を形成することができる。
【００４７】次に、図７（ａ）乃至（ｃ）及び図８
（ａ）乃至（ｃ）を参照して本発明の第５実施例につい
て説明する。先ず、図７（ａ）に示すように、導体層１
上に層間絶縁膜２２を形成し、この層間絶縁膜２２上に
レジスト膜２５を形成する。このレジスト膜２５には配
線溝のパターン３３を形成する。その後、レジスト膜２
５をマスクとして層間絶縁膜２２の厚さ方向の一部をエ
ッチングすることにより、層間絶縁膜２２上部に配線溝
３４を形成する。この配線溝３４の深さ分エッチングし
た時点で、エッチングを停止する。
（ａ）乃至（ｃ）を参照して本発明の第５実施例につい
て説明する。先ず、図７（ａ）に示すように、導体層１
上に層間絶縁膜２２を形成し、この層間絶縁膜２２上に
レジスト膜２５を形成する。このレジスト膜２５には配
線溝のパターン３３を形成する。その後、レジスト膜２
５をマスクとして層間絶縁膜２２の厚さ方向の一部をエ
ッチングすることにより、層間絶縁膜２２上部に配線溝
３４を形成する。この配線溝３４の深さ分エッチングし
た時点で、エッチングを停止する。
【００４８】次いで、図７（ｂ）に示すように、この配
線溝３４を埋込材料で埋め込んで埋込膜２４を形成す
る。この埋込膜２４はエッチング選択比が層間絶縁膜２
２よりも高いものである。
線溝３４を埋込材料で埋め込んで埋込膜２４を形成す
る。この埋込膜２４はエッチング選択比が層間絶縁膜２
２よりも高いものである。
【００４９】その後、埋込膜２４上にレジスト膜２３を
形成する。次いで、レジスト膜２３にビアホールのパタ
ーン３１を形成する。また、レジスト膜２３は層間絶縁
膜２２よりもエッチング選択比が極めて低く、エッチン
グ速度が遅いものである。
形成する。次いで、レジスト膜２３にビアホールのパタ
ーン３１を形成する。また、レジスト膜２３は層間絶縁
膜２２よりもエッチング選択比が極めて低く、エッチン
グ速度が遅いものである。
【００５０】その後、図７（ｃ）に示すように、レジス
ト膜２３をマスクとして埋込膜２４をエッチングすると
共に、更に層間絶縁膜２２を導体層２１が露出するま
で、エッチングして、ビアホール３２を形成する。この
場合のエッチング条件は、埋込膜２４のエッチング速度
が最も高く、次いで層間絶縁膜のエッチング速度が高
く、レジスト膜２３のエッチング速度が最も低いもので
ある。
ト膜２３をマスクとして埋込膜２４をエッチングすると
共に、更に層間絶縁膜２２を導体層２１が露出するま
で、エッチングして、ビアホール３２を形成する。この
場合のエッチング条件は、埋込膜２４のエッチング速度
が最も高く、次いで層間絶縁膜のエッチング速度が高
く、レジスト膜２３のエッチング速度が最も低いもので
ある。
【００５１】次いで、図８（ａ）に示すように、レジス
ト膜２３及び埋込膜２４を除去して、配線溝３４及びビ
アホール３２を形成する。
ト膜２３及び埋込膜２４を除去して、配線溝３４及びビ
アホール３２を形成する。
【００５２】その後、図８（ｂ）に示すように、配線溝
３４及びビアホール３２を配線材料２６で埋め込み、図
８（ｃ）に示すように、この配線材料２６の表面をＣＭ
Ｐ研磨して層間絶縁膜２２を露出させる。これにより、
配線３６及びビア３５が形成される。
３４及びビアホール３２を配線材料２６で埋め込み、図
８（ｃ）に示すように、この配線材料２６の表面をＣＭ
Ｐ研磨して層間絶縁膜２２を露出させる。これにより、
配線３６及びビア３５が形成される。
【００５３】本実施例においても、図１及び図２に示す
第１実施例と同様の効果を奏する。層間絶縁膜２２にお
けるビアホール３２の上縁上には、エッチング選択比が
高い埋込膜２４が形成されているので、エッチングによ
りこの埋込膜２４の部分が横方向に若干除去され、ビア
ホールの上端縁には突起物が残存することはない。
第１実施例と同様の効果を奏する。層間絶縁膜２２にお
けるビアホール３２の上縁上には、エッチング選択比が
高い埋込膜２４が形成されているので、エッチングによ
りこの埋込膜２４の部分が横方向に若干除去され、ビア
ホールの上端縁には突起物が残存することはない。
【００５４】次に、図９（ａ）乃至（ｃ）及び図１０
（ａ）乃至（ｃ）を参照して本発明の第６実施例につい
て説明する。本実施例においては、図７及び図８に示す
実施例に対し、エッチングストッパ層２７を設けた点の
み異なる。本実施例においては、図９（ａ）に示すよう
に、導体層２１上にエッチングストッパ層２７を形成し
た後、レジスト膜２５をマスクとして使用して層間絶縁
膜２２に配線溝３４を形成し、図９（ｂ）に示すよう
に、配線溝３４に埋込膜２４を埋め込み、図９（ｃ）に
示すように、レジスト膜２３をマスクとして使用して埋
込膜２４及び層間絶縁膜２２をエッチングする。このエ
ッチングはエッチングストッパ層２７で停止する。
（ａ）乃至（ｃ）を参照して本発明の第６実施例につい
て説明する。本実施例においては、図７及び図８に示す
実施例に対し、エッチングストッパ層２７を設けた点の
み異なる。本実施例においては、図９（ａ）に示すよう
に、導体層２１上にエッチングストッパ層２７を形成し
た後、レジスト膜２５をマスクとして使用して層間絶縁
膜２２に配線溝３４を形成し、図９（ｂ）に示すよう
に、配線溝３４に埋込膜２４を埋め込み、図９（ｃ）に
示すように、レジスト膜２３をマスクとして使用して埋
込膜２４及び層間絶縁膜２２をエッチングする。このエ
ッチングはエッチングストッパ層２７で停止する。
【００５５】次いで、図１０（ａ）に示すように、ビア
ホール３２内に残るエッチングストッパ層２７をエッチ
ングにより除去し、図１０（ｂ）に示すように、配線材
料２６を埋め込み、図１０（ｃ）に示すように、配線材
料２６をＣＭＰ研磨して配線３６及びビアホール３５を
形成する。
ホール３２内に残るエッチングストッパ層２７をエッチ
ングにより除去し、図１０（ｂ）に示すように、配線材
料２６を埋め込み、図１０（ｃ）に示すように、配線材
料２６をＣＭＰ研磨して配線３６及びビアホール３５を
形成する。
【００５６】本実施例においては、図８及び９に示す実
施例と同様の効果を奏するのに加え、図４及び図５に示
す実施例と同様に、導体層２１が基板であった場合にそ
の損傷を防止できるという効果を奏する。
施例と同様の効果を奏するのに加え、図４及び図５に示
す実施例と同様に、導体層２１が基板であった場合にそ
の損傷を防止できるという効果を奏する。
【００５７】また、図７及び８に示す実施例の応用とし
て、図１及び図２に示す実施例と同様に、ビアホールを
エッチングにより形成する工程において、エッチングを
途中で停止し、埋込膜の除去と同時又は埋込膜の除去後
に残りの層間絶縁膜の部分を除去することとしても良
い。更に、図３に示す実施例と同様に、層間絶縁膜とし
て異なる材料の積層膜を使用しても良い。更にまた、図
６に示す実施例と同様にして、ビアホール内に埋込膜を
埋め込んだ後に、ビアホール内にのみ埋込膜を残し、そ
れ以外の部分は全面除去することとしても良い。
て、図１及び図２に示す実施例と同様に、ビアホールを
エッチングにより形成する工程において、エッチングを
途中で停止し、埋込膜の除去と同時又は埋込膜の除去後
に残りの層間絶縁膜の部分を除去することとしても良
い。更に、図３に示す実施例と同様に、層間絶縁膜とし
て異なる材料の積層膜を使用しても良い。更にまた、図
６に示す実施例と同様にして、ビアホール内に埋込膜を
埋め込んだ後に、ビアホール内にのみ埋込膜を残し、そ
れ以外の部分は全面除去することとしても良い。
【００５８】次に、図１１（ａ）乃至（ｃ）及び図１２
（ａ）乃至（ｃ）を参照して本発明の第７実施例につい
て説明する。本実施例においては、先ず、図１１（ａ）
に示すように、導体層２１上にビアホールを形成できる
程度の厚さの第１の層間絶縁膜２２を形成し、この第１
層間絶縁膜２２上にレジスト膜２３を形成し、このレジ
スト膜２３にビアホールパターン３１を形成する。そし
て、このレジスト膜２３をマスクとして第１層間絶縁膜
２２をエッチングすることにより、ビアホール３２を形
成する。
（ａ）乃至（ｃ）を参照して本発明の第７実施例につい
て説明する。本実施例においては、先ず、図１１（ａ）
に示すように、導体層２１上にビアホールを形成できる
程度の厚さの第１の層間絶縁膜２２を形成し、この第１
層間絶縁膜２２上にレジスト膜２３を形成し、このレジ
スト膜２３にビアホールパターン３１を形成する。そし
て、このレジスト膜２３をマスクとして第１層間絶縁膜
２２をエッチングすることにより、ビアホール３２を形
成する。
【００５９】次いで、図１１（ｂ）に示すように、ビア
ホール３２を埋込膜２４で埋め込み、この埋込膜２４の
上に配線溝を形成するのに十分な厚さの第２層間絶縁膜
２８を形成する。
ホール３２を埋込膜２４で埋め込み、この埋込膜２４の
上に配線溝を形成するのに十分な厚さの第２層間絶縁膜
２８を形成する。
【００６０】その後、図１１（ｃ）に示すように、第２
層間絶縁膜２８上にレジスト膜２５を形成し、このレジ
スト膜２５に配線溝パターン３３を形成する。そして、
この配線溝パターン３３により第２層間絶縁膜２８をエ
ッチングし、配線溝３４を形成する。この場合のエッチ
ング条件は、埋込膜２４のエッチング速度が第１層間絶
縁膜２２及び第２層間絶縁膜２８のエッチング速度より
も速く、層間絶縁膜２８のエッチング速度がレジスト膜
２５のエッチング速度よりも速くなるものである。ま
た、このエッチングは第１層間絶縁膜２２が露出した時
点で停止する。
層間絶縁膜２８上にレジスト膜２５を形成し、このレジ
スト膜２５に配線溝パターン３３を形成する。そして、
この配線溝パターン３３により第２層間絶縁膜２８をエ
ッチングし、配線溝３４を形成する。この場合のエッチ
ング条件は、埋込膜２４のエッチング速度が第１層間絶
縁膜２２及び第２層間絶縁膜２８のエッチング速度より
も速く、層間絶縁膜２８のエッチング速度がレジスト膜
２５のエッチング速度よりも速くなるものである。ま
た、このエッチングは第１層間絶縁膜２２が露出した時
点で停止する。
【００６１】その後、図１２（ａ）に示すように、第１
層間絶縁膜２２及び第２層間絶縁膜２８が殆ど削られな
いようにして、レジスト膜２５及びビアホール３２内の
埋込膜２４を除去する。
層間絶縁膜２２及び第２層間絶縁膜２８が殆ど削られな
いようにして、レジスト膜２５及びビアホール３２内の
埋込膜２４を除去する。
【００６２】次いで、図１２（ｂ）に示すように、配線
溝３４及びビアホール３２に配線材料２６を埋め込み、
これをＣＭＰ研磨して、図１２（ｃ）に示す配線３６及
びビア３５を形成する。
溝３４及びビアホール３２に配線材料２６を埋め込み、
これをＣＭＰ研磨して、図１２（ｃ）に示す配線３６及
びビア３５を形成する。
【００６３】本実施例においても、図１１（ｃ）に示す
ように、埋込膜２４の方が第１層間絶縁膜２２よりもエ
ッチング速度が速いので、ビアホール３２内に残存する
埋込膜２４は第１層間絶縁膜２２よりも低く、このた
め、埋込膜２４の上端縁が第１層間絶縁膜２２のエッチ
ングに際してマスクとなることがない。従って、第１層
間絶縁膜２２のエッチング残りが生じることがない。
ように、埋込膜２４の方が第１層間絶縁膜２２よりもエ
ッチング速度が速いので、ビアホール３２内に残存する
埋込膜２４は第１層間絶縁膜２２よりも低く、このた
め、埋込膜２４の上端縁が第１層間絶縁膜２２のエッチ
ングに際してマスクとなることがない。従って、第１層
間絶縁膜２２のエッチング残りが生じることがない。
【００６４】次に、図１３（ａ）乃至（ｃ）及び図１４
（ａ）乃至（ｃ）を参照して本発明の第８実施例につい
て説明する。本実施例が図１１及び図１２に示す実施例
と異なる点は、図１３（ｂ）に示すように、ビアホール
３２内にのみ埋込膜２４を残存させ、その他の埋込膜２
４を除去することである。
（ａ）乃至（ｃ）を参照して本発明の第８実施例につい
て説明する。本実施例が図１１及び図１２に示す実施例
と異なる点は、図１３（ｂ）に示すように、ビアホール
３２内にのみ埋込膜２４を残存させ、その他の埋込膜２
４を除去することである。
【００６５】このため、図１１（ｃ）及び図１２（ａ）
乃至（ｃ）と図１３（ｃ）及び図１４（ａ）乃至（ｃ）
との比較から明らかなように、本実施例においては、第
１の層間絶縁膜２２と第２の層間絶縁膜２８との間に、
埋込膜２４が残存することがなく、埋込膜の材料として
選択の範囲が広いという利点がある。
乃至（ｃ）と図１３（ｃ）及び図１４（ａ）乃至（ｃ）
との比較から明らかなように、本実施例においては、第
１の層間絶縁膜２２と第２の層間絶縁膜２８との間に、
埋込膜２４が残存することがなく、埋込膜の材料として
選択の範囲が広いという利点がある。
【００６６】なお、図１１及び１２に示す実施例の応用
として、図４及び５に示す実施例と同様に、エッチング
ストッパ層を導体層２１と第１層間絶縁膜２２との間に
設けても良い。また、図１及び２に示すように。ビアホ
ール３２の形成に際し、若干層間絶縁膜２２を残してお
いて、埋込膜２４の除去と同時又は埋込膜２４の除去後
に残存した層間絶縁膜２２を除去しても良い。
として、図４及び５に示す実施例と同様に、エッチング
ストッパ層を導体層２１と第１層間絶縁膜２２との間に
設けても良い。また、図１及び２に示すように。ビアホ
ール３２の形成に際し、若干層間絶縁膜２２を残してお
いて、埋込膜２４の除去と同時又は埋込膜２４の除去後
に残存した層間絶縁膜２２を除去しても良い。
【００６７】
【発明の効果】以上詳述したように、本発明によれば、
層間絶縁膜に配線溝とホールを形成するエッチング工程
において、層間絶縁膜のエッチング残りが発生せず、従
って層間絶縁膜の残存突起物が配線内に混在することが
なく、配線品質を向上させることができる。
層間絶縁膜に配線溝とホールを形成するエッチング工程
において、層間絶縁膜のエッチング残りが発生せず、従
って層間絶縁膜の残存突起物が配線内に混在することが
なく、配線品質を向上させることができる。
【図１】（ａ）乃至（ｃ）は本発明の第１実施例に係る
デュアルダマシン配線の形成方法を工程順に示す断面図
である。
デュアルダマシン配線の形成方法を工程順に示す断面図
である。
【図２】（ａ）乃至（ｃ）は同じく本第１実施例におい
て、図１の次の工程を工程順に示す図である。
て、図１の次の工程を工程順に示す図である。
【図３】（ａ）乃至（ｃ）は本発明の第２実施例に係る
デュアルダマシン配線の形成方法を工程順に示す断面図
である。
デュアルダマシン配線の形成方法を工程順に示す断面図
である。
【図４】（ａ）乃至（ｃ）は本発明の第３実施例に係る
デュアルダマシン配線の形成方法を工程順に示す断面図
である。
デュアルダマシン配線の形成方法を工程順に示す断面図
である。
【図５】（ａ）乃至（ｃ）は同じく本第３実施例におい
て、図４の次の工程を工程順に示す図である。
て、図４の次の工程を工程順に示す図である。
【図６】（ａ）乃至（ｃ）は本発明の第４実施例に係る
デュアルダマシン配線の形成方法を工程順に示す断面図
である。
デュアルダマシン配線の形成方法を工程順に示す断面図
である。
【図７】（ａ）乃至（ｃ）は本発明の第５実施例に係る
デュアルダマシン配線の形成方法を工程順に示す断面図
である。
デュアルダマシン配線の形成方法を工程順に示す断面図
である。
【図８】（ａ）乃至（ｃ）は同じく本第５実施例におい
て、図７の次の工程を工程順に示す図である。
て、図７の次の工程を工程順に示す図である。
【図９】（ａ）乃至（ｃ）は本発明の第６実施例に係る
デュアルダマシン配線の形成方法を工程順に示す断面図
である。
デュアルダマシン配線の形成方法を工程順に示す断面図
である。
【図１０】（ａ）乃至（ｃ）は同じく本第６実施例にお
いて、図９の次の工程を工程順に示す図である。
いて、図９の次の工程を工程順に示す図である。
【図１１】（ａ）乃至（ｃ）は本発明の第７実施例に係
るデュアルダマシン配線の形成方法を工程順に示す断面
図である。
るデュアルダマシン配線の形成方法を工程順に示す断面
図である。
【図１２】（ａ）乃至（ｃ）は同じく本第７実施例にお
いて、図１１の次の工程を工程順に示す図である。
いて、図１１の次の工程を工程順に示す図である。
【図１３】（ａ）乃至（ｃ）は本発明の第８実施例に係
るデュアルダマシン配線の形成方法を工程順に示す断面
図である。
るデュアルダマシン配線の形成方法を工程順に示す断面
図である。
【図１４】（ａ）乃至（ｃ）は同じく本第８実施例にお
いて、図１３の次の工程を工程順に示す図である。
いて、図１３の次の工程を工程順に示す図である。
【図１５】（ａ）乃至（ｃ）は従来のデュアルダマシン
配線の形成方法を工程順に示す断面図である。
配線の形成方法を工程順に示す断面図である。
【図１６】（ａ）乃至（ｄ）は従来の他のデュアルダマ
シン配線の形成方法を工程順に示す断面図である。
シン配線の形成方法を工程順に示す断面図である。
１：シリコン基板 ２：シリコン酸化膜 ３：シリコン窒化膜 ４：レジスト膜 ５：ビアホールパターン １１：シリコン基板 １２：層間絶縁膜 １３：ビアホール １４：埋込膜 １５：レジスト膜 １６：配線溝 １７：突起物 ２１：導体層 ２２、２２ａ、２２ｂ、２８：層間絶縁膜 ２３、２５：レジスト膜 ２４：埋込膜 ２６：配線材料 ２７：エッチングストッパ層 ３１：ビアホールパターン ３２：ビアホール ３３：配線溝パターン ３４：配線溝 ３５：ビア ３６：配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA03 AA11 CA01 DA00 DA04 DA16 DA18 DA23 DA26 DB03 DB07 EA26 EA28 EB01 EB02 EB03 5F033 KK01 MM02 QQ09 QQ10 QQ11 QQ16 QQ18 QQ19 QQ21 QQ25 QQ35 QQ37 QQ48 RR04 TT01
Claims (13)
- 【請求項１】 下層導体層上に層間絶縁膜を形成する工
程と、この層間絶縁膜上にホールパターンの開口を有す
る第１レジスト膜を形成する工程と、前記第１レジスト
膜をマスクとして前記層間絶縁膜をエッチングしてホー
ルを形成する工程と、前記ホールを前記層間絶縁膜より
もエッチング速度が速い材料で埋め込むことにより埋込
膜を形成する工程と、前記埋込膜上に配線溝パターンの
開口を有する第２レジスト膜を形成する工程と、この第
２レジスト膜をマスクとして前記埋込膜及び層間絶縁膜
をエッチングして前記層間絶縁膜に配線溝を形成する工
程と、を有することを特徴とするデュアルダマシン配線
の形成方法。 - 【請求項２】 下層導体層上に層間絶縁膜を形成する工
程と、この層間絶縁膜上に配線溝パターンの開口を有す
る第１レジスト膜を形成する工程と、前記第１レジスト
膜をマスクとして前記層間絶縁膜をエッチングして配線
溝を形成する工程と、前記配線溝を前記層間絶縁膜より
もエッチング速度が速い材料で埋め込むことにより埋込
膜を形成する工程と、前記埋込膜上にホールパターンの
開口を有する第２レジスト膜を形成する工程と、この第
２レジスト膜をマスクとして前記埋込膜及び層間絶縁膜
をエッチングして前記層間絶縁膜にホールを形成する工
程と、を有することを特徴とするデュアルダマシン配線
の形成方法。 - 【請求項３】 下層導体層上に第１層間絶縁膜を形成す
る工程と、この第１層間絶縁膜上にホールパターンの開
口を有する第１レジスト膜を形成する工程と、前記第１
レジスト膜をマスクとして前記第１層間絶縁膜をエッチ
ングしてホールを形成する工程と、前記ホールを前記第
１層間絶縁膜よりもエッチング速度が速い材料で埋め込
むことにより埋込膜を形成する工程と、全面に第２層間
絶縁膜を形成する工程と、前記第２層間絶縁膜上に配線
溝パターンの開口を有する第２レジスト膜を形成する工
程と、前記第２レジスト膜をマスクとして前記第２層間
絶縁膜をエッチングすることにより配線溝を形成する工
程と、を有することを特徴とするデュアルダマシン配線
の形成方法。 - 【請求項４】 前記ホール内の埋込膜を除去する工程
と、前記配線溝及びホール内に導電材料を埋め込んで配
線及びコンタクト又はビアを同時に形成する工程とを有
することを特徴とする請求項１又は３に記載のデュアル
ダマシン配線の形成方法。 - 【請求項５】 前記ホールのエッチング工程の次工程と
して、前記層間絶縁膜上の埋込膜を除去する工程と、前
記配線溝及びホール内に導電材料を埋め込んで配線及び
コンタクト又はビアを同時に形成する工程とを有するこ
とを特徴とする請求項２に記載のデュアルダマシン配線
の形成方法。 - 【請求項６】 前記ホールを形成するためのエッチング
工程は、前記層間絶縁膜を一部残存させてエッチングを
停止するものであることを特徴とする請求項１乃至３の
いずれか１項に記載のデュアルダマシン配線の形成方
法。 - 【請求項７】 前記ホール内に残存した層間絶縁膜を、
前記埋込膜の除去と同時又は前記埋込膜を除去した後に
除去することを特徴とする請求項６に記載のデュアルダ
マシン配線の形成方法。 - 【請求項８】 前記層間絶縁膜はエッチング選択比が相
違する２種の材料の積層膜であり、上層膜の方が下層膜
よりもエッチング速度が速いことを特徴とする請求項１
又は２に記載のデュアルダマシン配線の形成方法。 - 【請求項９】 前記下層導体層と前記層間絶縁膜との間
にエッチングストッパ層を形成する工程を有し、前記ホ
ールのエッチング工程においてエッチングは前記エッチ
ングストッパ層にて停止することを特徴とする請求項１
乃至３のいずれか１項に記載のデュアルダマシン配線の
形成方法。 - 【請求項１０】 前記埋込膜を形成する工程の次工程と
して、前記層間絶縁膜上の埋込膜を除去して前記ホール
内にのみ前記埋込膜を残存させる工程を有することを特
徴とする請求項１又は２に記載のデュアルダマシン配線
の形成方法。 - 【請求項１１】 前記埋込膜を形成する工程の次工程と
して、前記第１層間絶縁膜上の埋込膜を除去する工程を
有することを特徴とする請求項３に記載のデュアルダマ
シン配線の形成方法。 - 【請求項１２】 前記下層導体層は下層配線であり、前
記ホールはビアホールであることを特徴とする請求項１
乃至１２のいずれか１項に記載のデュアルダマシン配線
の形成方法。 - 【請求項１３】 前記下層導体は半導体基板であり、前
記ホールはビアホールであることを特徴とする請求項１
乃至１２のいずれか１項に記載のデュアルダマシン配線
の形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36355598A JP3214475B2 (ja) | 1998-12-21 | 1998-12-21 | デュアルダマシン配線の形成方法 |
| GB9930205A GB2345189A (en) | 1998-12-21 | 1999-12-21 | Process for forming dual damascene wiring |
| CN 99126604 CN1258097A (zh) | 1998-12-21 | 1999-12-21 | 形成双镶嵌布线的方法 |
| KR1019990059830A KR20000048294A (ko) | 1998-12-21 | 1999-12-21 | 듀얼 다마신 배선의 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36355598A JP3214475B2 (ja) | 1998-12-21 | 1998-12-21 | デュアルダマシン配線の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000188330A true JP2000188330A (ja) | 2000-07-04 |
| JP3214475B2 JP3214475B2 (ja) | 2001-10-02 |
Family
ID=18479608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36355598A Expired - Fee Related JP3214475B2 (ja) | 1998-12-21 | 1998-12-21 | デュアルダマシン配線の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP3214475B2 (ja) |
| KR (1) | KR20000048294A (ja) |
| CN (1) | CN1258097A (ja) |
| GB (1) | GB2345189A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003023069A (ja) * | 2001-05-17 | 2003-01-24 | Samsung Electronics Co Ltd | 半導体素子の金属配線層形成方法 |
| KR100382089B1 (ko) * | 2000-01-18 | 2003-05-09 | 엔이씨 일렉트로닉스 코포레이션 | 금속 배선에 도달하는 비아홀 및 층간막 내의 오목그루브를 동시에 형성하는 것을 포함하는 반도체집적회로의 제조 방법 및 그 제조 방법에 의해 제조된반도체 집적회로 |
| JP2003224249A (ja) * | 2002-01-28 | 2003-08-08 | Sony Corp | 半導体撮像装置及びその製造方法 |
| KR20030095100A (ko) * | 2002-06-11 | 2003-12-18 | 동부전자 주식회사 | 듀얼 다마신 공정 |
| KR100443515B1 (ko) * | 2001-12-24 | 2004-08-09 | 주식회사 하이닉스반도체 | 비아홀 형성 방법 |
| US6774028B2 (en) | 2001-06-14 | 2004-08-10 | Nec Electronics Corporation | Method of forming wiring structure by using photo resist having optimum development rate |
| JP2005079191A (ja) * | 2003-08-28 | 2005-03-24 | Ulvac Japan Ltd | 層間絶縁膜のドライエッチング方法 |
| JP2008235938A (ja) * | 2008-06-02 | 2008-10-02 | Sony Corp | 半導体撮像装置及びその製造方法 |
| JP2009111134A (ja) * | 2007-10-30 | 2009-05-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2010153894A (ja) * | 2010-02-19 | 2010-07-08 | Tokyo Electron Ltd | 半導体装置の製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4174412B2 (ja) * | 2003-11-07 | 2008-10-29 | 株式会社東芝 | 半導体装置及びその製造方法 |
| WO2008044181A1 (en) * | 2006-10-09 | 2008-04-17 | Nxp B.V. | Method of forming an interconnect structure |
| CN101196691B (zh) * | 2006-12-05 | 2010-04-21 | 中芯国际集成电路制造(上海)有限公司 | 改善通孔金属连接缺陷的方法 |
| CN101459123B (zh) * | 2007-12-13 | 2011-08-17 | 中芯国际集成电路制造(上海)有限公司 | 通孔及双镶嵌结构的形成方法 |
| CN101740477B (zh) * | 2008-11-11 | 2012-02-29 | 中芯国际集成电路制造(北京)有限公司 | 通孔及双镶嵌结构的形成方法 |
| KR101318463B1 (ko) * | 2013-05-13 | 2013-10-16 | 현대오토에버 주식회사 | 노면상태 정보제공 시스템 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5219787A (en) * | 1990-07-23 | 1993-06-15 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming channels, vias and components in substrates |
| US5187121A (en) * | 1991-12-18 | 1993-02-16 | International Business Machines Corporation | Process for fabrication of a semiconductor structure and contact stud |
| US5705430A (en) * | 1995-06-07 | 1998-01-06 | Advanced Micro Devices, Inc. | Dual damascene with a sacrificial via fill |
| US5702982A (en) * | 1996-03-28 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making metal contacts and interconnections concurrently on semiconductor integrated circuits |
| KR0179292B1 (ko) * | 1996-04-12 | 1999-04-15 | 문정환 | 반도체소자의 다층배선 형성방법 |
| US6300235B1 (en) * | 1997-06-30 | 2001-10-09 | Siemens Aktiengesellschaft | Method of forming multi-level coplanar metal/insulator films using dual damascene with sacrificial flowable oxide |
| US6033977A (en) * | 1997-06-30 | 2000-03-07 | Siemens Aktiengesellschaft | Dual damascene structure |
| US6004883A (en) * | 1998-10-23 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual damascene patterned conductor layer formation method without etch stop layer |
-
1998
- 1998-12-21 JP JP36355598A patent/JP3214475B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-21 GB GB9930205A patent/GB2345189A/en not_active Withdrawn
- 1999-12-21 KR KR1019990059830A patent/KR20000048294A/ko not_active Application Discontinuation
- 1999-12-21 CN CN 99126604 patent/CN1258097A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4681217B2 (ja) * | 2003-08-28 | 2011-05-11 | 株式会社アルバック | 層間絶縁膜のドライエッチング方法 |
| JP2009111134A (ja) * | 2007-10-30 | 2009-05-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008235938A (ja) * | 2008-06-02 | 2008-10-02 | Sony Corp | 半導体撮像装置及びその製造方法 |
| JP2010153894A (ja) * | 2010-02-19 | 2010-07-08 | Tokyo Electron Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000048294A (ko) | 2000-07-25 |
| GB9930205D0 (en) | 2000-02-09 |
| JP3214475B2 (ja) | 2001-10-02 |
| GB2345189A (en) | 2000-06-28 |
| CN1258097A (zh) | 2000-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |