CN1258097A - 形成双镶嵌布线的方法 - Google Patents

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Abstract

在形成双镶嵌布线方法中,在下导电层上形成层间绝缘膜,在层间绝缘膜中形成具有用于通孔图形的开口的抗蚀膜。用抗蚀膜作为掩模腐蚀层间绝缘膜,形成通孔,用腐蚀速率高于层间绝缘膜的材料填充通孔,形成埋置膜。然后,在埋置膜上形成具有用于布线沟槽图形的开口的抗蚀膜,用该抗蚀膜作为掩模,腐蚀埋置膜和层间绝缘膜,在层间绝缘膜上形成布线沟槽。该方法确保了不会留下层间绝缘膜的腐蚀残留物带来的杂质,可形成高质量的布线。

Description

形成双镶嵌布线的方法
本发明涉及一种形成用于多层互连技术的双镶嵌布线的方法。
形成半导体集成电路的多层互连的有效方法包括各种镶嵌技术。这些技术中,双镶嵌技术具有这样的优点,即它们可以简化和加快工艺,从而减少TAT(周转时间),可以显著降低生产成本。在双镶嵌技术中,在绝缘层中形成布线沟槽,在布线沟槽中形成上布线层,和连接上层布线与下层布线或衬底的通孔或接触孔(此后两种孔都称为通孔),然后,同时在布线沟槽和通孔中填充金属膜,同时形成布线和通道。
图1A-1C是按步骤顺序展示利用常规双镶嵌技术形成布线的方法的剖面图。首先,如图1A所示,在硅衬底1上形成氧化硅(SiO2)膜2作层间绝缘膜。在氧化硅膜2上,形成氮化硅(SiN)膜3,在氮化硅膜3上,再形成抗蚀膜4。利用光刻技术,将抗蚀膜4构图成通孔形状。然后,利用抗蚀膜4作为掩模,等离子腐蚀氮化硅膜3,在氮化硅膜3上形成通孔图形5。
然后,如图1B所示,在整个表面上形成氧化硅膜6。然后,利用化学机械抛光(CMP)法抛光氧化硅膜6的表面,使表面平整。
接着,如图1C所示,在氧化硅膜6上形成抗蚀膜7,并按布线沟槽的形状构图。然后,利用抗蚀膜7和氮化硅膜3作为掩模进行腐蚀,在氧化硅膜2上开出通孔,在氧化硅膜6上形成布线沟槽。这种情况下,就氧化硅膜与氮化硅膜的腐蚀速率比(氧化硅膜的腐蚀速率/氮化硅膜的腐蚀速率)方面而论,利用选择腐蚀速率高的腐蚀方法进行腐蚀,从而留下氮化硅膜3作为掩模,直到开出通孔。
此后,去掉抗蚀膜7,并用导电材料填充通孔和布线沟槽,形成通道和布线。
在形成双镶嵌布线的常规方法中,如图1C所示,在通孔图形5和布线沟槽图形9间发生对不准时,布线和通道间的接触面积变小,产生了接触电阻增大的缺点。另外,通孔的高宽比大,具体说,通孔的深度与宽度之比大,需要显著增大选择腐蚀比,即氧化硅膜2腐蚀速率与用作停止层的氮化硅膜3的腐蚀速率之比。然而,从操作观点来看,难以采用这种腐蚀条件。另外,如图1C所示,腐蚀后通孔的上侧边缘部分被去掉很多。
已提出了另一种形成双镶嵌布线的常规方法,该方法能够克服上述图1A-1C所示的常规技术的缺点,如图2A-2D所示(日本专利申请公开(JP-A)平8-335634和平10-223755)。图2A-2D是按步骤顺序展示形成另一常规双镶嵌布线的方法的剖面图。如图2A所示,在硅衬底11上形成氧化硅膜12,用光刻法腐蚀氧化硅膜12,形成通孔13。
然后,如图2B所示,在整个表面上涂敷有机化合物,用有机化合物膜14填充通孔13,在氧化硅膜12和有机化合物膜14上形成抗蚀膜15。利用光刻法,通过构图在抗蚀膜15上形成布线沟槽的图形16。有机化合物的腐蚀速率在用作层间绝缘膜的氧化硅膜的腐蚀速率的一半以下。
接着,如图2C所示,利用抗蚀膜15的布线图形作为掩模,对有机化合物膜14和氧化硅膜12进行等离子腐蚀,形成布线沟槽16。这种情况下,氧化硅膜12的腐蚀速率高于填在通孔13中的有机化合物膜14,因此,在腐蚀布线沟槽16的同时,在通孔13中留下未去掉的有机化物膜14。
然后,去掉抗蚀膜15和有机化合物膜14,从而与布线沟槽16一起形成通孔13。然后填充这些布线沟槽16和通孔13,形成布线和通道。
在上述方式的常规方法中,即使在通孔和布线沟槽间发生对不准,如图2C所示,填在通孔13中的通道和填在布线沟槽16中的布线之间的接触面积也不会减小。因此两者间的接触电阻是很低的。另外,以图1A-1C所示的常规技术中,在通孔的高宽比大时,必须显著增大氧化硅膜与氮化硅膜3的腐蚀速率之比。然而,在图2A-2D所示的常规技术中,不必采用这种腐蚀条件。
然而,在形成双镶嵌的该常规方法中,仍存在以下问题。具体说,如图2A所示,在通过腐蚀形成通孔13时,由于腐蚀的特性,通孔13在其上开口部分侧具有大截面积,而其底侧具有小截面积。因此,通孔13的侧壁稍有倾斜,其上部向后方偏斜。
通孔13的侧壁象这样倾斜。因此,在想要在图2C的步骤中通过腐蚀形成布线沟槽16时,由于有机膜14的选择腐蚀速率低于氧化硅膜12,所以从有机化合物膜14上部侧缘突起的部分作为腐蚀氧化硅膜12的掩模,使氧化硅膜12的腐蚀残留物留在该突起部分正下方而未被去掉。为此,如图2D所示,在去掉了有机化合物膜14后,氧化硅膜的突起材料17留在通孔13的上端部上。突起材料17混入布线中,引起例如布线的导电性变差。
本发明的目的是提供一种形成双镶嵌布线的方法,以确保腐蚀步骤中不残留由层间绝缘膜的腐蚀残留物带来的任何不应存在的物质,形成优异的布线。
根据本发明第一方案形成双镶嵌布线的方法包括以下步骤:在下导电层上形成层间绝缘膜;在层间绝缘膜上形成第一抗蚀膜,其具有用于孔图形的开口;利用第一抗蚀膜作为掩模,腐蚀层间绝缘膜,形成孔;用腐蚀速率高于层间绝缘膜的材料填充该孔,形成埋置膜;在埋置膜上形成第二抗蚀膜,其具有用于布线沟槽图形的开口;以及用第二抗蚀膜作为掩模,腐蚀所说埋置膜和层间绝缘膜,在层间绝缘膜中形成布线沟槽。
根据本发明第二方案的形成双镶嵌布线的方法包括以下步骤:在下导电层上形成层间绝缘膜;在层间绝缘膜上形成第一抗蚀膜,其具有用于布线沟槽图形的开口;利用第一抗蚀膜作为掩模,腐蚀层间绝缘膜,形成布线沟槽;用腐蚀速率高于层间绝缘膜的材料填充该布线沟槽,形成埋置膜;在埋置膜上形成第二抗蚀膜,其具有用于孔图形的开口;用第二抗蚀膜作为掩模,腐蚀所述埋置膜和层间绝缘膜,在层间绝缘膜中形成孔。
根据本发明第三方案的形成双镶嵌布线的方法包括以下步骤:在下导电层上形成第一层间绝缘膜;在第一层间绝缘膜上形成第一抗蚀膜,其具有用于孔图形的开口;利用第一抗蚀膜作为掩模,腐蚀第一层间绝缘膜,形成孔;用腐蚀速率高于第一层间绝缘膜的材料填充该孔,形成埋置膜;在整个表面上形成第二层间绝缘膜;在第二层间绝缘膜上形成第二抗蚀膜,其具有用于布线沟槽图形的开口;用第二抗蚀膜作为掩模,腐蚀第二层间绝缘膜,形成布线沟槽。
在本发明的第一和第三方案中,在埋置膜填充于孔中后,进行形成布线沟槽的腐蚀。这种情况下,埋置膜采用腐蚀速率高于层间绝缘膜的材料,因此埋置膜的腐蚀速率高于层间绝缘膜。布线沟槽形成后,留在孔中的埋置膜的表面高度低于孔的上缘。因而,在为形成布线沟槽而腐蚀层间绝缘膜的步骤中,决不会发生埋置膜用作腐蚀掩模,而留下层间绝缘膜的腐蚀残留物的现象,所以避免了在现有技术中发现的那种突起物质残留物。
在本发明的第二方案中,在层间绝缘膜上形成了布线沟槽后,用腐蚀速率高于层间绝缘膜的埋置膜填充布线沟槽,然后进行腐蚀形成孔。因此孔的侧壁上没有层间绝缘膜的腐蚀残留物。
图1A-1C是按步骤顺序展示形成常规双镶嵌布线的方法的剖面图;
图2A-2D是按步骤顺序展示形成另一常规双镶嵌布线的方法的剖面图;
图3A-3F是按步骤顺序展示本发明第一实施例的形成双镶嵌布线的方法的剖面图;
图4A-4C是按步骤顺序展示本发明第二实施例的形成双镶嵌布线的方法的剖面图;
图5A-5F是按步骤顺序展示本发明第三实施例的形成双镶嵌布线的方法的剖面图;
图6A-6C是按步骤顺序展示本发明第四实施例的形成双镶嵌布线的方法的剖面图;
图7A-7F是按步骤顺序展示本发明第五实施例的形成双镶嵌布线的方法的剖面图;
图8A-8F是按步骤顺序展示本发明第六实施例的形成双镶嵌布线的方法的剖面图;
图9A-9F是按步骤顺序展示本发明第七实施例的形成双镶嵌布线的方法的剖面图;
图10A-10F是按步骤顺序展示本发明第八实施例的形成双镶嵌布线的方法的剖面图。
下面结合附图详细介绍本发明的优选实施例。图3A-3F是按步骤顺序来展示本发明第一实施例的形成双镶嵌布线的方法的剖面图。如图3A所示,在导电层21上形成例如氧化硅膜之类的层间绝缘膜22,并在层间绝缘膜22上涂敷抗蚀膜23。然后,曝光并显影抗蚀膜23,从而形成用于形成通孔的开口图形31。导电层21是形成有多层互连结构的下布线或半导体器件的衬底。层间绝缘膜22具有足以形成布线沟槽和通孔(此后接触孔也称为“通孔”)的厚度。抗蚀膜23是用于形成通孔的光敏有机膜。顺便提及,在导电层21是多层互连的下布线时,形成于该导电层上的层间绝缘膜中的孔被称为通孔,在导电层21为半导体衬底时,形成于该导电层上的层间绝缘膜中的孔被称为接触孔。然而,包括通孔和接触孔的这些孔在本发明中都被称为通孔。
然后,用抗蚀膜23作为掩模,腐蚀层间绝缘膜22,在层间绝缘膜22中形成通孔32。在这种情况下,小部分层间绝缘膜22留在通孔32内。
接着,如图3B所示,去掉抗蚀膜23,并在通孔32中填充不同于层间绝缘膜的材料,形成埋置膜24。埋置膜24的例子包括诸如Si3N4、SiON(SixOyNz)、氧化膜(SiO2)和SiOF(SixOyFz)或多晶硅等无机膜、有机氧化膜(涂敷膜)和无机氧化膜(涂敷膜)。这些材料的腐蚀速率都高于构成层间绝缘膜22的材料例如氧化硅的腐蚀速率。层间绝缘膜22与埋置膜24的腐蚀速率之比低于1。由于每种常用无机材料都具有高于氧化膜的腐蚀速率,所以各种材料都可用作埋置膜24。埋置膜24例如可以利用CVD法(化学汽相淀积)或涂敷法形成。埋置层24例如是CVD Si3N4膜。
然后,在埋置膜24上涂敷由光敏有机膜构成的抗蚀膜25,并利用光刻法构图抗蚀膜25,形成布线沟槽的图形33。层间绝缘膜(氧化硅膜)22与抗蚀膜(光敏有机膜)25的腐蚀速率之比例如为5或更大。
然后,如图3C所示,用抗蚀膜25作为掩模,腐蚀埋置膜24和层间绝缘膜22,形成布线沟槽34。这种情况下,如以上所说明的,层间绝缘膜22具有高于抗蚀膜25的腐蚀速率(腐蚀速率之比是5或更大)。因此,利用抗蚀膜25作为掩模,层间绝缘膜22被腐蚀成布线沟槽的形状。另外,由于层间绝缘膜22与埋置膜24的腐蚀速率之比低于1,所以埋置膜24的腐蚀速率高于层间绝缘膜22,因此埋置膜24的腐蚀比层间绝缘膜22快。为此,如图3C所示,通孔32内的埋置膜24的上表面位于低于通孔32的上缘的高度。关于腐蚀方法,可以采用利用CHF3气、O2气和Ar气的混合气的等离子腐蚀。这种情况下层间绝缘膜与埋置膜的腐蚀速率之比低于1或更小。
然后,如图3D所示,去掉抗蚀膜25(即用于形成布线沟槽的光敏有机膜)和埋置膜24,并使层间绝缘膜22几乎不受侵蚀。为去掉埋置膜24,可以采用利用Cl2气和HBr气的混合气的等离子腐蚀。这种情况下,埋置膜24与层间绝缘膜的腐蚀速率之比为10或更大。另外,可以采用湿法腐蚀、各向同性干法腐蚀、各向异性干法腐蚀等方法中的任一种方法去掉埋置膜24。这种情况下,例如可用CxFyHz气、O2气、Cl2气、HBr气或SF6气等作各向同性干法腐蚀的处理气。关于各向异性干法腐蚀的处理气,例如也可以采用CxFyHz气、O2气、Cl2气、HBr气或SF6气等。
另外,在去除埋置膜24的同时或之后,去掉留在通孔23底部的层间绝缘膜22。从而形成通孔32和布线沟槽34。
此后,如图3E所示,在通孔32和布线沟槽34中,填充布线材料26(导电材料)。
然后,如图3F所示,利用CMP法抛光布线材料26的表面,露出层间绝缘膜22的表面。于是在通孔32中形成通道35,在布线沟槽34中形成布线36。
在上述方式构成的该实施例中,即使通孔32侧壁倾斜,其上开口展宽,由于在形成布线沟槽34的步骤中,埋置膜24的腐蚀快于层间绝缘膜22,所以腐蚀层间绝缘膜时,埋置膜24也不会作为妨碍层间绝缘膜22腐蚀的掩模。因此,不会留下层间绝缘膜的腐蚀残留物,并且不象常规技术那样,没有突起物质混入布线中。
另外,在该实施例的形成通孔32的腐蚀步骤中,如图3A所示,腐蚀在中途停止,在通孔32的底部留下一小部分层间绝缘膜22。具体说,对于大部分层间绝缘膜22的腐蚀和留在通孔32中的残留埋置膜24的腐蚀,宜采用高能量的干法腐蚀,以缩短处理时间,然后,采用湿法腐蚀或低能量的腐蚀,从而例如当导电层21为衬底时可以防止对扩散层的损伤。
下面结合图4A-4C介绍本发明第二实施例的方法。首先,如图4A所示,在硅衬底21上形成第一层间绝缘22a,其由腐蚀速率低于待埋置材料的材料构成。然后,在第一层间绝缘膜22a上,形成第二层间绝缘膜22b,其由腐蚀速率高于待埋置材料的材料构成。在该实施例中,如上所述,该层间绝缘膜是不同材料的层叠膜。然后,在第二层间绝缘22b上涂敷抗蚀膜23。通过构图,在抗蚀膜23上形成通孔图形31。然后,用抗蚀膜23作为掩模,腐蚀第一和第二层间绝缘膜22a、22b,形成通孔32。
接着,如图4B所示,去掉抗蚀膜23,并在通孔32中填充不同于层间绝缘膜的材料,从而形成埋置膜24。然后,在埋置膜24上形成抗蚀膜25,从而在抗蚀膜25上形成布线沟槽图形33。
然后,如图4C所示,用抗蚀膜25作为掩模,腐蚀埋置膜24和第二层间绝缘22b。这种情况下在本例的腐蚀中,是在第二层间绝缘膜22b的腐蚀速率变得高于埋置膜24、和第一层间绝缘膜22a的腐蚀速率变得低于埋置膜24的条件下进行的。因此,在该腐蚀步骤中,第二层间绝缘膜22b上的那部分埋置膜24被腐蚀,此后,根据抗蚀膜25的布线沟槽图形33,腐蚀并去掉第二层间绝缘膜22b和埋置膜24。然后腐蚀延伸到第一层间绝缘膜22a。在第一层间绝缘膜22a中,埋置膜24的腐蚀速率高于第一层间绝缘膜22a。因此,第一层间绝缘膜22a几乎不被腐蚀,优先腐蚀通孔32内的埋置膜24。在稍微腐蚀了通孔32内的埋置膜24后,即停止腐蚀。
随后的步骤与图3D-3F所示的第一实施例的步骤相同。具体说,去掉抗蚀膜25和埋置膜24,形成布线沟槽34和通孔32。然后,在布线沟槽34和通孔32中填充导电材料,并用CMP法抛光导电材料的表面,从而形成象图3F所示的布线和通孔。
该实施例中,使用具有不同腐蚀速率的材料构成的层叠膜作为层间绝缘膜,并且根据当第二层间绝缘膜的腐蚀转变为第一层间绝缘膜的腐蚀时,腐蚀速率的变化,终止腐蚀,可以清楚地区分布线沟槽与通孔。因此,该实施例中,布线沟槽和通孔的深度可通过第一和第二层间绝缘膜22a和22b的厚度进行控制。与第一实施例中根据腐蚀时间等控制布线沟槽和通孔深度的情况相反,可以更精确地控制布线沟槽等的深度。
下面结合图5A-5F介绍本发明的第三实施例。在该实施例中,如图5A所示,在硅衬底21上,形成与层间绝缘膜22不同的材料,作为腐蚀停止层27。在腐蚀停止层27上,形成层间绝缘膜和抗蚀膜23。然后,在抗蚀膜23上形成通孔图形31,并用抗蚀膜23作为掩模,腐蚀层间绝缘膜22。在这种情况下,腐蚀被层间绝缘膜22下的停止层27所终止。从而根据本实施例,在导电层21表面不被腐蚀损伤的情况下形成通孔32。
接着,如图5B所示,在通孔32中填充不同于层间绝缘膜的材料,形成埋置膜24。然后,如图5C所示,利用形成有布线沟槽图形33的抗蚀膜25作为掩模,腐蚀埋置膜24和层间绝缘膜22到预定深度。于是形成布线沟槽34。
然后,如图5D所示,去掉抗蚀膜25和埋置膜24。在去掉埋置膜24的同时或之后,去掉通孔32中的腐蚀停止层27。
然后,如图5E所示,在通孔32和布线沟槽34中填充布线材料26。然后,如图5F所示,用CMP法抛光布线材料26的表面,形成布线36和通道35、
该实施例中,由于腐蚀停止层27形成于最下层导电层1上,所以导电层1不会因腐蚀而受损伤。因此,在导电层是硅衬底时,可以防止在衬底中的器件受损伤。
下面结合图6A-6C介绍本发明的第四实施例。该实施例中,如图6A所示,以与图3A-3F所示第一实施例相同的方式,用抗蚀膜23作为掩模腐蚀层间绝缘膜22,在层间绝缘膜22中形成通孔32。
然后,如图6B所示,用不同于层间绝缘膜的材料填充通孔32,从而形成埋置膜24。一般情况下,在通孔32中填充埋置膜24时,埋置膜24还形成在层间绝缘膜22上,如图3B所示,然而,该实施例中,让埋置膜24只留在通孔32中,全部去掉层间绝缘膜22上的埋置膜24。
然后,在层间绝缘膜22上涂敷抗蚀膜25,以在抗蚀膜25上形成布线沟槽的图形33。
接着,如图6C所示,用抗蚀膜25作为掩模,腐蚀层间绝缘膜22,形成布线沟槽34。在腐蚀延伸到布线沟槽34的深度后,停止腐蚀。然后,去掉抗蚀膜25和埋置膜24,然后,按与图3D-3F相同的步骤形成布线和通道。
该实施例中,由于在具有高腐蚀速率且形成于层间绝缘膜上的埋置膜被去掉后才腐蚀布线沟槽,所以在抗蚀膜25和层间绝缘膜22之间不会发生腐蚀横向延伸。于是确保了布线沟槽34上缘的角部不会变钝,可以形成具有严格与被抗蚀膜25的布线图形33限定的形状一致的布线沟槽34。
下面结合图7A-7F介绍本发明的第五实施例。首先,如图7A所示,在导电层21上形成层间绝缘膜22,并在层间绝缘膜22上形成抗蚀膜25。在抗蚀膜25上形成布线沟槽图形33。然后,用抗蚀膜25作为掩模,腐蚀层间绝缘膜22厚度方向上的一部分,从而在层间绝缘膜22上形成布线沟槽34。在腐蚀深度延伸到布线沟槽34时,停止腐蚀。
然后,如图7B所示,用埋置材料填充布线沟槽34,形成埋置膜24。埋置膜24的腐蚀速率高于层间绝缘膜22。
然后,在埋置膜24上形成抗蚀膜23。然后,在抗蚀膜23上形成通孔图形31。应注意,抗蚀膜23与层间绝缘膜22的腐蚀速率之比相当低,因此,抗蚀膜23具有低腐蚀速率。
然后,如图7C所示,用抗蚀膜23作为掩模,腐蚀埋置膜24,进一步腐蚀层间绝缘膜22,直到露出导电层21,从而形成通孔32。在本例中的腐蚀是在埋置膜24的腐蚀速率最高、层间绝缘膜的腐蚀速率次于相邻的埋置膜24、且抗蚀膜23的腐蚀速率最低的条件下进行的。
接着,如图7D所示,去掉抗蚀膜23和埋置膜24,形成布线沟槽34和通孔32。
然后,如图7E所示,用布线材料26填充布线沟槽34和通孔32。如图7F所示,利用CMP抛光布线材料的表面,露出层间绝缘膜22。于是形成布线36和通道35。
该实施例中,可以得到与图3A-3F所示的实施例相同的效果。由于具有高腐蚀速率的埋置膜24形成于层间绝缘膜22中的通孔32的上缘上,所以部分埋置膜24因腐蚀而被横向去掉一点。所以在通孔上侧边缘上没有留下突起。
下面结合图8A-8F介绍本发明的第六实施例。该实施例与图7A-7F所示实施例的不同之处仅在于形成腐蚀停止层27这一点上。该实施例中,如图8A所示,在导电层21上形成腐蚀停止层27,然后,利用抗蚀膜25作为掩模,在层间绝缘膜22上形成布线沟槽34。如图8B所示,在布线沟槽34中填充埋置膜24,如图8C所示,用抗蚀膜23作为掩模,腐蚀埋置膜24和层间绝缘膜22。在腐蚀延伸到腐蚀停止层27时,停止腐蚀。
接着,如图8D所示,腐蚀去掉通孔32中留下的腐蚀停止层27,如图8E所示填充布线材料26,并用CMP法抛光布线材料26,形成布线36和通孔35,如图8F所示。
该实施例中,除得到与利用图7A-7F介绍的实施例相同的效果外,在导电层21为衬底时,可以得到与图5A-5F所述实施例类似的防止损伤衬底的效果。
在图7A-7F实施例的一个改型中,腐蚀可以中途停止,象图3A-3F所示实施例那样,在腐蚀形成通孔的步骤中,去掉埋置膜的同时或之后,去掉留下未去除的层间绝缘膜。另外,可以象图4A-4C所示实施例那样,用由不同材料构成的叠层作层间绝缘膜。另外,在通孔中填充了埋置膜后,可以让埋置膜只留在通孔中,以与图6A-6C所示实施例相同的方式,全部去掉其余部分。
下面结合图9A-9F介绍本发明的第七实施例。该实施例中,首先,如图9A所示,在导电层21上形成厚度足以形成通孔的第一层间绝缘膜22,并在第一层间绝缘膜22上形成抗蚀膜23,在抗蚀膜23上形成通孔图形31。然后,用抗蚀膜23作为掩模,腐蚀第一层间绝缘膜22,形成通孔32。
然后,如图9B所示,用埋置膜24填充通孔32,并在埋置膜24上形成厚度足以形成布线沟槽的第二层间绝缘膜28。
然后,如图9C所示,在第二层间绝缘膜28上形成抗蚀膜25,并在抗蚀膜25上形成布线沟槽图形33。用该布线沟槽图形33作为掩模,腐蚀第二层间绝缘膜28,形成布线沟槽34。此例中的腐蚀是在埋置膜24的腐蚀速率高于第一层间绝缘膜22和第二层间绝缘膜28、并且层间绝缘膜28的腐蚀速率高于抗蚀膜25的条件下进行的。此外,在露出了第一层间绝缘膜后,停止腐蚀。
然后,如图9D所示,以使第一层间绝缘膜22和第二层间绝缘膜28几乎不受侵蚀的方式,去掉抗蚀膜25和通孔32中的埋置膜24。
然后,如图9E所示,在布线沟槽34和通孔32中填充布线材料26,并用CMP法抛光,形成图9F所示的布线36和通孔35。
该实施例中,如图9C所示,由于埋置膜24的腐蚀速率高于第一层间绝缘膜22,所以留在通孔32中未去掉的埋置膜24的高度低于第一层间绝缘膜22的表面。因此,埋置膜24的上缘不会作为腐蚀第一层间绝缘膜22时的掩模。因此不会留下第一层间绝缘膜22腐蚀的残留物。
下面结合图10A-10F介绍本发明的第八实施例。该实施例与图9A-9F所示实施例的不同之处在于,让埋置膜24只留在通孔32中,而去掉埋置膜24的其余部分,如图10B所示。
比较图9C-9F与图10C-10F可知,该实施例的优点在于,没有埋置膜24留在第一层间绝缘膜22和第二层间绝缘膜28间,因此,可以从很宽的范围内选择埋置膜24的材料。
在图9A-9F所示的实施例的改型中,可以象图5A-5F所示的实施例那样,在导电层21和第一层间绝缘膜22之间形成腐蚀停止层。另外,也可以象图3A-3F那样,在形成通孔32时允许留下小部层间绝缘膜22,并在去除埋置膜24的同时或之后,去掉留下未去掉的层间绝缘膜22。
如上述所详细介绍的,根据本发明,在层间绝缘膜膜中形成布线沟槽和通孔的腐蚀步骤中,没有留下层间绝缘膜的腐蚀残留物,因此,没有层间绝缘膜的残留突起材料混入布线中,因而,可以提高布线质量。

Claims (13)

1.一种形成双镶嵌布线的方法,包括以下步骤:
在下导电层上形成层间绝缘膜;
在所述层间绝缘膜上形成第一抗蚀膜,其具有用于孔图形的开口;
利用所述第一抗蚀膜作为掩模,腐蚀所述层间绝缘膜,形成孔;
用腐蚀速率高于所述层间绝缘膜的材料填充所述孔,形成埋置膜;
在所述埋置膜上形成第二抗蚀膜,其具有用于布线沟槽图形的开口;以及
用所述第二抗蚀膜作为掩模,腐蚀所述埋置膜和层间绝缘膜,在层间绝缘膜中形成布线沟槽。
2.一种形成双镶嵌布线的方法,包括以下步骤:
在下导电层上形成层间绝缘膜;
在所述层间绝缘膜上形成第一抗蚀膜,其具有用于布线沟槽图形的开口;
利用所述第一抗蚀膜作为掩模,腐蚀所述层间绝缘膜,形成布线沟槽;
用腐蚀速率高于所述层间绝缘膜的材料填充该布线沟槽,形成埋置膜;
在所述埋置膜上形成第二抗蚀膜,其具有用于孔图形的开口;以及
用所述第二抗蚀膜作为掩模,腐蚀所述埋置膜和层间绝缘膜,在层间绝缘膜中形成孔。
3.一种形成双镶嵌布线的方法,包括以下步骤:
在下导电层上形成第一层间绝缘膜;
在所述第一层间绝缘膜上形成第一抗蚀膜,其具有用于孔图形的开口;
利用所述第一抗蚀膜作为掩模,腐蚀所述第一层间绝缘膜,形成孔;
用腐蚀速率高于所述第一层间绝缘膜的材料填充该孔,形成埋置膜;
在整个表面上形成第二层间绝缘膜;
在所述第二层间绝缘膜上形成第二抗蚀膜,其具有用于布线沟槽图形的开口;以及
用所述第二抗蚀膜作为掩模,腐蚀所述第二层间绝缘膜,形成布线沟槽。
4.根据权利要求1或3的形成双镶嵌布线的方法,还包括以下步骤:
去掉孔中的埋置膜;及
用导电材料填充所述布线沟槽和孔,同时形成布线和接触或通道。
5.根据权利要求2的形成双镶嵌布线的方法,在腐蚀所说孔后,还包括以下步骤:
去掉所述层间绝缘膜上的埋置膜;及
用导电材料填充所述布线沟槽和孔,同时形成布线和接触或通道。
6.根据权利要求1-3中任一项的形成双镶嵌布线的方法,其中在留下一部分层间绝缘膜时停止腐蚀,以此方式进行形成孔的所说腐蚀。
7.根据权利要求6的形成双镶嵌布线的方法,其中在去掉埋置膜的同时或之后,去掉留在孔中的层间绝缘膜。
8.根据权利要求1或2的形成双镶嵌布线的方法,其中所述层间绝缘膜是由选择腐蚀速率彼此不同的两种材料构成的层叠膜,其中上层膜的腐蚀速率高于下层膜的腐蚀速率。
9.根据权利要求1-3中任一项的形成双镶嵌布线的方法,还包括,在所述下导电层和层间绝缘膜之间形成腐蚀停止层,其中在腐蚀延伸到腐蚀停止层时,停止形成孔的腐蚀。
10.根据权利要求1或2的形成双镶嵌布线的方法,还包括,在形成所述埋置膜后,去掉所述层间绝缘膜上的所述埋置膜,同时只在孔中留下一部分所述埋置膜。
11.根据权利要求3的形成双镶嵌布线的方法,还包括,在形成所述埋置膜后,去掉所述层间绝缘膜上的所述埋置膜。
12.根据权利要求1-12中任一项的形成双镶嵌布线的方法,其中所述下导电层是下布线,所述孔是通孔。
13.根据权利要求1-12中任一项的形成双镶嵌布线的方法,其中所述下导电层是半导体衬底,所述孔是通孔。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100356563C (zh) * 2003-11-07 2007-12-19 株式会社东芝 半导体器件及其制造方法
CN101196691B (zh) * 2006-12-05 2010-04-21 中芯国际集成电路制造(上海)有限公司 改善通孔金属连接缺陷的方法
CN101459123B (zh) * 2007-12-13 2011-08-17 中芯国际集成电路制造(上海)有限公司 通孔及双镶嵌结构的形成方法
CN101740477B (zh) * 2008-11-11 2012-02-29 中芯国际集成电路制造(北京)有限公司 通孔及双镶嵌结构的形成方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3346475B2 (ja) * 2000-01-18 2002-11-18 日本電気株式会社 半導体集積回路の製造方法、半導体集積回路
US6861347B2 (en) * 2001-05-17 2005-03-01 Samsung Electronics Co., Ltd. Method for forming metal wiring layer of semiconductor device
JP2002373936A (ja) * 2001-06-14 2002-12-26 Nec Corp デュアルダマシン法による配線形成方法
KR100443515B1 (ko) * 2001-12-24 2004-08-09 주식회사 하이닉스반도체 비아홀 형성 방법
JP4165077B2 (ja) * 2002-01-28 2008-10-15 ソニー株式会社 半導体撮像装置
KR20030095100A (ko) * 2002-06-11 2003-12-18 동부전자 주식회사 듀얼 다마신 공정
JP4681217B2 (ja) * 2003-08-28 2011-05-11 株式会社アルバック 層間絶縁膜のドライエッチング方法
CN103560107A (zh) * 2006-10-09 2014-02-05 英闻萨斯有限公司 形成互连结构的方法
JP2009111134A (ja) * 2007-10-30 2009-05-21 Renesas Technology Corp 半導体装置およびその製造方法
JP2008235938A (ja) * 2008-06-02 2008-10-02 Sony Corp 半導体撮像装置及びその製造方法
JP2010153894A (ja) * 2010-02-19 2010-07-08 Tokyo Electron Ltd 半導体装置の製造方法
KR101318463B1 (ko) * 2013-05-13 2013-10-16 현대오토에버 주식회사 노면상태 정보제공 시스템

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5219787A (en) * 1990-07-23 1993-06-15 Microelectronics And Computer Technology Corporation Trenching techniques for forming channels, vias and components in substrates
US5187121A (en) * 1991-12-18 1993-02-16 International Business Machines Corporation Process for fabrication of a semiconductor structure and contact stud
US5705430A (en) * 1995-06-07 1998-01-06 Advanced Micro Devices, Inc. Dual damascene with a sacrificial via fill
US5702982A (en) * 1996-03-28 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making metal contacts and interconnections concurrently on semiconductor integrated circuits
KR0179292B1 (ko) * 1996-04-12 1999-04-15 문정환 반도체소자의 다층배선 형성방법
US6033977A (en) * 1997-06-30 2000-03-07 Siemens Aktiengesellschaft Dual damascene structure
US6300235B1 (en) * 1997-06-30 2001-10-09 Siemens Aktiengesellschaft Method of forming multi-level coplanar metal/insulator films using dual damascene with sacrificial flowable oxide
US6004883A (en) * 1998-10-23 1999-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene patterned conductor layer formation method without etch stop layer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100356563C (zh) * 2003-11-07 2007-12-19 株式会社东芝 半导体器件及其制造方法
CN101196691B (zh) * 2006-12-05 2010-04-21 中芯国际集成电路制造(上海)有限公司 改善通孔金属连接缺陷的方法
CN101459123B (zh) * 2007-12-13 2011-08-17 中芯国际集成电路制造(上海)有限公司 通孔及双镶嵌结构的形成方法
CN101740477B (zh) * 2008-11-11 2012-02-29 中芯国际集成电路制造(北京)有限公司 通孔及双镶嵌结构的形成方法

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Publication number Publication date
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