CN1661799A - 半导体器件 - Google Patents

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Abstract

一种半导体器件。绝缘层包括第一介质材料和第二介质材料，第二介质材料不同于第一介质材料。在第一介质材料中形成具有第一图形的第一导电区，在第二介质材料中形成具有第二图形的第二导电区，第二图形不同于第一图形。第一介质材料和第二介质材料中的一个包括有机材料，另一个介质材料包括无机材料。第一和第二介质材料中的一个相对于另一个具有蚀刻选择性。还公开了在晶片保留在室中的同时清洁半导体晶片处理室的方法。

Description

半导体器件
技术领域
本发明一般涉及半导体器件的制造，更具体地涉及双镶嵌结构的制造。
背景技术
通过在半导体衬底上依次淀积绝缘(或介质)层、导电层和半导体层材料，并使用光刻构图各层以在半导体衬底上形成电路部件和元件，来制造半导体器件。过去用于导线的普通导电材料为可以直接蚀刻的铝。例如，淀积铝或铝合金层，在铝上淀积光致抗蚀剂层，构图并显影光致抗蚀剂，并把光致抗蚀剂作为掩膜蚀刻去掉铝层的暴露区域。
在半导体工业中存在把铜作为导线和金属层的趋势。铜在半导体器件制造中引入了新的挑战。虽然铜具有比铝的导电性更好的优点，但是铜存在通过介质层扩散的倾向，这将引起短路和器件故障。因此，使用衬垫防止这种扩散。而且，不能直接蚀刻铜，特别是在小的最小特征尺寸的情况下，这导致使用镶嵌方法形成铜导线。
在形成导线的镶嵌方法中，在半导体衬底上淀积绝缘层，并例如通过淀积光致抗蚀剂，构图和显影光致抗蚀剂，以及把光致抗蚀剂作为绝缘层的掩膜构图绝缘层，然后蚀刻去掉绝缘层的暴露部分。例如，通过化学气相淀积(CVD)、电镀或化学镀或其它淀积方法，在构图的绝缘层上淀积导电材料(如铜)。化学机械抛光(CMP)半导体衬底，以从绝缘层的上表面上去掉多余的导电材料，保留在绝缘层中形成的导线或导电区。
如果在绝缘层中形成一个图形，则该工艺被称作单镶嵌工艺。但是，也可以在绝缘层中形成两个图形，通常一个图形比另一个图形在绝缘层中蚀刻得更深。两个图形的工艺在本领域中被称作双镶嵌工艺。例如，双镶嵌工艺可以用来形成连接到下面的导线或元件的过孔的第一层，并在过孔上形成导线和导电区的第二层。
在现有技术中，通常，或者首先在绝缘层中构图穿过绝缘层的整个厚度的过孔，然后在绝缘层的上部构图导线，一般称作“过孔优先”双镶嵌构图方法。或者，首先在绝缘层的上部构图导线，随后构图穿过绝缘层的整个厚度的过孔，称作“导线优先”双镶嵌方法。
随着半导体器件尺寸的减小以及电子部件和导线的最小特征尺寸的减小，在双镶嵌工艺中构图绝缘层变得越来越困难。在双镶嵌构图工艺中，例如，一个构图步骤蚀刻穿过绝缘层的整个厚度(例如，形成过孔)，另一个构图步骤使用定时蚀刻，蚀刻仅穿过部分绝缘层(形成导线)。在半导体工业中存在使用低介电常数(低k)介质材料的趋势，特别是与铜导线结合使用，以减小导线的RC时间延迟。某些低k介质材料是多孔的和/或蚀刻非常快，并且难以完全控制蚀刻工艺，特别是在双镶嵌结构和工艺中。
在双镶嵌工艺中的另一问题是光致抗蚀剂中毒(poisoning)，当使用含有氮的蚀刻化学制剂构图包括通常用作绝缘体的SiCOH型(含有硅、碳、氧和/或氢的材料)材料的绝缘层时，在构图工艺中出现该问题。与SiCOH型材料相结合，含氮的蚀刻化学制剂释放出在随后的光刻步骤中与光致抗蚀剂相互作用或迁移到光致抗蚀剂中胺。光致抗蚀剂中毒引起焦深问题和/或光致抗蚀剂分层，导致丧失临界尺寸的控制和无法印刷，从而导致器件故障和产量降低。因为随后涂覆的光致抗蚀剂暴露于之前的蚀刻工艺期间产生的胺中，在过孔优先双镶嵌构图方法和导线优先双镶嵌构图方法中光致抗蚀剂中毒都是问题。
因此，本领域所需的是一种改进了对构图镶嵌结构的控制从而避免光致抗蚀剂中毒的双镶嵌结构和方法。
发明内容
本发明的实施例通过提供新颖的部分过孔双镶嵌结构和方法解决了这些问题。双镶嵌绝缘层包括具有第一蚀刻选择性的第一绝缘材料和具有第二蚀刻选择性的第二绝缘材料。因为第一蚀刻选择性不同于第二蚀刻选择性，所以可以分别选择蚀刻第一和第二绝缘材料，提供对双镶嵌蚀刻工艺的改善的控制。
根据本发明的优选实施例，半导体器件包括：第一绝缘层，第一绝缘层包括第一介质材料和在第一介质材料上形成的第二介质材料，第二介质材料包括不同于第一介质材料的材料；多个第一导电区，形成于第一介质材料中，第一导电区包括第一图形；以及多个第二导电区，形成于第二介质材料中，第二导电区包括第二图形，第二图形不同于第一图形。
根据本发明的另一优选实施例，半导体器件包括：工件；第一绝缘层，设置在工件上；多个第一导线，形成于第一绝缘层中；第二绝缘层，形成于第一导线和第一绝缘层上，第二绝缘层包括第一介质材料和在第一介质材料上形成的第二介质材料，第二介质材料包括不同于第一介质材料的材料；多个过孔，形成于第一介质材料中；以及多个第二导线，形成于第二介质材料中。
本发明的优选实施例的优点包括提供具有自然蚀刻停止和增强的反应离子蚀刻(RIE)轮廓的双镶嵌混合介质叠层。作为化学机械抛光(CMP)停止层的硬掩膜的底层对于特定的应用是可调的。通过使用本发明的实施例可以防止在双镶嵌蚀刻工艺期间的光致抗蚀剂中毒。可以改变在结构的各层中使用的材料，而不会影响叠层的其余部分。使用本发明的实施例可以得到侧壁基本垂直和临界尺寸更小的过孔。
根据本发明的实施例形成双镶嵌结构的方法的优点包括提供允许双镶嵌集成方案的双镶嵌蚀刻工艺。可以针对蚀刻工艺中的特定部分进行修改，以满足在过孔构图蚀刻工艺或导线构图蚀刻工艺中材料的变化，而不影响蚀刻方案的其它部分。消除了对难以控制的用定时蚀刻构图较浅的导线图形的需要。可以在单个室或者多个室中完成双镶嵌工艺。还公开了在晶片保留在室中的同时清洁室的新颖方法。
上面相当广泛地概述了本发明的实施例的特征和技术优点，以便更好的理解随后对本发明的详细说明。此后将说明来自本发明的权利要求书的主题的本发明的实施例的其它特征和优点。本领域的技术人员应当理解所公开的概念和特定实施例很容易被用作修改或设计用来实现与本发明的目的相同的其它结构或工艺的基础。本领域的技术人员还应当认识到这种等效的结构没有脱离在附带的权利要求书中阐述的本发明的精神和范围。
附图说明
为了更完全地理解本发明及其优点，参考结合附图的下述说明，其中：
图1示出了将使用根据本发明的实施例的双镶嵌方法构图的混合介质叠层的透视图，其中要被构图的绝缘层包括两种不同介质材料的双层；
图2是使用这里所述的双镶嵌方法构图半导体器件的流程图；
图3到10示出了根据本发明的实施例的双镶嵌方法在不同制造阶段半导体器件的截面图；以及
图11示出了根据本发明的实施例用于处理半导体晶片的室，其中在半导体晶片保留在室中的同时就地清除或去掉在蚀刻无机材料层期间在室壁上淀积的聚合物。
在不同图中相应的数字或符号通常表示相应的部件，除非有其它说明。附图只是清晰地显示出优选实施例的相关部分，而没有按比例绘出。
具体实施方式
下面详细讨论本优选实施例的构成和使用。但是，应当理解，本发明提供了许多可应用的发明概念，可以在多种特定环境中实施。所讨论的特定实施例仅仅是以示例性的特定方式构成和使用本发明，而不是限制本发明的范围。
图1示出了根据本发明的实施例将要在其中制造双镶嵌结构的介质叠层100的透视图，其中将要使用双镶嵌工艺构图的绝缘层110包括介质材料112和114的双层。在工件102上淀积包括例如二氧化硅或低介电常数材料的第一绝缘层104。工件可以包括例如被绝缘层覆盖的包括硅或其它半导体材料的半导体衬底。工件还可以包括其它有源元件或电路，未示出。工件可以包括例如单晶硅上的氧化硅。工件可以包括其它导电层或其它半导体元件，例如，晶体管、二极管等。化合物半导体，例如，GaAs、InP、Si/Ge或SiC，可以代替硅。
例如，在单镶嵌工艺中在第一绝缘层104中形成多个第一导线106。或者，例如，使用减蚀刻工艺形成第一导线106，随后在构图的第一导线106上淀积第一绝缘层104。第一导线106包括例如铜、铜合金或其它导电材料，并包括例如在构图的第一绝缘层104上形成的衬垫以防止如铜的金属扩散到第一绝缘层104中，未示出。例如，第一导线106和第一绝缘层104的厚度在从约500到3000埃的范围内。例如，在半导体器件的第一金属化层M1中形成第一导线106。
在构图的第一绝缘层104和第一导线106上淀积帽盖层108。帽盖层108包括铜帽盖，优选作为防止铜扩散或迁移到随后形成的绝缘层(如112)中的铜阻挡层，以及在随后的淀积和蚀刻工艺中防止铜导线106暴露在氧中引起侵蚀的氧阻挡层。例如，虽然帽盖层108也可以包括其它绝缘材料，但是帽盖层108优选包括氮化硅(SixNy)或掺氮的碳化硅(N-SiCx)。作为例子，帽盖层也可以包括SiCx、SiCxHy、SiCOHx、SiCxNyHz或SiNxHy。
优选，选择帽盖层108的材料以对如RIE的单元工艺具有透明效应。例如，对于RIE，可以采用类似的化学蚀刻来蚀刻Si3N4或N-SiCx；由此，在本发明的实施例中可以交替使用这两种材料，而不会影响结构100的整个工艺流程。帽盖层的厚度为例如约150到500埃。
可以在帽盖层108的上表面形成可选的粘合膜116。粘合膜116作为随后淀积的第一介质材料112的粘合促进剂。虽然粘合膜116可以包括其它粘合促进材料，但是，作为例子，粘合膜116包括由Dow ChemicalCompany制造的AP6000TM或由Honeywell，Inc.制造的HOSP-BESTTM。例如，粘合膜116可以通过CVD或旋涂工艺淀积。粘合膜116的厚度，例如，小于约100埃。
在帽盖层108上形成的第二绝缘层110包括第一介质材料112和第二介质材料114的双层，其中在双镶嵌构图工艺中第二介质材料114优选相对于第一介质材料112具有蚀刻选择性。为了形成第二绝缘层110，在帽盖层108或可选的粘合膜116上淀积第一介质材料112。作为例子，第一介质材料112优选包括无机介质材料，例如，SiO2、未掺杂的硅酸盐玻璃(USG)、氟化硅玻璃(FSG)、氟化四乙氧基硅烷(FTEOS)、SiCOH或多孔SiCOH。作为例子，可以旋涂或通过CVD淀积第一介质材料112。在一个实施例中，在CVD工艺之前，可以用帽盖层108的等离子体预处理处理帽盖层108。等离子体预处理激发帽盖层108的表面，从而CVD介质材料112将淀积在悬空键吸引上。第一介质材料112的厚度为例如约500到3000埃。
在双镶嵌方法中，第一介质材料112包括部分第二绝缘层110，在其中将形成过孔。因此，第一介质材料112包括过孔介质材料或过孔绝缘层。如果第一导线106包括铜，则第一介质材料112优选包括热膨胀系数(CTE)接近铜的CTE或第一导线106的CTE的材料，以防止由温度引入的应力在过孔与下面的第一导线的电连接中引起剪切或断裂。
在一个实施例中，第一介质材料优选包括低介电常数的材料(例如，具有4.0或更低的介电常数k)。例如，SiO2一般具有约4.0的k，FSG一般具有约3.6的k，FTEOS一般具有约3.5的k，SiCOH一般具有约2.6-3.3的范围的k，多孔SiCOH一般具有小于3.0的范围的k。
为第一介质材料112选择的这些材料的优点是可以用类似的蚀刻化学制剂蚀刻上面所列的每一种材料。例如，可以利用使用碳氟化合物基化学制剂(CHxFy)的RIE蚀刻这里所述的可以用作第一介质材料112的所有可能的材料。这有利于在材料叠层中相互交换这些材料，而不用修改双镶嵌集成方案的蚀刻处理参数。而且，在一个实施例中，选择这些材料，从而可以相对于帽盖层108选择蚀刻它们。
在第一介质材料112的上表面形成可选的粘合膜113。粘合膜113作为随后淀积的第二介质材料114的粘合促进剂。虽然粘合膜113可以包括其它粘合促进材料，但是，作为例子，粘合膜113包括由Dow ChemicalCompany制造的AP6000TM或者由Honeywell，Inc.制造的HOSP-BESTTM。例如，可以通过CVD或旋涂工艺淀积粘合膜113。粘合膜113的厚度为例如小于约100埃。
第二绝缘层110包括淀积在第一介质材料112上的第二介质材料114。第二介质材料114优选包括有机介质材料，例如，由Dow ChemicalCompany制造的SiLKTM或多孔SiLKTM。作为例子，可以旋涂或通过CVD淀积第二介质材料114。第二介质材料114的厚度为例如约500到3000埃。
有利的是，第二介质材料114的CTE不必接近第一导线的CTE。因此，可以使用有机材料。第二介质材料114优选包括低k介质材料。例如，SiLKTM一般具有约2.6的k，多孔SiLKTM一般具有小于约2.4的k。
所列出的可以用作第二介质材料114的材料的另一个优点是用来蚀刻第二介质材料114的蚀刻化学制剂不蚀刻第一介质材料112。例如，第二介质材料114的蚀刻工艺一般包括使用例如N2H2或N2O2等离子体的RIE。因为这些化学制剂不能去掉或蚀刻第一介质材料112，所以在第一介质材料112上产生自然蚀刻停止。因为过蚀刻第二介质材料114不会影响第一介质材料112，所以可以将RIE工艺用于更小的尺寸。
有利的是，通常使用与去掉光致抗蚀剂的等离子体剥离工艺类似的剥离型化学制剂蚀刻用于第二介质材料114的有机材料。通常用含氟聚合物基化学制剂蚀刻第一介质材料112的无机材料。因此，蚀刻工艺和材料提供了自然蚀刻停止，从而当到达第一介质材料112时，第二介质材料114的蚀刻停止。蚀刻工艺的结束点变得更容易，并由于第二介质材料114和第一介质材料112的高蚀刻选择性，不可能过蚀刻到第一介质材料112。因此，不需要依赖定时蚀刻来蚀刻在第二介质材料114中的第二图形，例如，导线。
在可选实施例中，第一介质材料112包括有机介质材料，第二介质材料114包括无机介质材料，例如在上面作为例子列出的有机和无机介质材料。为了在第一和第二介质材料112和114之间实现蚀刻选择性，优选第一介质材料112或第二介质材料114中的一个包括有机介质材料，第一介质材料112或第二介质材料114中的另一个包括无机介质材料。
在第二介质材料114上淀积硬掩膜118。例如，硬掩膜118优选包括三层，也可以包括两层或更多掩膜层。多层硬掩膜叠层118提供蚀刻轮廓控制和选择性，作为CMP停止和阻挡层，以防止光致抗蚀剂中毒，并为焦深提供增强的光刻工艺窗口，这里将进一步说明。硬掩膜118的厚度优选被调整到所需的CMP停止厚度(在填充镶嵌结构之后，用来从第二介质材料114的上表面上去掉多余的导电材料的CMP工艺，这里将进一步说明)。例如，硬掩膜118优选包括第一掩膜层120、在第一掩膜层120上形成的第二掩膜层126和在第二掩膜层126上形成的第三掩膜层128。可以改变掩膜层120、126和128的厚度来获得CMP停止，而不牺牲根据本发明的实施例的掩膜层120、126和128的任何材料特性。在CMP工艺之后，例如，希望保留在包括多孔材料的第二介质材料114上设置的至少部分第一掩膜层120，以防止水和CMP浆进入第二介质材料114的小孔中。
硬掩膜118优选包括含有碳化硅(SiCx)的第一掩膜层120。在一个实施例中，第一掩膜层120包括第一层SiCx(例如，由Applied Materials制造的BLOkTM)和在第一层SiCx上形成的第二层掺氮的SiCx或N-SiCx(例如，由Applied Materials制造的n-BLOkTM)。例如，SiCx层的厚度在约350埃到1000埃之间，且N-SiCx层的厚度约为500埃或更小。在另一个实施例中，例如，第一掩膜层120包括也可以作为CMP停止材料的单一低k硬掩膜材料，包括如SiCxHy、SiCOHx、SiCxNyHz或SiNxHy的材料。低k单一硬掩膜的厚度例如在约100埃到1000埃之间。第一掩膜层120提供可调的CMP停止窗口，并通过消除微掩蔽效应增强RIE工艺窗口。
硬掩膜118优选包括在第一掩膜层120上设置的第二掩膜层126。第二掩膜层126优选包括例如Si3N4或SiO2。第二掩膜层126优选通过CVD淀积，且厚度为例如约150到500埃。第二掩膜层126保护下面的膜124、122、114和112不受光致抗蚀剂再加工引起的损坏。当尝试印刷图形时可能需要光致抗蚀剂再加工。如果在构图光致抗蚀剂之后存在未对准，则去掉光致抗蚀剂，然后淀积新的光致抗蚀剂层，并重复构图工艺，以尝试得到更好的对准。所使用的剥离工艺包括例如O2等离子体、N2等离子体或H2等离子体。特别是，第二掩膜层126防止在再加工期间等离子体剥离工艺损坏第二介质材料114和第一介质材料112。
硬掩膜118包括在第二掩膜层126上设置的第三掩膜层128。虽然第三掩膜层128可以采用其它材料，但是优选包括如TaNx的难熔金属氮化物。可以通过例如CVD淀积第三掩膜层128，厚度为300埃或更小。第三掩膜层128为双镶嵌结构100的光刻工艺提供改善的焦深窗口。第三掩膜层128与第二掩膜层126结合，防止随后淀积的光致抗蚀剂132的光致抗蚀剂中毒。第三掩膜层128还为有机和无机介质材料(例如，介质材料112和114)蚀刻工艺提供更高的蚀刻选择性。例如，碳氟化合物基蚀刻对TaN的影响非常慢。
第三掩膜层128在本局部过孔双镶嵌构图工艺中作为线模板。具体地说，在第三掩膜层128上淀积光致抗蚀剂(未在图1中示出)，并在第二金属化层(M2)中，使用图形134为将要在第二介质材料114中形成的第二导线，构图光致抗蚀剂。使用光刻将第二导线图形134转移到第三掩膜层128，如图所示(例如，通过把构图的光致抗蚀剂作为掩膜蚀刻第三掩膜层128)。注意，当把第二导线图形134转移到第三掩膜层128时，可以去掉第二掩膜层126的例如小于约100埃的上部，如图所示。
在一个实施例中，结合第三掩膜层128和第二掩膜层126防止光致抗蚀剂中毒，此问题通常在将SiCOH型材料作为绝缘材料时存在。有利的是，使用多层硬掩膜118把第一介质材料112和第二介质材料114与光致抗蚀剂132分开。因此，如果把SiCOH型材料作为第一介质材料112或第二介质材料114，根据本发明的实施例不会出现光致抗蚀剂中毒。
在硬掩膜118上淀积抗反射涂层(ARC)130，如图1所示。ARC 130包括通常用来防止在光刻工艺期间的反射的有机或无机ARC，厚度为例如约500到1500埃。在ARC 130上淀积光致抗蚀剂132。使用图形为过孔136构图光致抗蚀剂132，如图所示。过孔图形136将被转移到第二绝缘层110的第一介质材料112，且第二导线图形134将被转移到第二绝缘层110的第二介质材料114，如这里参考图3-9所示和所述。
图2是使用这里所述的双镶嵌方法构图半导体器件100的流程图140。图3到10示出了在根据本发明的实施例的不同制造阶段，半导体器件100的截面图。下面将参考图2中的流程图和图3-10说明通过构图在图1中所示的双镶嵌叠层100的各层形成根据本发明的实施例的双镶嵌结构。
工艺流程从图1的双镶嵌结构100开始。图3示出了图1所示的双镶嵌结构100的截面图。在硬掩膜的第三掩膜层128中已经形成了第二导线图形134。在光致抗蚀剂132中已经形成了过孔图形136。
半导体器件经过“过孔掩膜开口”步骤142(图2)，如图4所示。过孔掩膜开口步骤142优选包括ARC 130和硬掩膜118的所有层128、126和120的非选择性蚀刻。可选地，在过孔掩膜开口步骤期间，可以去掉第二介质材料114的上部，如虚线所示。注意，在过孔掩膜开口步骤期间，也可以去掉光致抗蚀剂132的上部。
对过孔掩膜开口使用非选择性蚀刻的优点是开口(例如，蚀刻去掉)并去掉导线图形134的任何未对准(例如，在图3中160处的距离D)，如图4所示。对过孔掩膜开口使用非选择性蚀刻的另一个优点是可以防止或最小化过孔侧壁的条纹。条纹可以引起星形过孔(而不是通常所需的圆形过孔)，这在随后的处理步骤中可能导致相邻过孔的短路。
例如，过孔掩膜开口可以包括单个步骤工艺，在第二介质材料114停止，或包括两个步骤工艺，在第一步骤中相对于第一掩膜层120具有选择性，并只把蚀刻第一掩膜层120作为第二步骤的一部分。
在一个实施例中，过孔掩膜开口的蚀刻化学制剂包括例如持续10秒到2分钟的用如Ar的惰性气体稀释的流量范围从约10到100标准立方厘米每分(sccm)的O2气体、流量范围从约10到200sccm的CF4气体和流量范围从约0到50sccm的CH2F2气体。过孔掩膜开口的压力范围从约20到300mTorr，电极等离子体功率密度范围从约1W/cm2到10W/cm2，以及偏置功率密度范围从约0.1W/cm2到10W/cm2。或者，可以对过孔掩膜开口使用例如其它蚀刻化学制剂、压力、功率密度水平和时间。
下一个处理步骤包括局部过孔步骤144(图2)，如图5所示。在局部过孔步骤中，从光致抗蚀剂132将过孔图形136转移到第二绝缘层110的第二介质材料114或M2金属化层。具体地，蚀刻第二介质材料114的暴露部分，而不蚀刻第二介质材料114的由硬掩膜118保护的部分。在局部过孔步骤中，优选同时从晶片的上表面去掉光致抗蚀剂，如图5所示。例如，当完全去掉光致抗蚀剂132时，到达局部过孔蚀刻的终点，从而停止蚀刻。因为蚀刻化学制剂不蚀刻第一介质材料112，所以蚀刻在第一介质材料112上停止，并可以继续蚀刻直到完全去掉光致抗蚀剂132，保留暴露的硬掩膜118的导线图形134。在一个实施例中，局部过孔步骤优选相对于第三掩膜层128、第二掩膜层126和第一介质材料112具有选择性。
在一个实施例中，局部过孔步骤的蚀刻化学制剂包括例如持续15秒到2分钟的流量范围从约100到1000sccm的N2气体、流量范围从约0到50sccm的O2气体和流量范围从约0到500sccm的H2气体。压力范围从约20到300mTorr，电极电源功率密度范围从约1W/cm2到10W/cm2，以及偏置功率密度为约2W/cm2或更小。或者，可以对局部过孔步骤使用例如其它蚀刻化学制剂、压力、功率密度水平和时间。
优选，优化局部过孔步骤，以确保完全去掉全部暴露的第二介质材料114和光致抗蚀剂132，同时不对下面的第一介质材料112产生溅射损坏。在该步骤中过多的过蚀刻可能导致在过孔壁上淀积氧化物，这可能影响过孔直径和/或影响器件可靠性和性能。例如，在局部过孔步骤中过蚀刻部分的范围从清洁第二介质材料114和光致抗蚀剂132所需的时间的约0％到200％。
下一个处理步骤包括沟槽开口步骤146(图2)，如图6所示。该步骤的目的是开始硬掩膜118的第三掩膜层128的导线图形134的转移。将第三掩膜层128的剩余部分用作掩膜，去掉导线图形134中的第二掩膜层126和第一掩膜层120。因此，沟槽开口蚀刻步骤优选相对于第三掩膜层128具有选择性。注意，在沟槽开口步骤中可以去掉第一介质材料112的上部，如图6中162处的虚线所示。优选，在沟槽开口蚀刻中，去掉第一掩膜层的所有痕迹，同时对下面的第二介质材料114保持高选择性。
在一个实施例中，沟槽开口步骤包括例如持续10秒到1分钟的用如Ar的惰性气体稀释的流量范围从约10到50sccm的O2气体、流量范围从约0到50sccm的CF4气体和流量为约50sccm或更小的CH2F2气体。压力范围从约50到150mTorr，电极功率密度范围从约1W/cm2到10W/cm2，以及偏置功率密度为约2W/cm2或更小。或者，可以对沟槽开口步骤使用例如其它蚀刻化学制剂、压力、功率密度水平和时间。
下一个处理步骤包括氧化物过孔蚀刻步骤148(图2)如图7所示。在氧化物过孔蚀刻步骤中，将在局部过孔步骤中定义的过孔图形136转移穿过V1层的第一介质材料112(可以包括氧化物)。过孔蚀刻步骤优选相对于硬掩膜118和在图形134和136的侧壁的沟槽区域中暴露的第二介质材料114具有选择性。过孔蚀刻步骤还优选相对于下面的作为蚀刻停止层和扩散阻挡层的帽盖层108具有选择性。
在一个实施例中，氧化物过孔蚀刻步骤的蚀刻化学制剂包括例如持续10秒到2分钟的用如Ar的惰性气体稀释的流量范围从约10到50sccm的O2气体、流量范围从约5到50sccm的CF4气体、流量为约200sccm或更小的CO气体和流量范围从约1到20sccm的C4F6气体。压力范围从约30到100mTorr，电极等离子体功率密度和偏置功率密度为约10W/cm2或更小。或者，可以对氧化物过孔蚀刻步骤使用例如其它蚀刻化学制剂、压力、功率密度水平和时间。
氧化物过孔蚀刻步骤可以通过大量聚合，在半导体器件100的处理室180的内表面上形成聚合物184，如图11所示。继续处理半导体器件100将导致聚合物从室壁上去掉，并形成化学侵蚀硬掩膜118的侵蚀性的反应物，这将导致制造工艺退化并引起器件故障。因此，在制造工艺流程的此时，在晶片保留在处理室中的同时清洁处理室(图2的就地室清洁步骤150)，或者将晶片移入清洁的第二处理室(图2的步骤152)。
下面将参考图11说明根据本发明的实施例的半导体晶片的新颖的就地室清洁工艺。就地室清洁工艺是清洁在半导体器件制造中用来蚀刻无机材料的室180的方法，其中室在其内壁上堆积有聚合物184。该方法包括：不把在室180中处理的半导体晶片182移出，在室180中引入等离子体清洁气体186，以去掉在室壁上堆积的聚合物184，而不蚀刻半导体晶片182的任何材料层。在一个实施例中，等离子体清洁气体186包括含有用Ar、He或N2稀释的O2气体的气体。例如，O2浓度为气体流量的约1％到20％。或者，等离子体清洁气体186包括例如其它化学制剂。该方法还包括在清洁期间只对室中的电极188施加功率，并且在清洁方法期间不偏置晶片。例如，在约50mTorr到500mTorr的压力下，所施加的等离子体电极功率密度为约0.1W/cm2到10W/cm2。具体地，优选在清洁方法期间不蚀刻或去掉在半导体晶片182上形成的硬掩膜(如图1的硬掩膜118)。在清洁工艺中，例如，将在室的内壁上形成的任何CF物质转化为CN、CO或HF，然后被抽出室外(未示出)。
接着，在清洁处理室180(图11)或将工件102移入清洁的处理室之后，进行沟槽蚀刻步骤153(图2)，如图8所示。在沟槽蚀刻步骤中，相对于硬掩膜118、帽盖层108和第一介质材料112具有选择性，选择性蚀刻保留在沟槽中的第二介质材料114或导线图形134。优选，以这样的方式定义硬掩膜118、帽盖层108和第一介质材料112的结构，以通过保持相对于作为蚀刻停止层的第一导线106的高选择性，确保导线层尺寸控制。而且，优选具有这样的高选择性，以使所得到的蚀刻结构没有对器件的可靠性性能产生负面影响的“杂草”和其它有机/无机残留物。由于该原因，沟槽蚀刻步骤可以包括单个蚀刻步骤或包括两个或多个蚀刻步骤。
在一个实施例中，沟槽蚀刻步骤包括例如持续10秒到2分钟的流量范围从约100到1000sccm的N2气体、流量为约50sccm或更小的O2气体、流量为约500sccm或更小的H2气体。压力范围从约20到150mTorr，电极等离子体功率密度范围从约1W/cm2到10W/cm2，以及偏置功率密度为约2W/cm2或更小。或者，可以对沟槽蚀刻步骤使用例如其它蚀刻化学制剂、压力、功率密度水平和时间。
在制造工艺流程的此时，已经在第二绝缘层110的第二介质材料114中形成了导线图形134，并在第二绝缘层110的第一介质材料112中形成了过孔图形136。接着，必须使帽盖层108开口，以使过孔与下面的第一导线106电连接。因此，下一个处理步骤包括完成蚀刻步骤154(图2)，如图9所示，其中在过孔图形136的底部使帽盖层108开口。完成蚀刻优选包括相对于硬掩膜118和暴露的第一介质材料112具有选择性。
完成蚀刻步骤包括例如持续5秒到30秒的用如Ar的惰性气体稀释的流量为约50sccm或更小的O2气体、流量为约50sccm或更小的CF4气体、流量为约300sccm或更小的N2气体、流量为约30sccm或更小的CHF3气体和流量范围为约40sccm或更小的CH2F2气体。压力范围从约50到150mTorr，电极等离子体功率密度范围从约1W/cm2到10W/cm2，以及偏置功率密度为约2W/cm2或更小。或者，可以对完成蚀刻步骤使用例如其它蚀刻化学制剂、压力、功率密度水平和时间。
在图9中还示出了脱氟清洁步骤156(图2)。在脱氟清洁步骤中，例如，使用还原等离子体去掉任何被晶片、导线图形134的侧壁或过孔图形136的侧壁吸收的氟化有机物。在一个实施例中，脱氟清洁步骤的蚀刻化学制剂包括例如持续5秒到30秒的流量范围从约100到1000sccm的N2气体和流量为约500sccm或更小的H2气体。压力范围从约100到150mTorr，电极等离子体功率密度范围从约1W/cm2到10W/cm2，以及偏置功率密度为约2W/cm2或更小。或者，可以对脱氟清洁步骤使用例如其它蚀刻化学制剂、压力、功率密度水平和时间。
接着，在构图的第二介质材料114和构图的第一介质材料112上淀积导电材料164，如图10所示。例如，使用CMP工艺，从第二介质材料的上表面去掉导电材料164，保留在过孔图形136和导线图形134中的导电材料164，以分别形成过孔166和导线168。注意，虽然未在图10中示出，但是在CMP工艺之后，部分硬掩膜118的仍然保留在第二绝缘层110的第二介质材料114的上表面上。
本发明的实施例的优点包括为双镶嵌工艺和结构提供绝缘层110，其中不同材料的介质层112和114产生自然蚀刻停止。这导致改善的RIE写入轮廓(write profiles)和形成如具有基本垂直的侧壁的过孔166的特征的能力，而不像现有技术中形成锥形的过孔。通过由双层绝缘层110提供的改善的制造控制，可以得到临界尺寸更小的导线168。作为CMP停止层的硬掩膜118的底部掩膜层120的厚度和材料可以针对特定的应用而调节。通过使用本发明的实施例可以防止在双镶嵌蚀刻工艺期间的光致抗蚀剂中毒。可以改变在结构的各层中使用的材料，而不影响叠层100的其余部分。
根据本发明的实施例形成双镶嵌结构100的优点包括提供允许双镶嵌集成方案的双镶嵌蚀刻工艺。可以针对蚀刻工艺的特定部分进行修改，以满足在过孔构图蚀刻工艺或导线构图蚀刻工艺中材料的变化，而不影响蚀刻方案的其余部分。消除了对难以控制的用定时蚀刻构图较浅的导线图形134的需要。可以在单个室或多个室中完成双镶嵌工艺。还公开了在晶片保留在室中的同时清洁室的新颖方法。
虽然详细说明了本发明的实施例及其优点，但是应当理解，只要不脱离由附带的权利要求书限定的精神和范围，可以进行各种变化、替代和变更。例如，本领域的技术人员很容易理解，在本发明的范围内可以改变这里所述的材料和工艺。此外，本申请的范围并不限于本说明书所述的工艺、机器、制造、物质成分、装置、方法和步骤的特定实施例。作为本领域的技术人员将很容易通过本发明的公开认识到，根据本发明可以利用现有的或以后将要开发的工艺、机器、制造、物质成分、装置、方法或步骤，其与这里所述的实施例一致，实现基本相同的功能或得到基本相同的结果。因此，附带的权利要求书旨在包括这些工艺、机器、制造、物质成分、装置、方法或步骤的范围。

Claims (32)

1.一种半导体器件，包括：
第一绝缘层，第一绝缘层包括第一介质材料和在第一介质材料上形成的第二介质材料，第二介质材料包括不同于第一介质材料的材料；
多个第一导电区，形成于第一介质材料中，第一导电区包括第一图形；以及
多个第二导电区，形成于第二介质材料中，第二导电区包括第二图形，第二图形不同于第一图形。
2.根据权利要求1的半导体器件，其中第一介质材料包括有机材料，第二介质材料包括无机材料。
3.根据权利要求1的半导体器件，其中第一介质材料包括无机材料，第二介质材料包括有机材料。
4.根据权利要求1的半导体器件，其中多个第一导电区包括过孔，多个第二导电区包括导线。
5.根据权利要求4的半导体器件，其中过孔具有侧壁，其中过孔的侧壁基本垂直。
6.根据权利要求1的半导体器件，其中第二介质材料包括SiLKTM或多孔SiLKTM，第一介质材料包括未掺杂的硅酸盐玻璃(USG)、氟化硅玻璃(FSG)、氟化四乙氧基硅烷(FTEOS)、SiCOH或多孔SiCOH。
7.根据权利要求1的半导体器件，其中第一介质材料包括相对于第二介质材料具有蚀刻选择性的材料。
8.根据权利要求1的半导体器件，还包括在第二介质材料上设置的硬掩膜。
9.根据权利要求8的半导体器件，其中硬掩膜包括两层或多层。
10.根据权利要求9的半导体器件，其中硬掩膜包括在第二介质材料上设置的SiCx、SiCxNy、SiCxHy、SiCxNyHz或SiCOH层，在SiCx、SiCxNy、SiCxHy、SiCxNyHz或SiCOH层上设置的SixNy或SiO2层，以及在SixNy或SiO2层上设置的难熔金属氮化物层。
11.根据权利要求10的半导体器件，其中SiCx、SiCxNy、SiCxHy、SiCxNyHz或SiCOH层包括第一层SiCx和在第一层SiCx上设置的第二层N-SiCx。
12.根据权利要求1的半导体器件，其中在第二绝缘层中的多个导线上设置第一绝缘层。
13.根据权利要求12的半导体器件，其中导线包括铜，其中第一介质材料包括热膨胀系数(CTE)与导线的CTE接近的材料。
14.根据权利要求13的半导体器件，还包括在第二绝缘层上设置的帽盖层。
15.根据权利要求14的半导体器件，其中帽盖层包括SixNy、N-SiCx、SiCx、SiCxHy、SiCOHx、SiCxNyHz、SiNxHy或其组合。
16.根据权利要求1的半导体器件，还包括在帽盖层的上表面上设置的粘合膜。
17.一种半导体器件，包括：
工件；
第一绝缘层，设置在工件上；
多个第一导线，形成于第一绝缘层中；
第二绝缘层，形成于第一导线和第一绝缘层上，第二绝缘层包括第一介质材料和在第一介质材料上形成的第二介质材料，第二介质材料包括不同于第一介质材料的材料；
多个过孔，形成于第一介质材料中；以及
多个第二导线，形成于第二介质材料中。
18.根据权利要求17的半导体器件，其中第一介质材料包括有机材料，第二介质材料包括无机材料。
19.根据权利要求17的半导体器件，其中第一介质材料包括无机材料，第二介质材料包括有机材料。
20.根据权利要求17的半导体器件，其中过孔具有侧壁，其中过孔的侧壁基本垂直。
21.根据权利要求17的半导体器件，其中第二介质材料包括相对于第一介质材料具有蚀刻选择性的材料。
22.根据权利要求17的半导体器件，其中第一介质材料包括相对于第二介质材料具有蚀刻选择性的材料。
23.根据权利要求17的半导体器件，还包括在第二介质材料上设置的硬掩膜。
24.根据权利要求23的半导体器件，其中硬掩膜包括两层或多层。
25.根据权利要求24的半导体器件，其中硬掩膜包括在第二介质材料上设置的SiCx、SiCxNy、SiCxHy、SiCxNyHz或SiCOH层，在SiCx、SiCxNy、SiCxHy、SiCxNyHz或SiCOH层上设置的SixNy或SiO2层，以及在SixNy或SiO2层上设置的难熔金属氮化物层。
26.根据权利要求25的半导体器件，其中SiCx、SiCxNy、SiCxHy、SiCxNyHz或SiCOH层包括第一层SiCx和在第一层SiCx上设置的第二层N-SiCx。
27.根据权利要求17的半导体器件，其中第一导线包括铜，其中第一介质材料包括热膨胀系数(CTE)与导线的CTE接近的材料。
28.根据权利要求17的半导体器件，还包括在第一绝缘层上设置的帽盖层。
29.根据权利要求28的半导体器件，其中帽盖层包括SixNy、N-SiCx、SiCx、SiCxHy、SiCOHx、SiCxNyHz、SiNxHy或其组合。
30.根据权利要求28的半导体器件，还包括在帽盖层的上表面上设置的粘合膜。
31.根据权利要求17的半导体器件，还包括在第一介质层的上表面上设置的粘合膜。
32.根据权利要求17的半导体器件，其中第二介质材料包括SiLKTM或多孔SiLKTM，第一介质材料包括未掺杂的硅酸盐玻璃(USG)、氟化硅玻璃(FSG)、氟化四乙氧基硅烷(FTEOS)、SiCOH或多孔SiCOH。
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