JP4034115B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4034115B2 JP4034115B2 JP2002138273A JP2002138273A JP4034115B2 JP 4034115 B2 JP4034115 B2 JP 4034115B2 JP 2002138273 A JP2002138273 A JP 2002138273A JP 2002138273 A JP2002138273 A JP 2002138273A JP 4034115 B2 JP4034115 B2 JP 4034115B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- etching
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 56
- 238000005530 etching Methods 0.000 claims description 105
- 229910052799 carbon Inorganic materials 0.000 claims description 93
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 92
- 238000000034 method Methods 0.000 claims description 90
- 230000001681 protective effect Effects 0.000 claims description 51
- 230000008569 process Effects 0.000 claims description 40
- 238000004380 ashing Methods 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 229910021426 porous silicon Inorganic materials 0.000 claims description 2
- 239000011241 protective layer Substances 0.000 claims 1
- 239000011229 interlayer Substances 0.000 description 79
- 239000010410 layer Substances 0.000 description 56
- 239000010949 copper Substances 0.000 description 23
- 238000009792 diffusion process Methods 0.000 description 18
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 16
- 230000009977 dual effect Effects 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 239000004020 conductor Substances 0.000 description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 9
- 239000001301 oxygen Substances 0.000 description 9
- 229910052760 oxygen Inorganic materials 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にマスクを用いて層間絶縁膜等をエッチングする工程を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
配線とビアプラグを同時に形成するデュアルダマシン法は、金属埋め込みとCMP(Chemical Mechanical Polishing)法による平坦化の回数を削減でき、配線コストを低減できるメリットがあり、半導体装置における多層配線構造の形成に広く用いられている。
【0003】
従来のデュアルダマシン法による多層配線構造の形成方法を図12乃至図17を用いて説明する。図12乃至図17は従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図である。ここでは、多層配線構造における第1層目の第1の配線層に接続するビア層及び第2の配線層を形成する場合を例に説明する。
【0004】
まず、第1の配線層が形成された第1層目の構造について図12(a)を用いて説明する。
【0005】
シリコン基板100上に、ゲート電極102とソース/ドレイン拡散層104とを有するトランジスタが形成されている。
【0006】
トランジスタが形成されたシリコン基板100上には、USG(Undoped Silicate Glass)からなる層間絶縁膜108が形成されている。層間絶縁膜108には、シリコン基板100に形成されたソース/ドレイン拡散層104に達するコンタクトホール110が形成されている。コンタクトホール110内には、タングステン(W)からなる導体プラグ112が埋め込まれている。
【0007】
また、層間絶縁膜108には、導体プラグ112に接続する第1層目の配線パターンを有する第1の配線溝114が形成されている。第1の配線溝114内の側面および底面には、窒化タンタル(TaN)膜116が形成されており、TaN膜116の形成された第1の配線溝114内には、銅(Cu)からなる第1の配線層118が埋め込まれている。
【0008】
第1の配線層118が埋め込まれた層間絶縁膜108の全面には、SiN膜120が形成されている。
【0009】
次に、上述した第1の配線層118に接続するビア層及び第2の配線層を形成する工程について説明する。
【0010】
まず、SiN膜120上に、USGからなる層間絶縁膜122と、SiN膜124と、USGからなる層間絶縁膜126と、SiN膜128とを形成する(図12(b))。
【0011】
次いで、SiN膜128上に、シリコン窒化酸化膜(SiON)膜からなり、レジスト膜をパターニングする際のための反射防止膜(ARC、Anti-Reflection Coating)130と、レジスト膜134とを順次形成する。
【0012】
次いで、フォトリソグラフィ技術により、ビアホール132の形成予定領域を露出する開口部をレジスト膜134に形成する(図13(a))。
【0013】
次いで、開口部を形成したしたレジスト膜134をマスクとし、SiN膜124をエッチングストッパとして、反射防止膜130、SiN膜128、及び層間絶縁膜126をエッチングする。
【0014】
エッチング終了後、例えば酸素プラズマを用いたアッシング処理によりレジスト膜134を除去する(図13(b))。
【0015】
次いで、全面に、レジスト膜136を形成し、フォトリソグラフィ技術により、第2の配線溝138の形成予定領域を露出する開口部をレジスト膜136に形成する(図14(a))。
【0016】
次いで、開口部を形成したレジスト膜136をマスクとして、反射防止膜130及びSiN膜128をエッチングする。こうして、ビアホール132及び第2の配線溝138を形成するためのマスクとしての、SiN膜128をパターニングする。このとき同時に、エッチングストッパとして用いられ、層間絶縁膜30がエッチングされることにより露出したSiN膜124もエッチングされる。エッチング終了後、例えば酸素プラズマを用いたアッシング処理によりレジスト膜136を除去する(図14(b))。
【0017】
次いで、SiN膜128をマスクとし、SiN膜124、120をエッチングストッパとして、層間絶縁膜126、122をエッチングする。このとき同時に、SiON膜からなる反射防止膜130もエッチングされる(図15(a))。
【0018】
次いで、エッチングストッパとして用いられ、層間絶縁膜126、122がエッチングされることにより露出したSiN膜124、120をエッチングする。こうして、第1の配線層118に達するビアホール132及び第2の配線溝138が形成される(図15(b))。
【0019】
次いで、全面にTaN膜140を形成する。次いで、CMP法により、第2の配線溝138及びビアホール132内の側面及び底面以外に形成されたTaN膜140を除去する(図16(a))。
【0020】
次いで、全面に、例えばスパッタ法によりCu膜(図示せず)を形成する。次いで、スパッタ法により形成したCu膜をシード層として、メッキ法によりCu膜142を形成する(図16(b))。
【0021】
次いで、CMP法により、層間絶縁膜126の表面が露出するまでCu膜142を研磨する。こうして、ビアホール132及び第2の配線溝138内に、同一のCu膜142からなるビア層144及び第2の配線層146が形成される(図17(a))。
【0022】
次いで、全面に、Cuの拡散を防止する拡散防止膜として、SiN膜148を形成する(図17(b))。
【0023】
以後、製造すべき半導体装置の構造に応じて上記の工程を繰り返すことにより、複数の配線層が形成されてなる多層配線構造が形成される。
【0024】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の製造方法では、USG等からなる層間絶縁膜をエッチングしてビアホール及び配線溝を形成するときに、マスクとしてSiN膜を用いた場合には、以下のような不都合があった。
【0025】
まず、USG等からなる層間絶縁膜のエッチングにおいて、マスクとして用いるSiN膜のエッチング選択比が十分ではなかった。このため、ビアホールや配線溝をエッチングするときに、レジスト膜に形成したパターン寸法よりも、マスクのパターン寸法が拡がってしまうことがあった。
【0026】
また、マスクとして機能させるためには、SiN膜をある程度厚く形成する必要がある。この結果、エッチングストッパとして用いたビアホールの底部のSiN膜のエッチングによる除去が完了した場合であっても、図15(b)に示すように、マスクとして用いた上層のSiN膜が残存することがある。このようにマスクとして用いたSiN膜が残存することにより、層間における実効誘電率が増大してしまうことがあった。
【0027】
本発明の目的は、マスクのパターン寸法の拡大を抑制しつつ層間絶縁膜等をエッチングしてビアホールや配線溝等を形成することができ、また、用いたマスクを十分に除去することができる半導体装置の製造方法を提供することにある。
【0028】
【課題を解決するための手段】
上記目的は、基板上に、第1の絶縁膜と、前記第1の絶縁膜とはエッチング特性の異なる第2の絶縁膜と、前記第2の絶縁膜とはエッチング特性の異なる第3の絶縁膜とを順次形成する工程と、前記第3の絶縁膜上に、カーボン膜と、前記カーボン膜をアッシング処理から保護する機能を有する保護膜と、第1の領域に第1の開口部を有する第1のレジスト膜とを順次形成する工程と、前記第1のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記第1の領域の前記第3の絶縁膜をエッチングする工程と、前記第1のレジスト膜をアッシング処理により除去する工程と、前記保護膜上に、前記第1の領域を含む第2の領域に第2の開口部を有する第2のレジスト膜を形成する工程と、前記第2のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記第1の領域の前記第2の絶縁膜をエッチングする工程と、前記カーボン膜及び前記第2の絶縁膜をマスクとして前記第1の絶縁膜及び前記第3の絶縁膜をエッチングし、前記第1の領域の前記第1の絶縁膜にビアホールを、前記第2の領域の前記第3の絶縁膜に配線溝を、それぞれ形成する工程とを有し、前記第2のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記第1の領域の前記第2の絶縁膜をエッチングする工程が、同時に行われることを特徴とする半導体装置の製造方法により達成される。
【0030】
【発明の実施の形態】
[第1実施形態]
本発明の第1実施形態による半導体装置の製造方法について図1乃至図7を用いて説明する。図1は本実施形態による半導体装置の構造を示す断面図、図2乃至図7は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0031】
まず、本実施形態による半導体装置の構造について図1を用いて説明する。
【0032】
シリコン基板10上に、ゲート電極12とソース/ドレイン拡散層14とを有するトランジスタ16が形成されている。
【0033】
トランジスタ16が形成されたシリコン基板10上には、USGからなる層間絶縁膜18が形成されている。層間絶縁膜18には、シリコン基板10に形成されたソース/ドレイン拡散層に達するコンタクトホール20が形成されている。コンタクトホール20内には、Wからなる導体プラグ22が埋め込まれている。
【0034】
また、層間絶縁膜18には、導体プラグ22に接続する第1層目の配線パターンを有する第1の配線溝24が形成されている。第1の配線溝24内の側面および底面には、層間絶縁膜へのCuの拡散を防止するバリア膜としてTaN膜26が形成されており、TaN膜26の形成された第1の配線溝24内には、Cuからなる第1の配線層28が埋め込まれている。
【0035】
第1の配線層28が埋め込まれた層間絶縁膜18の全面には、SiN膜30が形成されている。SiN膜30上には、USGからなる層間絶縁膜32と、SiN膜34と、USGからなる層間絶縁膜36とが順次形成されている。
【0036】
SiN膜30及び層間絶縁膜32には、第1の配線層28に達するビアホール38が形成されている。
【0037】
SiN膜34及び層間絶縁膜36には、ビアホール38に達する第2層目の配線パターンを有する第2の配線溝40が形成されている。ビアホール38、第2の配線溝40内の側面及び底面には、層間絶縁膜へのCuの拡散を防止するバリア膜としてTaN膜42が形成されている。TaN膜42が形成されたビアホール38及び第2の配線溝40内には、同一のCu膜からなるビア層44及び第2の配線層46が一体的に形成されている。
【0038】
第2の配線層46が埋め込まれた層間絶縁膜36の全面には、SiN膜48が形成されている。
【0039】
こうして、シリコン基板10上に多層配線構造が形成されている。
【0040】
次に、本実施形態による半導体装置の製造方法について図2乃至図7を用いて説明する。
【0041】
まず、トランジスタ16が形成されたシリコン基板10上のUSGからなる層間絶縁膜18中に、ソース/ドレイン拡散層14に接続する導体プラグ22と、導体プラグ22に接続する第1の配線層28とを形成する。次いで、第1の配線層28が形成された層間絶縁膜18全面にSiN膜30を形成する(図2(a))。これらの工程は、通常の半導体装置の製造プロセスに従い行うことができる。
【0042】
次いで、SiN膜30上に、USGからなる層間絶縁膜32を形成する。次いで、層間絶縁膜32上に、SiN膜34を形成する。次いで、SiN膜34上に、USGからなる層間絶縁膜36を形成する。
【0043】
次いで、層間絶縁膜36上に、例えばCVD法により、例えば膜厚50nmのカーボン膜50を形成する(図2(b))。なお、カーボン膜50の成膜方法としては、CVD法のみならず、スパッタ法、PVD(Physical Vapor Deposition)法等を用いることができる。PVD法によりカーボン膜50を形成する場合には、例えば、カーボンターゲットとして比抵抗が0.1Ωcm以下のものを用い、アルゴンガス圧を5mTorr、DCパワーを1kWとし、基板の加熱を行わずにカーボン膜を成膜する。
【0044】
ここで形成するカーボン膜50は、その後の工程におけるビアホール及び配線溝を形成するエッチングの際のマスクとして用いるものである。
【0045】
カーボン膜50は、USGからなる層間絶縁膜をエッチングする条件でのエッチングレートが低いため、カーボン膜50をマスクとして用いることにより、高い選択比で層間絶縁膜をエッチングすることができる。したがって、従来のようにSiN膜をマスクとして用いる場合に比べて、マスクの厚さを薄くすることができる。これにより、後の工程において、マスクを十分に除去することができ、層間の実効誘電率が増大を抑制することができる。
【0046】
次いで、カーボン膜50上に、SiN膜からなる反射防止膜52と、レジスト膜54とを順次形成する。ここで形成した反射防止膜52は、反射防止膜として機能するとともに、レジスト膜54を除去する工程における酸素プラズマ等を用いたアッシング処理からカーボン膜50を保護する保護膜としても機能する。
【0047】
次いで、フォトリソグラフィ技術により、ビア形成予定領域を露出する開口部をレジスト膜54に形成する(図3(a))。
【0048】
次いで、開口部を形成したしたレジスト膜54をマスクとし、SiN膜34をエッチングストッパとして、反射防止膜52、カーボン膜50、及び層間絶縁膜36をエッチングする。エッチングは3段階から構成され、例えばガス種として、反射防止膜のエッチングには、CHF3、O2を用い、カーボン膜のエッチングにはNH3、H2、O2、Arを用い、層間絶縁膜のエッチングには、C5F8、O2、Arを用いる。平行平板型のエッチング装置を用いた場合の反射防止膜のエッチング条件としては、例えば、CHF3を40cc/min、O2を20cc/minで導入し、RF(27MHz、対向電極)の出力を1000W、RF(2MHz、基板)の出力を600Wとし、ステージ温度を30℃、圧力を30mTorrとする。また、層間絶縁膜のエッチング条件としては、例えば、C5F8を15cc/min、O2を18cc/min、Arを800cc/minで導入し、RF(27MHz、対向電極)の出力を1300W、RF(2MHz、基板)の出力を1500Wとし、ステージ温度を30℃、圧力を30mTorrとする。
【0049】
エッチング終了後、例えば酸素プラズマを用いたアッシング処理によりレジスト膜54を除去する(図3(b))。カーボン膜50上には、SiN膜からなる反射防止膜52が形成されているため、カーボン膜50はアッシング処理から保護されている。したがって、レジスト膜54とともに、カーボン膜50が除去されることはない。
【0050】
次いで、全面に、レジスト膜56を形成し、フォトリソグラフィ技術により、第2の配線溝40の形成予定領域を露出する開口部をレジスト膜56に形成する(図4(a))。
【0051】
次いで、開口部を形成したレジスト膜56をマスクとして、反射防止膜52及びカーボン膜50をエッチングする。エッチングには、例えばガス種として、C5F8、O2、Arを用いる。平行平板型のエッチング装置を用いた場合のエッチング条件としては、例えば、C5F8を10cc/min、O2を12cc/min、Arを400cc/minで導入し、RF(27MHz、対向電極)の出力を1300W、RF(2MHz、基板)の出力を1300Wとし、ステージ温度を40℃、圧力を30mTorrとする。
【0052】
こうして、第2の配線溝40を形成するためのマスクとしてカーボン膜50がパターニングされる。このとき同時に、エッチングストッパとして用いられ、層間絶縁膜36がエッチングされることにより露出したSiN膜34もエッチングされる。
【0053】
エッチング終了後、例えば酸素プラズマを用いたアッシング処理によりレジスト膜56を除去する(図4(b))。カーボン膜50上には、SiN膜からなる反射防止膜52が形成されているため、レジスト膜54を除去した場合と同様に、レジスト膜56とともに、カーボン膜50が除去されることはない。
【0054】
次いで、カーボン膜50をマスクとし、SiN膜34、30をエッチングストッパとして、層間絶縁膜36、32をエッチングする(図5(a))。エッチングには、例えばガス種として、CH2F2、C5F8、O2、Arを用いる。平行平板型のエッチング装置を用いた場合のエッチング条件としては、例えば、CH2F2を20cc/min、C5F8を2cc/min、O2を26cc/min、Arを200cc/minで導入し、RF(27MHz、対向電極)の出力を1200W、RF(2MHz、基板)の出力を300Wとし、ステージ温度を30℃、圧力を40mTorrとする。
【0055】
このように、本実施形態では、カーボン膜50をマスクとして、USGからなる層間絶縁膜をエッチングすることにより、第2の配線溝40及びビアホール38を形成することに主たる特徴がある。カーボン膜50は層間絶縁膜の材料であるUSG膜をエッチングする条件でのエッチングレートが低いため、高い選択比で層間絶縁膜をエッチングすることができる。これにより、マスクのパターンの寸法が、レジスト膜56に形成したパターンの寸法に比べて拡大することはない。したがって、第2の配線溝40及びビアホール38を高い精度で形成することができる。
【0056】
また、カーボン膜50をマスクに用いることにより、高い選択比でUSGからなる層間絶縁膜をエッチングすることができるので、マスクの厚さを薄くすることができる。このようにマスクの厚さを薄くできるので、その後の工程においてマスクを十分に除去することができる。したがって、層間における実効誘電率が増大するのを抑制することができる。
【0057】
次いで、エッチングストッパとして用いられ、層間絶縁膜36、32がエッチングされることにより露出したSiN膜34、30をエッチングする。こうして、第1の配線層28に達するビアホール38及び第2の配線溝40が形成される。このとき同時に、SiN膜からなる反射防止膜52もエッチングされる(図5(b))。なお、SiN膜34、30がエッチングにより除去されるのと同時に反射防止膜52も除去されるように、反射防止膜52の膜厚を設定することが望ましい。これにより、製造工程を効率的に進めることができる。
【0058】
次いで、マスクとして用いたカーボン膜50を除去する(図6(a))。
【0059】
次いで、全面にTaN膜42を形成する。次いで、CMP法により、第2の配線溝40及びビアホール38内の側面及び底面以外に形成されたTaN膜42を除去する(図6(b))。
【0060】
次いで、全面に、例えばスパッタ法によりCu膜(図示せず)を形成する。次いで、スパッタ法により形成したCu膜をシード層として、メッキ法によりCu膜58を形成する(図7(a))。
【0061】
次いで、CMP法により、層間絶縁膜26の表面が露出するまでCu膜58を研磨する。こうして、ビアホール38及び第2の配線溝40内に、同一のCu膜58からなるビア層44及び第2の配線層46が形成される(図7(b))。
【0062】
次いで、全面に、Cuの拡散を防止する拡散防止膜として、SiN膜48を形成する。こうして、図1に示す配線構造が形成される。
【0063】
以後、製造すべき半導体装置の構造に応じて上記の工程を繰り返すことにより、多層配線構造が形成される。
【0064】
このように、本実施形態によれば、デュアルダマシン法により層間絶縁膜にビアホール及び配線溝を同時に形成する際に、カーボン膜をマスクとして層間絶縁膜をエッチングするので、高い選択比で層間絶縁膜をエッチングすることができる。これにより、マスクのパターンの寸法が、そのパターニングに用いたレジスト膜のパターンの寸法に比べて拡大するのを抑制することができ、ビアホール及び配線溝を高い精度で形成することができる。
【0065】
また、カーボン膜をマスクとして用いることにより、USGからなる層間絶縁膜を高い選択比でエッチングすることができるので、マスクの厚さを薄くすることができる。これにより、その後の工程でマスクを十分に除去することができ、多層配線構造における層間の実効誘電率が増大するのを抑制することができる。
【0066】
なお、本実施形態では、カーボン膜50の保護膜としても機能する反射防止膜52としてSiN膜を用いているが、反射防止膜52はこれに限定されるものではない。例えば、反射防止膜52として、SiON膜等を用いることもできる。
【0067】
また、反射防止膜として、無機材料のものだけでなく、有機材料からなる反射防止膜(BARC、Bottom Anti-Reflection Coating)等を用いることもできる。
【0068】
[第2実施形態]
本発明の第2実施形態による半導体装置の製造方法について図8乃至図11を用いて説明する。図8乃至図11は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第1の実施形態による半導体装置の製造方法と同一の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【0069】
本実施形態による半導体装置の製造方法は、第1の実施形態による場合と同様に、図1に示す構造を有する半導体装置を製造するものである。第1実施形態による場合とは、マスクとして用いるカーボン膜50の保護膜として、反射防止膜52を形成する代わりに、USG膜を形成する点で異なっている。以下、本実施形態による半導体装置の製造方法について説明する。
【0070】
まず、第1実施形態による場合と同様に、ソース/ドレイン拡散層14に接続する導体プラグ22と、導体プラグ22に接続する第1の配線層28が形成された層間絶縁膜18上に、SiN膜30、層間絶縁膜32、SiN膜34、層間絶縁膜36を順次形成する。
【0071】
次いで、層間絶縁膜36上に、例えばCVD法により、カーボン膜50を形成する(図8(a))。
【0072】
次いで、カーボン膜50上に、USG膜60と、レジスト膜54とを順次形成する。ここで形成したUSG膜60は、レジスト膜54を除去する工程における酸素プラズマ等を用いたアッシング処理からカーボン膜50を保護する保護膜として機能する。
【0073】
次いで、フォトリソグラフィ技術により、ビア形成予定領域を露出する開口部をレジスト膜54に形成する(図8(b))。
【0074】
次いで、開口部を形成したレジスト膜54をマスクとし、SiN膜34をエッチングストッパとして、USG膜60、カーボン膜50、及び層間絶縁膜36をエッチングする。
【0075】
エッチング終了後、例えば酸素プラズマを用いたアッシング処理によりレジスト膜54を除去する(図9(a))。カーボン膜50上には、USG膜60が形成されているため、第1実施形態による場合と同様に、カーボン膜50はアッシング処理から保護されている。したがって、レジスト膜54とともに、カーボン膜50が除去されることはない。
【0076】
次いで、全面に、レジスト膜56を形成し、フォトリソグラフィ技術により、第2の配線溝40の形成予定領域を露出する開口部をレジスト膜56に形成する(図9(b))。
【0077】
次いで、開口部を形成したレジスト膜56をマスクとして、USG膜60及びカーボン膜50をエッチングする。こうして、第2の配線溝40を形成するためのマスクとしてカーボン膜50がパターニングされる。このとき同時に、エッチングストッパとして用いられ、層間絶縁膜36がエッチングされることにより露出したSiN膜34もエッチングされる。
【0078】
エッチング終了後、例えば酸素プラズマを用いたアッシング処理によりレジスト膜56を除去する(図10(a))。カーボン膜50上には、USG膜60が形成されているため、レジスト膜54を除去した場合と同様に、レジスト膜56とともに、カーボン膜50が除去されることはない。
【0079】
次いで、カーボン膜50をマスクとし、SiN膜34、30をエッチングストッパとして、層間絶縁膜36、32をエッチングする。このとき同時に、USG膜60もエッチングされる(図10(b))。このように、本実施形態では、アッシング処理からカーボン膜50を保護するUSG膜60を、USGからなる層間絶縁膜36、32をエッチングする際に、エッチングにより除去することができる。
【0080】
次いで、マスクとして用いたカーボン膜50を除去する(図11(a))。
【0081】
次いで、エッチングストッパとして用いられ、層間絶縁膜36、32がエッチングされることにより露出したSiN膜34、30をエッチングする。こうして、第1の配線層28に達するビアホール38及び第2の配線溝40が形成される(図11(b))。
【0082】
次いで、第1実施形態による場合と同様にして、TaN膜42を形成した後、ビアホール38及び第2の配線溝40にCu膜を埋め込むことにより、ビア層44及び第2の配線層46を形成する。次いで、全面に、Cuの拡散を防止する拡散防止膜として、SiN膜48を形成する。こうして、図1に示す配線構造が形成される。
【0083】
このように、本実施形態によれば、デュアルダマシン法により層間絶縁膜にビアホール及び配線溝を同時に形成する際に、カーボン膜をマスクとして層間絶縁膜をエッチングするので、高い選択比で層間絶縁膜をエッチングすることができる。これにより、マスクのパターンの寸法が、そのパターニングに用いたレジスト膜のパターンの寸法に比べて拡大するのを抑制することができ、ビアホール及び配線溝を高い精度で形成することができる。
【0084】
また、カーボン膜をマスクとして用いることにより、USGからなる層間絶縁膜を高い選択比でエッチングすることができるので、マスクの厚さを薄くすることができる。これにより、その後の工程でマスクを十分に除去することができ、多層配線構造における層間の実効誘電率が増大するのを抑制することができる。
【0085】
なお、本実施形態では、アッシング処理からカーボン膜50を保護する保護膜としてUSG膜60を用い、層間絶縁膜の材料を同一材料にしたが、アッシング処理からカーボン膜50を保護することができ、層間絶縁膜の材料とほぼ同じアッシングレートを有する材料からなる膜であれば、USG膜60に限定されるものではなく保護膜として適用することができる。層間絶縁膜の材料とほぼ同じアッシングレートを有する材料からなる膜を保護膜として用いることにより、層間絶縁膜をエッチングする際に保護膜を除去することができる。
【0086】
[変形実施形態]
本発明の上記実施形態に限らず種々の変形が可能である。
【0087】
例えば、上記実施形態では、デュアルダマシン法においてマスクとしてカーボン膜50を用いて層間絶縁膜をエッチングする場合を説明したが、マスクとしてカーボン膜50を用いるのは、デュアルダマシン法における場合に限定されるものではない。例えば、微細な高アスペクト比のコンタクトホールの形成に用いるマスクとして、本発明によるカーボン膜を用いることができる。微細化に伴い、コンタクトホールのアスペクト比は高くなる方向にあり、レジストへのパターニングを行うにあたってArFステッパー若しくは電子ビームによる直接描画(EB)を用いる場合にレジストは薄膜化されていく。このような場合に本発明によるカーボン膜をマスクとして用いることにより、微細なコンタクトホール径を実現することができる。
【0088】
また、上記実施形態では、マスクとしてカーボン膜50を用いたが、カーボン膜50はカーボンを主体とする膜であればよく、例えば膜の組成物のうちカーボンの含有量が50%以上ある膜であればよい。
【0089】
また、上記実施形態では、層間絶縁膜としてUSG膜を用いたが、層間絶縁膜はこれに限定されるものではない。例えば、FSG(Fluorinated Silicate Glass)膜、BSG(Boron Silicate Glass)膜、PSG(Phospho Silicate Glass)膜、BPSG(Boron Phospho Silicate Glass)膜、SiOC膜等の酸化シリコン系の絶縁膜を層間絶縁膜として形成してもよい。また、多孔質シリコン酸化膜を層間絶縁膜として形成してもよい。
【0090】
また、上記実施形態では、レジスト膜54、56を除去するための酸素プラズマ等を用いたアッシング処理からカーボン膜50を保護する保護膜として、反射防止膜52又はUSG膜60を用いたが、カーボン膜50を保護する保護膜はこれらに限定されるものではない。例えば、SiC膜等を、カーボン膜50をアッシング処理から保護する保護膜として形成してもよい。SiC膜を保護膜として用いる場合には、層間絶縁膜をエッチングする際に高い選択比を得ることもでき、マスクとして用いるカーボン膜50の更なる薄膜化を図ることができる。
【0091】
また、上記実施形態では、層間絶縁膜へのCuの拡散を防止するバリア膜として、TaN膜を用いたが、バリア絶縁膜は、配線層の金属の拡散を防止しうるものであればあらゆる膜を適用することができ、例えば、TiN膜等を用いることができる。
【0092】
また、上記実施形態では、層間絶縁膜をエッチングする際のエッチングストッパとしてSiN膜を用いたが、エッチングストッパはこれに限定されるものではなく、層間絶縁膜をエッチングする際のエッチングストッパとして機能する膜であればあらゆる膜を用いることができる。
【0093】
(付記1) 基板上に、絶縁膜と、カーボン膜と、前記カーボン膜をアッシング処理から保護する保護膜とを順次形成する工程と、前記保護膜上に、所定の領域に開口部を有するレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記レジスト膜をアッシング処理により除去する工程と、前記カーボン膜をマスクとして前記絶縁膜をエッチングする工程とを有することを特徴とする半導体装置の製造方法。
【0094】
(付記2) 付記1記載の半導体装置の製造方法において、前記絶縁膜を形成する工程では、前記保護膜とエッチング特性のほぼ等しい第1の膜と、前記第1の膜とはエッチング特性の異なる第2の膜とを有する前記絶縁膜を形成し、前記絶縁膜をエッチングする工程では、前記第1の膜をストッパとして、前記第2の膜をエッチングした後、前記保護膜とともに前記第1の膜をエッチングすることを特徴とする半導体装置の製造方法。
【0095】
(付記3) 付記1記載の半導体装置の製造方法において、前記保護膜は、前記前記絶縁膜とほぼ等しいエッチング特性を有し、前記絶縁膜をエッチングする工程では、前記保護膜とともに前記絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。
【0096】
(付記4) 付記1乃至3のいずれかに記載の半導体装置の製造方法において、前記絶縁膜は、酸化シリコン系の絶縁膜であることを特徴とする半導体装置の製造方法。
【0097】
(付記5) 基板上に、第1の絶縁膜と、前記第1の絶縁膜とはエッチング特性の異なる第2の絶縁膜と、前記第2の絶縁膜とはエッチング特性の異なる第3の絶縁膜とを順次形成する工程と、前記第3の絶縁膜上に、第1の領域に第1の開口部を有するカーボン膜を形成する工程と、前記第1の領域の前記第3の絶縁膜及び前記第2の絶縁膜を異方性エッチングする工程と、前記第1の領域を含む第2の領域の前記カーボン膜に第2の開口部を形成する工程と、前記カーボン膜及び前記第2の絶縁膜をマスクとして前記第1の絶縁膜及び前記第3の絶縁膜を異方性エッチングし、前記第1の領域の前記第1の絶縁膜にビアホールを、前記第2の領域の前記第3の絶縁膜に配線溝を、それぞれ形成する工程とを有することを特徴とする半導体装置の製造方法。
【0098】
(付記6) 付記5記載の半導体装置の製造方法において、前記カーボン膜を形成する工程は、前記第3の絶縁膜上に、前記カーボン膜と、前記カーボン膜をアッシング処理から保護する保護膜と、前記第1の領域に開口部を有する第1のレジスト膜とを順次形成する工程と、前記第1のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記第1のレジスト膜をアッシング処理により除去する工程とを有し、前記第2の開口部を形成する工程は、前記保護膜上に、前記第2の領域に開口部を有する第2のレジスト膜を形成する工程と、前記第2のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記第2のレジスト膜をアッシング処理により除去する工程とを有することを特徴とする半導体装置の製造方法。
【0099】
(付記7) 付記6記載の半導体装置の製造方法において、前記第1の絶縁膜を形成する工程の前に、前記第1の絶縁膜とエッチング特性が異なり、前記保護膜とエッチング特性のほぼ等しい第4の絶縁膜を形成する工程を更に有し、前記第1の絶縁膜を異方性エッチングする工程では、前記第4の絶縁膜をストッパとして、前記第1の絶縁膜をエッチングした後、前記保護膜とともに前記第4の絶縁膜をエッチングし、前記第4の絶縁膜が除去されるとほぼ同時に、前記保護膜が除去されるように前記保護膜の膜厚を設定することを特徴とする半導体装置の製造方法。
【0100】
(付記8) 付記6記載の半導体装置の製造方法において、前記保護膜は、前記第1の絶縁膜及び前記第3の絶縁膜とほぼ等しいエッチング特性を有し、前記第1の絶縁膜及び前記第3の絶縁膜を異方性エッチングする工程では、前記第1の絶縁膜及び前記第3の絶縁膜をエッチングするとともに、前記保護膜をエッチングすることを特徴とする半導体装置の製造方法。
【0101】
(付記9) 付記5乃至8のいずれかに記載の半導体装置の製造方法において、前記第1の絶縁膜及び/又は前記第3の絶縁膜は、酸化シリコン系の絶縁膜であることを特徴とする半導体装置の製造方法。
【0102】
(付記10) 付記1乃至4及び6乃至9のいずれかに記載の半導体装置の製造方法において、前記保護膜は、前記レジスト膜をパターニングする際の反射防止膜として機能することを特徴とする半導体装置の製造方法。
【0103】
(付記11) 付記1乃至4及び6乃至10のいずれかに記載の半導体装置の製造方法において、前記保護膜は、SiN膜、USG膜、SiON膜、又はSiC膜であることを特徴とする半導体装置の製造方法。
【0104】
【発明の効果】
以上の通り、本発明によれば、基板上に、絶縁膜と、カーボン膜と、カーボン膜をアッシング処理から保護する保護膜とを順次形成する工程と、保護膜上に、所定の領域に開口部を有するレジスト膜を形成する工程と、レジスト膜をマスクとして保護膜及びカーボン膜をエッチングする工程と、レジスト膜をアッシング処理により除去する工程と、カーボン膜をマスクとして絶縁膜をエッチングする工程とを有するので、高い選択比で絶縁膜をエッチングすることができる。これにより、マスクのパターンの寸法が、そのパターニングに用いたレジスト膜のパターンの寸法に比べて拡大するのを抑制することができる。
【0105】
また、本発明によれば、基板上に、第1の絶縁膜と、第1の絶縁膜とはエッチング特性の異なる第2の絶縁膜と、第2の絶縁膜とはエッチング特性の異なる第3の絶縁膜とを順次形成する工程と、第3の絶縁膜上に、第1の領域に第1の開口部を有するカーボン膜を形成する工程と、第1の領域の第3の絶縁膜及び第2の絶縁膜を異方性エッチングする工程と、第1の領域を含む第2の領域のカーボン膜に第2の開口部を形成する工程と、カーボン膜及び第2の絶縁膜をマスクとして第1の絶縁膜及び第3の絶縁膜を異方性エッチングし、第1の領域の第1の絶縁膜にビアホールを、第2の領域の第3の絶縁膜に配線溝を、それぞれ形成する工程とを有するので、高い選択比で第1の絶縁膜及び第3の絶縁膜をエッチングすることができる。これにより、マスクのパターンの寸法が、そのパターニングに用いたレジスト膜のパターンの寸法に比べて拡大するのを抑制することができ、ビアホール及び配線溝を高い精度で形成することができる。
【0106】
また、本発明によれば、カーボン膜をマスクとして用いることにより絶縁膜を高い選択比でエッチングすることができるので、マスクの厚さを薄くすることができる。これにより、その後の工程でマスクを十分に除去することができ、多層配線構造における層間の実効誘電率が増大するのを抑制することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による半導体装置の構造を示す断面図である。
【図2】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図3】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図4】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図5】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図6】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その5)である。
【図7】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その6)である。
【図8】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図9】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図10】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図11】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図12】従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図(その1)である。
【図13】従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図(その2)である。
【図14】従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図(その3)である。
【図15】従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図(その4)である。
【図16】従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図(その5)である。
【図17】従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図(その6)である。
【符号の説明】
10…シリコン基板
12…ゲート電極
14…ソース/ドレイン拡散層
18…層間絶縁膜
20…コンタクトホール
22…導体プラグ
24…第1の配線溝
26…TaN膜
28…第1の配線層
30…SiN膜
32…層間絶縁膜
34…SiN膜
36…層間絶縁膜
38…ビアホール
40…第2の配線溝
42…TaN膜
44…ビア層
46…第2の配線層
48…SiN膜
50…カーボン膜
52…反射防止膜
54…レジスト膜
56…レジスト膜
58…Cu膜
60…USG膜
100…シリコン基板
102…ゲート電極
104…ソース/ドレイン拡散層
108…層間絶縁膜
110…コンタクトホール
112…導体プラグ
114…第1の配線溝
116…TaN膜
118…第1の配線層
120…SiN膜
122…層間絶縁膜
124…SiN膜
126…層間絶縁膜
128…SiN膜
130…反射防止膜
132…ビアホール
134…レジスト膜
136…レジスト膜
138…第2の配線溝
140…TaN膜
142…Cu膜
144…ビア層
146…第2の配線層
148…SiN膜
Claims (7)
- 基板上に、第1の絶縁膜と、前記第1の絶縁膜とはエッチング特性の異なる第2の絶縁膜と、前記第2の絶縁膜とはエッチング特性の異なる第3の絶縁膜とを順次形成する工程と、
前記第3の絶縁膜上に、カーボン膜と、前記カーボン膜をアッシング処理から保護する機能を有する保護膜と、第1の領域に第1の開口部を有する第1のレジスト膜とを順次形成する工程と、
前記第1のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、
前記第1の領域の前記第3の絶縁膜をエッチングする工程と、
前記第1のレジスト膜をアッシング処理により除去する工程と、
前記保護膜上に、前記第1の領域を含む第2の領域に第2の開口部を有する第2のレジスト膜を形成する工程と、
前記第2のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、
前記第1の領域の前記第2の絶縁膜をエッチングする工程と、
前記カーボン膜及び前記第2の絶縁膜をマスクとして前記第1の絶縁膜及び前記第3の絶縁膜をエッチングし、前記第1の領域の前記第1の絶縁膜にビアホールを、前記第2の領域の前記第3の絶縁膜に配線溝を、それぞれ形成する工程とを有し、
前記第2のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記第1の領域の前記第2の絶縁膜をエッチングする工程が、同時に行われる
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1の絶縁膜を形成する工程の前に、前記第1の絶縁膜とエッチング特性が異なり、前記保護膜とエッチング特性のほぼ等しい第4の絶縁膜を形成する工程を更に有し、
前記第1の絶縁膜をエッチングする工程では、前記第4の絶縁膜をストッパとして、前記第1の絶縁膜をエッチングした後、前記保護膜とともに前記第4の絶縁膜をエッチングし、
前記第4の絶縁膜が除去されるとほぼ同時に、前記保護膜が除去されるように前記保護膜の膜厚を設定する
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記保護膜は、前記第1の絶縁膜及び前記第3の絶縁膜とほぼ等しいエッチング特性を有し、
前記第1の絶縁膜及び前記第3の絶縁膜をエッチングする工程では、前記第1の絶縁膜及び前記第3の絶縁膜をエッチングするとともに、前記保護膜をエッチングする
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至3のいずれか1項に記載の半導体装置の製造方法において、
前記第1の絶縁膜及び/又は前記第3の絶縁膜は、酸化シリコン系の絶縁膜又は多孔質シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至4のいずれか1項に記載の半導体装置の製造方法において、
前記保護膜は、前記第1のレジスト膜及び前記第2のレジスト膜をパターニングする際の反射防止膜として機能する
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至5のいずれか1項に記載の半導体装置の製造方法において、
前記保護膜は、SiN膜、USG膜、SiON膜、又はSiC膜からなる反射防止膜である
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至6のいずれか1項に記載の半導体装置の製造方法において、
前記カーボン膜は、カーボンの含有率が50%以上である
ことを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002138273A JP4034115B2 (ja) | 2002-05-14 | 2002-05-14 | 半導体装置の製造方法 |
US10/341,430 US6878619B2 (en) | 2002-05-14 | 2003-01-14 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002138273A JP4034115B2 (ja) | 2002-05-14 | 2002-05-14 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003332337A JP2003332337A (ja) | 2003-11-21 |
JP4034115B2 true JP4034115B2 (ja) | 2008-01-16 |
Family
ID=29416851
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002138273A Expired - Fee Related JP4034115B2 (ja) | 2002-05-14 | 2002-05-14 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6878619B2 (ja) |
JP (1) | JP4034115B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4441974B2 (ja) * | 2000-03-24 | 2010-03-31 | ソニー株式会社 | 半導体装置の製造方法 |
US7183223B1 (en) * | 2003-12-08 | 2007-02-27 | Advanced Micro Devices, Inc. | Methods for forming small contacts |
JP5362176B2 (ja) * | 2006-06-12 | 2013-12-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR20080060017A (ko) * | 2006-12-26 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
US9136463B2 (en) * | 2007-11-20 | 2015-09-15 | Qualcomm Incorporated | Method of forming a magnetic tunnel junction structure |
KR20130107628A (ko) | 2012-03-22 | 2013-10-02 | 삼성디스플레이 주식회사 | 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법 |
CN107665829B (zh) * | 2017-08-24 | 2019-12-17 | 长江存储科技有限责任公司 | 晶圆混合键合中提高金属引线制程安全性的方法 |
CN109804463B (zh) | 2019-01-02 | 2021-04-16 | 长江存储科技有限责任公司 | 用于形成双镶嵌互连结构的方法 |
JP6803595B1 (ja) | 2020-09-16 | 2020-12-23 | アルディーテック株式会社 | 半導体発光素子チップ集積装置およびその製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63168810A (ja) | 1986-12-30 | 1988-07-12 | Alps Electric Co Ltd | 薄膜磁気ヘツドの製造方法 |
JP3183929B2 (ja) | 1991-01-22 | 2001-07-09 | 株式会社東芝 | 半導体装置の製造方法 |
JPH0982798A (ja) | 1995-09-12 | 1997-03-28 | Toshiba Corp | 半導体装置およびその製造方法 |
KR100266749B1 (ko) * | 1997-06-11 | 2000-09-15 | 윤종용 | 반도체 장치의 콘택 플러그 형성 방법 |
JP3259704B2 (ja) * | 1998-12-30 | 2002-02-25 | 日本電気株式会社 | 半導体装置の製造方法 |
US6030901A (en) * | 1999-06-24 | 2000-02-29 | Advanced Micro Devices, Inc. | Photoresist stripping without degrading low dielectric constant materials |
US6455409B1 (en) * | 2001-02-28 | 2002-09-24 | Advanced Micro Devices, Inc. | Damascene processing using a silicon carbide hard mask |
-
2002
- 2002-05-14 JP JP2002138273A patent/JP4034115B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-14 US US10/341,430 patent/US6878619B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2003332337A (ja) | 2003-11-21 |
US6878619B2 (en) | 2005-04-12 |
US20030216052A1 (en) | 2003-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100787847B1 (ko) | 유기 실리케이트 글라스의 이중 다마신 구조를 에칭하는 방법 | |
US6800550B2 (en) | Method for forming t-shaped conductive wires of semiconductor device utilizing notching phenomenon | |
KR100773182B1 (ko) | 반도체 장치 및 그 제조방법 | |
US6309955B1 (en) | Method for using a CVD organic barc as a hard mask during via etch | |
US6228760B1 (en) | Use of PE-SiON or PE-OXIDE for contact or via photo and for defect reduction with oxide and W chemical-mechanical polish | |
JP2001102446A (ja) | 半導体装置の製造方法 | |
JP4034115B2 (ja) | 半導体装置の製造方法 | |
CN1661799B (zh) | 半导体器件 | |
JPWO2007043634A1 (ja) | 多層配線の製造方法 | |
JP3781729B2 (ja) | 半導体装置の製造方法 | |
US20090163020A1 (en) | Method for Manufacturing Semiconductor Device | |
JP5178025B2 (ja) | 半導体メモリ素子の製造方法 | |
US7538025B2 (en) | Dual damascene process flow for porous low-k materials | |
JP2022544026A (ja) | エッチングプロファイル制御のために超薄ルテニウム金属ハードマスクを使用する方法 | |
US7704820B2 (en) | Fabricating method of metal line | |
US20030119225A1 (en) | Method for fabricating semiconductor device | |
KR101138082B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
KR101098919B1 (ko) | 반도체 소자의 제조방법 | |
KR20030002119A (ko) | 듀얼 다마신 공정에 의한 비아홀 형성 방법 | |
KR100457740B1 (ko) | 반도체소자의 다층 금속배선 형성방법 | |
KR100447322B1 (ko) | 반도체 소자의 메탈 라인 형성 방법 | |
KR100996161B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
KR100587140B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
JP2006073907A (ja) | 半導体装置の製造方法および半導体装置 | |
KR20020046681A (ko) | 반도체 소자의 콘택홀 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050506 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070413 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070418 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070611 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070731 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070926 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071023 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071024 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4034115 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |