JP2022544026A - エッチングプロファイル制御のために超薄ルテニウム金属ハードマスクを使用する方法 - Google Patents

エッチングプロファイル制御のために超薄ルテニウム金属ハードマスクを使用する方法 Download PDF

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Abstract

一例では超小型電子ワークピースである、基板を処理する方法が開示され、この方法は多層金属ハードマスク（ＭＨＭ）層を形成することを含み、多層ＭＨＭのうちの少なくとも１層の下層がルテニウム（Ｒｕ）で構成されている。Ｒｕ ＭＨＭ層は、基板上の１層以上の下地層の上に形成された原子層堆積（ＡＬＤ）Ｒｕ ＭＨＭ層であり得る。ＡＬＤ Ｒｕ ＭＨＭ層がエッチングされて、パターニングされたＡＬＤ Ｒｕ ＭＨＭ層が提供されてもよく、次いで、１層以上の下地層を、少なくとも部分的に、パターニングされたＡＬＤ Ｒｕ ＭＨＭ層をマスクとして使用してエッチングして、１層以上の下地層の一部分を保護してもよい。一実施形態では、下地層のうちの少なくとも１層がハードマスク層である。

Description

本出願は、２０１９年７月２６日に出願された「Ｍｅｔｈｏｄ ａｎｄ Ｓｙｓｔｅｍ Ｆｏｒ Ｄｅｖｅｌｏｐｅｒ Ｄｒａｉｎ Ｍｏｎｉｔｏｒｉｎｇ」と題する米国仮特許出願第６２／８７８，９００号、２０１９年７月３０日に出願された「Ｍｅｔｈｏｄ Ｆｏｒ Ｕｓｉｎｇ Ｕｌｔｒａ Ｔｈｉｎ Ｒｕｔｈｅｎｉｕｍ Ｍｅｔａｌ Ｈａｒｄ Ｍａｓｋ Ｆｏｒ Ｅｔｃｈｉｎｇ Ｐｒｏｆｉｌｅ Ｃｏｎｔｒｏｌ」と題する米国仮特許出願第６２／８８０，２５６号、及び、２０１９年９月２５日に出願された「Ｍｅｔｈｏｄ Ｆｏｒ Ｕｓｉｎｇ Ｕｌｔｒａ Ｔｈｉｎ Ｒｕｔｈｅｎｉｕｍ Ｍｅｔａｌ Ｈａｒｄ Ｍａｓｋ Ｆｏｒ Ｅｔｃｈｉｎｇ Ｐｒｏｆｉｌｅ Ｃｏｎｔｒｏｌ」と題する米国非仮特許出願第１６／５８２，２９７号の優先権を主張し、その開示は全体が本明細書に明示的に参照援用される。
本開示は、例えば超小型電子ワークピースなどの基板の処理に関する。具体的には、本開示は基板にパターニングする方法を提供する。一実施形態では、本方法は、半導体基板を処理するためのものであり得る。
超小型電子ワークピース内のデバイス形成は通常、基板上の多くの材料層の形成、パターニング、及び除去に関係する一連の製造技術に関連する。現在の及び次世代のデバイスの物理的及び電気的仕様を満足するために、処理フローは、様々なパターニング処理に対する構造的完全性を維持する一方で、形体の寸法を低減させている。
超小型電子ワークピース上に形成される一部のデバイスでは、パターニングされた導電層により形成された導電性インターコネクトに到達するために１つ以上の層にビアが形成される。例えばバックエンドオブライン（ＢＥＯＬ）エッチングプロセスを使用する、このビア形成に対する限界寸法（ＣＤ）は、典型的には、電子デバイスを適切に機能させるために正確に制御される必要がある。ビアＣＤがターゲットのビアＣＤよりも小さいと、メタライゼーションプロセス工程中にビアを金属又は導電性材料で充填することは困難になるであろう。更に、これらの小さなビア内に形成された金属インターコネクトの抵抗は、金属の断面積が小さくそれが電気的特性に影響を与えるために増加することになる。ビアＣＤがターゲットのビアＣＤよりも大きい場合、メタライゼーション後に２つの隣接する金属インターコネクト間で短絡が生じる可能性があり、この短絡は電子デバイスの故障につながる可能性がある。
超小型電子ワークピースのパターニングされた構造内でのビアの形成を容易にするために、以前のプロセスソリューションは、エッチングされるべきでない下地層の一部分をカバーするパターニングされたマスクとして金属ハードマスク（ＭＨＭ）層及びハードマスク（ＨＭ）層を使用してきた。例えば、窒化チタン（ＴｉＮ）は、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、又は他の類似した材料などの、ＨＭ層に使用される典型的な材料と比較してエッチングに対する耐性が高いので、ＭＨＭ層の材料として使用されてきた。これらの従来のプロセスソリューションでは、パターニングされた構造を形成するエッチングプロセス（例えば、デュアルダマシン構造を形成するＢＥＯＬエッチング）中にビアＣＤをより良好に制御するために、ＭＨＭ層はＨＭ層の上に形成される。しかしながら、ＴｉＮ ＭＨＭ層は、ビア形成を含むパターニングされた構造の形成のためにＨＭ層に開口するエッチングプロセス中に依然としてエッチングに曝される。ＴｉＮ ＭＨＭ層のこの望ましくないエッチングにより、ビアＣＤがターゲットビアＣＤよりも大きくなる可能性があり、限界寸法の局所的な均一性（ＬＣＤＵ）が低下する可能性がある。
従来のソリューションは、典型的には、ＭＨＭ層として、ＳｉＮ ＨＭ層上に形成されたＴｉＮを使用する。従来のソリューションは、ＴｉＮ上に追加のＨＭ層を含む場合もある。しかしながら、ＴｉＮ ＭＨＭ層がビア開口工程で開口されて、下にあるＳｉＮ ＨＭ層においてもビアが開口され得る場合、このエッチングに使用される一般的な化学物質（例えば、塩素（Ｃｌ２）及びアルゴン（Ａｒ）を含むエッチング化学物質）はまた、図１Ａ～図１Ｂ（従来技術）に示すように、下にあるＳｉＮ ＨＭ層もエッチングし、下にあるＳｉＮ ＨＭ層内にガウジング（ｇｏｕｇｉｎｇ）を形成することになる。更に、ガウジングのレベルは、典型的には、例えば、反応性イオンエッチング（ＲＩＥ）ラグの変動などのエッチングプロセスの変動により、基板全体にわたって様々な場所で異なる。密度がより高いパターンは通常、ガウジングのレベルがより低く、密度がより低いパターンは通常、ガウジングのレベルがより高い。ガウジングのレベルが異なることより、下地のＨＭ層、超低誘電率（ＵＬＫ）層、バリア低ｋ（Ｂｌｏｋ）層、及び／又は他の層に対するエッチング工程など、下地層をエッチングするために使用されるエッチング工程の後に、異なるビアＣＤが形成されることになる。結局は、金属（Ｍ）層など、下にある導電層へのコンタクトビアの最終的なビアＣＤは互いに大幅に異なることになる。
ここで、図１Ａ（従来技術）を参照すると、超小型電子ワークピース上に形成された複数層に関する一実施形態１００が示され、複数層は、ＭＨＭ層としてのＴｉＮ層１０４及びＨＭ層としてのＳｉＮ層１０６を含む。酸化物層１０２（例えば、ＳｉＯ２）がＴｉＮ層１０４上に形成されパターニングされ、ＭＨＭ開口プロセスの一部として追加のＨＭとして機能する。これらの層１０２／１０４／１０６の下にある他の層は、ＵＬＫ層などの誘電体層１０８、Ｂｌｏｋ層１１０、及び追加の誘電体層１１２を含む。金属（Ｍ）導電性領域などの導電性領域１１４が、誘電体層１１２内に形成されている。図１Ｂ（従来技術）は、導電性領域１１４の上方において垂直方向にＴｉＮ ＭＨＭ層１０４内にビアを開口するために、エッチングプロセスを使用してＴｉＮ ＭＨＭ層１０４の一部分を除去した後の例示的な実施形態１２０である。ＴｉＮ ＭＨＭ層１０４内のこのビアは、ＳｉＮ層１０６まで下に延びている。しかしながら、このビア形成のためのエッチングプロセスは、上述したように、下にあるＳｉＮ層１０６内にガウジ（ｇｏｕｇｅ）１２２を残す可能性があり、このガウジ１２２により、超小型電子ワークピースの基板全体にわたって形成された他のビアよりもＳｉＮ層１０６が薄くなる。更に、ガウジングの量は、例えばＲＩＥラグの変動などのエッチングプロセスの変動に起因して、異なるビア間で変動する可能性がある。
従来のソリューションにおけるＭＨＭ材料としてのＴｉＮのこの使用に関する別の問題は、ＴｉＮ ＭＨＭ層が、以降の、下にあるＨＭ層、ＵＬＫ層、Ｂｌｏｋ層、及び／又は他の下地層へのエッチングなどの、下地層へのエッチングプロセス工程中に、多くの場合に侵食されることである。本明細書に記載されるように、これらの層に開口するために使用される化学物質も、ＴｉＮ ＭＨＭ層をエッチングする傾向がある。例えば、図２Ａ～図２Ｃに示すように、このような下地層のエッチング中に、ＴｉＮ ＭＨＭ層内に横方向のエッチングが発生する可能性があり、ＴｉＮ ＭＨＭ層の上部が消費される可能性もある。この望ましくないエッチングが、ビアＣＤをターゲットＣＤ値よりも大きくすることになる。望ましくないより大きなＣＤ値が、金属（Ｍ）コンタクトに対する短絡を生じさせ、及び／又は（ＵＬＫ層などの）下地層におけるビアのプロファイルをより歪ませる可能性がある。更に、ＴｉＮ残渣は、典型的には、ビア及びトレンチエッチング工程中にＴｉＮ ＭＨＭ層のこの横方向エッチングから生じることになり、この残渣は、ビア開口プロセスに関連する歩留まりと、超小型電子ワークピース上に形成される、結果として生じる電子デバイスとに悪影響を及ぼし得る。
ここで図２Ａ（従来技術）を見ると、超小型電子ワークピース上に形成された複数の層に関する一実施形態２００が示される。図１Ａ～図１Ｂ（従来技術）と同じように、複数の層は、誘電体層１０２、ＨＭ層として機能するＳｉＮ層１０６上に形成されたＭＨＭ層としてのＴｉＮ層１０４を含む。他の層は、ＵＬＫ層などの誘電体層１０８、Ｂｌｏｋ層１１０、及び誘電体層１１２を含む。加えて、図１Ｂ（従来技術）に示される構造上に、保護及び平坦化層としてＯＰＬ（有機平坦化層）層１４６が形成され、ＯＰＬ層１４６上にシリコン反射防止コーティング（ＳｉＡＲＣ）層１４４及びフォトレジスト（ＰＲ）層１４２が形成されパターニングされている。
図２Ｂ（従来技術）は、エッチングプロセスを使用して、導電性領域１１４の上方において垂直方向にＳｉＮ層１０６に至るまでＯＰＬ層１４６内にビアを開口した後の例示的な実施形態２２０である。このビア形成により、下にあるＳｉＮ層１０６内のガウジ１２２が露出する。
図２Ｃ（従来技術）は、更なるエッチングプロセスを使用して、導電性領域１１４上に形成されたビア内のＳｉＮ層１０６を除去した後の例示的な実施形態２４０である。ＭＨＭ層として使用されるＴｉＮ層１０４は、この更なるエッチングプロセスの一部として多くの場合に侵食される。ＴｉＮ ＭＨＭ層１０４におけるこの侵食１８４、及び酸化物層１０２における同様の侵食１８２は、ビアにとって所望のターゲット限界寸法（ＣＤ）よりも大きいＣＤ １８８をもたらす。更に、ＳｉＮ層１０６内のガウジング１２２により、誘電体層１１２内にもガウジング１８６が生じることになる。更に、基板全体にわたる様々なビアに対してＳｉＮ層１０６内のガウジング１２２のレベルが異なることにより、これらの様々なビアに対して、誘電体層１１２内に様々なレベルのガウジング１８６が生じることになる。究極的に、ＣＤの変動とガウジングの変動は、後で導電性領域１１４に至るまで形成されるビアのＣＤに望ましくない変動をもたらし、これらの望ましくない変動は、製造される超小型電子ワークピース内に形成される最終的な電子デバイスにおいて欠陥及び性能の問題につながる可能性がある。
改善されたパターニングプロセスを提供することが望ましいであろう。
金属ハードマスク（ＭＨＭ）層用の追加の材料を使用して、下にあるパターニングされた導電層などの下地層へのビア形成を含む、パターニングされた構造の形成において、限界寸法（ＣＤ）をより良好に制御する実施形態が本明細書に記載される。この追加の材料は、Ｒｕを使用して、及び／又は本明細書に記載されるプロセス工程に関してＲｕと類似の特性を有するＲｕ含有材料を使用して実現される、Ｒｕ ＭＨＭ層などのルテニウム（Ｒｕ）層として提供される。更に、本明細書に記載されるプロセス工程に関してＲｕと類似の特性を有する他の金属又は金属含有材料もまた使用できる。一実施形態では、Ｒｕ ＭＨＭ層をＴｉＮ ＭＨＭ層の下に配置してパターニングされたマスク層として利用して、超小型電子ワークピースの製造用のエッチングプロセス中に、例えば下地層を通してビアを形成するためのエッチングプロセス中に、下地層の一部分を保護することができる。ＴｉＮ ＭＨＭ層の下にＲｕ ＭＨＭ層を追加することにより、最終構造のエッチングプロファイルをより適切に制御しＲＩＥラグを排除できる。なぜなら、ＲｕはＴｉＮエッチングに対して高いエッチング耐性を有し、更に他の多くのＢＥＯＬエッチングレシピに対してＴｉＮよりも高いエッチング耐性を有するからである。このように、少なくとも部分的にＲｕの下地層で構成されるＭＨＭが、改善された基板処理フローを提供する。Ｒｕは他のエッチングに対して高いエッチング耐性を示すので、Ｒｕは薄いＲｕ層であってもよい。したがって、パターニングの目的を更に複雑にし得る厚いプロセス層を追加する必要なく、上述した利益を得ることができる。一実施形態では、Ｒｕ層は、原子層堆積（ＡＬＤ）により堆積される層であり得る。いくつかの実施形態では、Ｒｕ層は厚さが２～５ｎｍでありさえすればよい。異なる又は追加の特徴、変形形態、材料及び実施形態も実施することができ、関連システム及び方法も利用することができる。
一実施形態では、多層ＭＨＭ層を形成することを含む超小型電子ワークピースを処理する方法が開示され、多層ＭＨＭのうちの少なくとも１層の下層がＲｕで構成されている。Ｒｕ ＭＨＭ層は、基板上の１層以上の下地層の上に形成されたＡＬＤ Ｒｕ ＭＨＭ層であり得る。ＡＬＤ Ｒｕ ＭＨＭ層がエッチングされて、パターニングされたＡＬＤ Ｒｕ ＭＨＭ層が提供されてもよく、次いで、１層以上の下地層を、少なくとも部分的に、パターニングされたＡＬＤ Ｒｕ ＭＨＭ層をマスクとして使用してエッチングして、１層以上の下地層の一部分を保護してもよい。
本明細書に開示される技術の一実施形態では、基板を処理する方法が提供される。本方法は、少なくとも第１の金属ハードマスク層と、第１の金属ハードマスク層の下にある第２の金属ハードマスク層とを含む多層ハードマスクスタックを形成することを含んでもよく、第２の金属ハードマスク層は、ルテニウムを含むルテニウム金属ハードマスク層であり、形成された多層ハードマスクスタックは、基板上の１層以上の下地層の上に重なっている。本方法は、多層ハードマスクスタックをエッチングして、パターニングされたルテニウム金属ハードマスク層を提供して、１層以上の下地層の一部分を露出させることと、１層以上の下地層の露出されていない一部分を保護するマスクとして、パターニングされたルテニウム金属ハードマスク層を使用して、１層以上の下地層の露出された一部分をエッチングすることと、を更に含む。
本方法の特定の一実施形態では、ルテニウム金属ハードマスク層は９５％以上のルテニウム（Ｒｕ）を含む材料である。別の実施形態では、ルテニウム金属ハードマスク層は７０％以上のルテニウムを含む材料である。別の実施形態では、ルテニウム金属ハードマスク層は、原子層堆積により形成され、２０ｎｍ以下の厚さを有する。本方法の別の実施形態では、ルテニウム金属ハードマスク層は１０ｎｍ以下の厚さを有する。本方法の別の実施形態では、本方法は、ルテニウム金属ハードマスク層を、酸素を含むプラズマを使用するプラズマエッチングプロセスでエッチングすることを更に含む。いくつかの実施形態では、１層以上の下地層のエッチングはビアを形成することを含む。本方法の一実施形態では、１つ以上の下地層は誘電体ハードマスク層を含む。一実施形態では、ルテニウム金属ハードマスク層は誘電体ハードマスク層の上に形成される。別の実施形態では、第１の金属ハードマスク層は窒化チタン層である。別の実施形態では、ハードマスク層は、ＳｉＮ、ＳｉＯ２、又はＳｉＯＮのうちの少なくとも１つを含む。
上述した本方法の１つの代替的な実施形態では、ルテニウム金属ハードマスク層は、原子層堆積により形成され、２０ｎｍ以下の厚さを有し、多層ハードマスクのエッチングは、第１の金属ハードマスク層をエッチングする第１のエッチングプロセスと、ルテニウム金属ハードマスク層をエッチングする第２のエッチングプロセスとを含み、第１のエッチングプロセスと第２のエッチングプロセスとは異なり、第１のエッチングプロセスの実行と第２のエッチングプロセスの実行との間に、追加のパターニングされた層が多層ハードマスク上に形成されない。上述した本方法の第２の代替的な実施形態では、ルテニウム金属ハードマスク層は、原子層堆積により形成され、２０ｎｍ以下の厚さを有し、多層ハードマスクのエッチングは、第１の金属ハードマスク層をエッチングする第１のエッチングプロセスと、ルテニウム金属ハードマスク層をエッチングする第２のエッチングプロセスとを含み、第１のエッチングプロセスと第２のエッチングプロセスとは異なり、第１のエッチングプロセスを実行した後であるが第２のエッチングプロセスを実行する前に、追加のパターニングされた層が多層ハードマスク上に形成される。
本発明及びその利点のより完全な理解が、添付の図面と併せて以下の説明を参照することによって得ることができ、図面では、同様の参照番号が同様の特徴を示す。しかしながら、添付の図面は開示される概念の例示的な実施形態のみを示しており、したがって範囲を限定するものと見なすべきではなく、開示される概念を他の同等に効果的な実施形態にも適用できることに留意されたい。
図１Ａ－１Ｂは、ＨＭ層に至る開口部がＭＨＭ層内に形成される従来のプロセスフローの例示的な実施形態を示す。 図２Ａ－２Ｃ（従来技術）は、ＭＨＭ層及びＨＭ層の下地層内にビアを形成する従来のプロセスフローの例示的な実施形態を提供し、そのときＭＨＭ層の横方向侵食が生じている。 図３Ａ－３Ｃは、多層ＭＨＭが利用されるプロセスフローの例示的な実施形態を提供し、下にあるＨＭ層に至る開口部を多層ＭＨＭ内に形成する間に、ルテニウム又はルテニウムを含む材料が下部ＭＨＭとして使用される。 図４Ａ－４Ｃは、図３Ａ～図３Ｃのプロセスフローの後に実行され得るプロセスフローの例示的な実施形態を提供する。 図５Ａ－５Ｄは、図３Ａ～図３Ｂのプロセスフローの後に実行され得るプロセスフローの例示的な実施形態を提供する。 本明細書に記載される技術を利用した例示的な方法を示す。
ＭＨＭ層用の追加の材料を使用して、下にあるパターニングされた導電層などの下地層へのビア形成を含む、パターニングされた構造の形成において、限界ＣＤをより良好に制御する実施形態が本明細書に記載される。この追加の材料は、Ｒｕを使用して、及び／又は本明細書に記載されるプロセス工程に関してＲｕと類似の特性を有するＲｕ含有材料を使用して実現される、Ｒｕ ＭＨＭ層などのＲｕ層として提供される。更に、本明細書に記載されるプロセス工程に関してＲｕと類似の特性を有する他の金属又は金属含有材料もまた使用できる。一実施形態では、Ｒｕ ＭＨＭ層をＴｉＮ ＭＨＭ層の下に配置してパターニングされたマスク層として利用して、エッチングプロセス中に下地層の一部分を保護することができる。一実施形態では、超小型電子ワークピースの製造のために下地層を通してビアを形成するために、エッチングプロセスが使用される。Ｔｉｎ ＭＨＭ層の下にＲｕ ＭＨＭ層を追加することにより、最終構造のエッチングプロファイルをより適切に制御しＲＩＥラグを排除できる。なぜなら、ＲｕはＴｉＮエッチングに対して高いエッチング耐性を有し、更に他のＢＥＯＬエッチングレシピに対してＴｉＮよりも高いエッチング耐性を有するからである。したがって、エッチングされているパターンのプロファイルをより良好に制御することができ、ＨＭ層のガウジングの影響を打ち消すことができる。
このように、少なくとも部分的にＲｕの下地層で構成される多層ＭＨＭが、改善された基板処理フローを提供する。Ｒｕは他のエッチングに対して高いエッチング耐性を示すので、Ｒｕは薄いＲｕ層であってもよい。したがって、パターニングの目的を更に複雑にし得る厚いプロセス層を追加する必要なく、上記の利益を得ることができる。一実施形態では、Ｒｕ層は、原子層堆積（ＡＬＤ）により堆積される層であり得る。いくつかの実施形態では、Ｒｕ層は厚さが２～５ｎｍでありさえすればよい。異なる又は追加の特徴、変形形態、材料及び実施形態も実施することができ、関連システム及び方法も利用することができる。
一実施形態では、多層ＭＨＭ層を形成することを含む超小型電子ワークピースを処理する方法が開示され、多層ＭＨＭのうちの少なくとも１層の下層がＲｕで構成されている。Ｒｕ ＭＨＭ層は、基板上の１層以上の下地層の上に形成されたＡＬＤ Ｒｕ ＭＨＭ層であり得る。ＡＬＤ Ｒｕ ＭＨＭ層をエッチングして、パターニングされたＡＬＤ Ｒｕ ＭＨＭ層を提供することができる。次いで、１層以上の下地層を、少なくとも部分的に、パターニングされたＡＬＤ Ｒｕ ＭＨＭ層をマスクとして使用してエッチングして、１層以上の下地層の一部分を保護してもよい。
図３Ａ～図５Ｄは、本明細書に記載される概念の使用を示す例示的なプロセスフローを示す。当業者は十分に理解するように、これらプロセスフローは単なる例示であり、本明細書に記載される概念は、多くの他のプロセスフローで利用され得ることが理解されるであろう。
したがって、例えば図示するように、一実施形態では、下地層（例えば、超低誘電率（ＵＬＫ）層）におけるビアＣＤをより良好に制御するために、本明細書に開示される実施形態はＭＨＭ層の下地層としてＲｕを導入し、Ｒｕ層は基板の１層以上の下地層上に堆積される。一実施形態では、下地層は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、それらの組み合わせ、及び／又は類似の材料を含む従来のハードマスク層であり得る。Ｒｕ ＭＨＭ層は、Ｒｕを使用して、及び／又は本明細書に記載されるプロセス工程に関してＲｕと類似の特性を有するＲｕ含有材料を使用して実現され得る。例えばＴｉＮなどのＭＨＭ層をエッチングするために使用される典型的なＭＨＭエッチングは、Ｒｕ含有層に対して高いエッチング選択性を有し得る。更に、Ｒｕ ＭＨＭ層をエッチングするために使用されるエッチングは、Ｒｕ層の下地層に対して（従来のＭＨＭエッチングプロセスと比較して）高いエッチング選択性を有し得る。なぜなら、Ｒｕは、典型的なＴｉＮ層、ＨＭ層、及びＨＭ層の下にある層のエッチングのために使用される典型的なエッチング化学物質（例えば、Ｃｌ２、Ｎ２、Ａｒ、及びＣｘＦｙプラズマ化学物質）によりエッチングされないか又は殆どエッチングされないからである。例えば、ＨＭ層の下にある他の典型的な層は、ＵＬＫ層及びＢｌｏｋ層を含む。Ｒｕは典型的には、例えば酸素（Ｏ２）ベースの化学物質を使用して、効果的にエッチングされてＲｕＯ４が形成される。エッチングに添加され得る他のガスには、Ｎ２、Ｃｌ２、及び／又はＡｒが含まれる。したがって、Ｒｕは、標準のＢＥＯＬエッチングプロセスなどの標準のエッチングプロセス中に侵食されることはなく、Ｒｕ ＭＨＭ層は元のプロファイル及び厚さを維持することになる。Ｒｕ ＭＨＭ層を使用すると、このような侵食が生じないことにより、ビアなどのパターニングされた構造を形成する際に、ＣＤをより良好に制御することが可能になる。
その上、エッチング選択性が高いことに起因して、ＭＨＭ層の下にある（例えば、ＴｉＮ ＭＨＭ層の下にある）Ｒｕ層の厚さは非常に薄い可能性がある。一実施形態では、Ｒｕ含有層は２０ｎｍ以下であり得る。別の実施形態では、Ｒｕ含有層は１０ｎｍ以下であり得る。更に別の実施形態では、Ｒｕ含有層は２～５ｎｍであり得る。Ｒｕ層は、そのような薄い厚さレベルで本明細書に記載される所望の目的を達成できるので、Ｒｕ層を追加することがプロセスフローの他のプロセス変数に及ぼす影響を最小限に抑えることができる。
本明細書に記載されるＲｕ ＭＨＭ層技術は、例えば典型的なＢＥＯＬプロセス統合フローなどの、現在のエッチングプロセスに適用できる。開示された実施形態はまた、エッチングのみのソリューションの代わりに堆積－エッチングを組み合わせたソリューションが使用される場合に経験されるビアＣＤの歪み及びＲＩＥラグの問題に効果的に対処する。Ｒｕ ＭＨＭ層は、ウェットクリーニングにより、又は表面エッチングとクリーニングにより、エクスサイチュ（ｅｘ－ｓｉｔｕ）で除去できる。更に、Ｒｕ層はまた、Ｒｕエッチング化学物質を用いて、ビア形成に使用されるのと同じエッチングチャンバ内でインサイチュで除去できる。更に、Ｒｕ層の薄い性質に起因して、Ｒｕ層は化学機械平坦化（ＣＭＰ）プロセスにより容易に除去できる。
従来のソリューションとは対照的に、ＭＨＭ層の下にあるＲｕ ＭＨＭ層を使用する本明細書に記載される実施形態は、従来のＭＨＭソリューションに優る重要な利点を提供する。第１に、上部ＭＨＭ層（例えば、ＴｉＮ ＭＨＭ層）は、Ｒｕ含有層に対してＴｉＮエッチングが有する選択的性質に起因して、Ｒｕ ＭＨＭ層にガウジングを生じることなく効果的にエッチングされ得る。そのとき、Ｒｕ ＭＨＭ層はＯ２ベースの化学物質により効果的にエッチングされ、これらの化学物質は、ＨＭ層に対する典型的なハードマスク層（例えば、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、又は類似の材料を使用するハードマスク層）に対してより高い選択性を有し得るので、Ｒｕ ＭＨＭ層内にビアを開口するために使用されるエッチングプロセス工程は、この下にあるＨＭ層にガウジングを生じることなく、下にあるＨＭ層でより良好に停止できる。したがって、ＨＭ層内へと生じるガウジングは、たとえ生じたとしても非常に僅かになり、エッチング工程を実行する際に従来のソリューションにおいて経験したＲＩＥラグの問題はより効果的に抑制できる。更に、Ｒｕ ＭＨＭ層の高いエッチング耐性により、追加の下地層（例えば、ＵＬＫ層、Ｂｌｏｋ層、及び／又は他の下地層）に対する以降のエッチング工程中にＲｕ ＭＨＭ層が侵食されないことが可能になる。例えば、Ｒｕ ＭＨＭ層は、（１）フッ化炭化水素ベースのエッチング（一例では、四フッ化炭素及びアルゴンエッチング）などの典型的なＨＭエッチング、（２）典型的な低ｋ誘電体層エッチング及びＢｌｏｋエッチング（一例では、ＣＨｘＦｙ／Ｎ２／Ａｒエッチング）、並びに（２）Ｎ２／Ｈ２又はＣＯ２アッシングプロセスで使用されるような特定のアッシング工程、によって侵食されることはないであろう。
したがって、開示された実施形態で理解されるように、Ｒｕは、ビアＣＤを所望の又は標的パラメータに維持するための、典型的なＭＨＭ層の下にある追加の層として使用するのに有利な材料を提供する。ビア形成及びトレンチエッチングプロセス中にビア内にＲｕ不純物が生成されないので、ビア開口プロセスの歩留まりもより安定することになる。
Ｒｕ ＭＨＭ層を使用する開示された実施形態の利点として以下が挙げられるが、これらに限定されない。（１）ＲＩＥラグを効果的に排除する（例えば、ＴｉＮエッチングによるＲｕ層のガウジングが殆どない又は全くなく、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、又は他の類似の材料を含み得るＨＭ層のガウジングが殆どない又は全くない）、（２）ビアＣＤのより良好な制御（例えば、ビア及びトレンチエッチング工程中のＲｕ ＭＨＭ層の侵食がない）、及び（３）ビア開口プロセスの歩留まりを確保するのに役立つ（例えば、ビア形成及びトレンチエッチング工程中にＲｕ残渣が生成されない）。
開示された一実施形態では、Ｒｕ層は、追加のＭＨＭ層として、（１）上部ＭＨＭ層（例えば、ＴｉＮ層）の下に、及び（２）例えば、ＳｉＮ ＨＭ層などのＨＭ層の上に形成される。一実施形態では、Ｒｕ層は、１つ以上の堆積工程を使用して形成される。Ｒｕ層は、当技術分野で周知のような、化学気相堆積、プラズマ堆積などを含む多種多様な堆積プロセスのいずれかにより形成され得る。好ましい一実施形態では、薄いＲｕ層は、これも当技術分野では公知の原子層堆積技術を利用して形成され得る。
図３Ａ～図３Ｃ、図４Ａ～図４Ｃ、及び図５Ａ～図５Ｄを参照すると、ビアの形成のためのプロセス工程が示され、Ｒｕ ＭＨＭ層が上部ＭＨＭ層の下に使用されて、下地層を保護し、ＣＤ制御を改善している。図３Ａ～図３Ｃ、図４Ａ～図４Ｄ、及び図５Ａ～図５Ｄに示すように、代替プロセスフローが開示される。しかしながら、これらのプロセスフローは、本明細書に開示される技術を組み込むことができるプロセスフローの単なる例であり、他のフローを利用することができる。第１の例示的な実施形態では、プロセスフローは、図３Ａ、図３Ｂ、図３Ｃ、図４Ａ、図４Ｂ、及び図４Ｃに示すプロセス工程を含む。第２の例示的実施形態が、図３Ａ、図３Ｂ、図５Ａ、図５Ｂ、図５Ｃ、及び図５Ｄに示す工程を組み込んでいる。
図３Ａに示すように、上部ＭＨＭ層（例えば、上部ＴｉＮ層１０４）の下に形成された、及び下にあるＨＭ層（例えば、下にあるＳｉＮ層１０６）の上に形成された追加のＭＨＭ層としてＲｕ層３０１を含む、超小型電子ワークピース上に形成された複数層に関する一実施形態３００が示される。複数の層はまた、超低誘電体（ｋ）層などの誘電体層１０８、Ｂｌｏｋ層１１０、及び誘電体層１１２を含む。金属（Ｍ）導電性領域などの導電性領域１１４が、誘電体層１１２内に形成されている。酸化物層１０２が、パターニングプロセスの一部として、例えば既知のリソグラフィ技術を使用して、金属ハードマスク層（ＴｉＮ層１０４及びＲｕ層３０２）上にハードマスク層として形成及びパターニングされている。したがって、図１に見られるような従来技術と比較して、図３Ａの実施形態３００は、別のＭＨＭ層の下に薄い追加のＭＨＭ層（この場合、Ｒｕ層３０１）を含む。
図３Ｂは、エッチングプロセスを使用して、導電性領域１１４の上方においてＴｉＮ層１０４の一部分を除去してＴｉＮ層１０４内にビアを開口した後の例示的な実施形態３２０である。図３Ｂに示すように、Ｒｕ層３０１のエッチング耐性に起因して、上部ＭＨＭ層（ＴｉＮ層１０４）のエッチングは、Ｒｕ層３０１のガウジングなく達成され得る。したがって、従来のソリューションとは異なり、ＴｉＮエッチングはＴｉＮの下にあるＲｕ ＭＨＭ層に対して高い選択性を有するので、ＴｉＮ層１０４を通るこのビア形成はガウジ生成領域を生じない。また、複数のビアにわたって、領域３０４におけるガウジングは領域の幅に関係なく同じレベルに維持される。
図３Ｂの処理後、代替プロセスフローに従ってもよい。第１のプロセスフロー（図３Ｃ、図４Ａ、図４Ｂ、及び図４Ｃ）では、Ｒｕ層３０１は、図３Ｃに示すようにエッチングされ得る。したがって、このプロセスフローでは、図３Ｃに示す構造の上に追加の後続プロセス層が形成される前に、Ｒｕ層３０１がエッチングされる。本明細書で述べるように、一実施形態では、Ｒｕ層３０１のエッチングは、Ｏ２ベースの化学物質を使用するプラズマエッチングであり得る。Ｏ２化学物質は下にあるＨＭ層（例えば、ＳｉＮ層１０６）に対して高い選択性を有するので、（従来技術の図１Ｂで上述したようなプロセスフローとは対照的に）、図３Ｃに示すように、下にあるＨＭ層へのエッチングなしにＲｕ層３０１がエッチングされ得る。
ここで図４Ａを見ると、超小型電子ワークピース上に形成された複数の層に関する一実施形態４００が示され、これは、図３Ｃの実施形態３４０のプロセス工程の上方に引き続いて形成された追加の層を含む。図４Ａに示すように、ＯＰＬ層１４６は、図３Ｃの構造上に平坦化及び保護層として形成されている。更に、ＳｉＡＲＣ層１４４及びＰＲ層１４２がＯＰＬ層１４６上に形成されパターニングされている。図４Ａの追加の層は単に例として示され、他の積層及び他のパターニング技術が利用され得る。代替プロセスの１つは、例えば、ＯＰＬ、ＳｉＯＮ、下部反射防止コーティング（ＢＡＲＣ）、及びＰＲ層の積層である。
図４Ｂは、エッチングプロセスを使用して、導電性領域１１４の上方においてＳｉＮ層１０６に至るまでＯＰＬ層１４６内にビアを開口した後の例示的な実施形態４２０である。図４Ｂに示すように、このビア形成は、領域３０４を、下にあるＳｉＮ層１０６に露出させる。しかしながら、ＯＰＬ層はまた、上部ＨＭ層をもエッチングする可能性があり、その場合、ＯＰＬエッチングはＴｉＮ層１０４上で停止することが理解されるであろう。また更なる別の実施形態では、ＯＰＬエッチングはまた、酸化物層１０２とＴｉＮ層１０４との組み合わせを（全部又は部分的に）エッチングし、Ｒｕ層３０１で停止し得る。次に、図４Ｃは、ＳｉＮ層１０６を除去するために更なるエッチングプロセスが使用された後の例示的な実施形態４４０である。従来のソリューションとは対照的に、Ｒｕ層３０１は、この更なるエッチングプロセスの一部として侵食されていない。酸化物層１０２、更にはＴｉＮ層１０４にはまだ侵食１８２が存在するが、Ｒｕ層３０１に侵食がないことにより、ＳｉＮ層１０６を通して形成されたビアに対する限界寸法（ＣＤ）４０４の制御が改善される。更に、ガウジング４０２が（ＳｉＮ層１０６のエッチングにより、下にある誘電体層１０８内に）存在する場合、より良好に制御（又は排除）し所望の限界寸法に制限することができ、更に、いかなるガウジング４０２も、超小型電子ワークピース用の基板全体にわたる様々なビアに関してより一貫性を有することになる。この一貫性は、後で導電性領域１１４に至るまで形成されるビアに一貫性のあるＣＤをもたらし、それにより、製造される超小型電子ワークピース内に形成される最終的な電子デバイスの性能が改善する。
上述したように、図３Ｂのプロセス工程の後に代替的プロセスフローが実施され得る。具体的には、プロセスフローは、図３Ｂの工程から図５Ａ～図５Ｄの工程に進んでもよい。この代替的プロセスフローでは、Ｒｕ層３０１がエッチングされる前に、Ｒｕ層３０１の上に追加の層が形成され得る。したがって、図５Ａの実施形態５００に示すように、図３Ｂの処理後、ＯＰＬ層１４６が平坦化及び保護層として、この構造上に形成される。更に、ＳｉＡＲＣ層１４４及びＰＲ層１４２がＯＰＬ層１４６上に形成されパターニングされている。
図５Ｂは、エッチングプロセスを使用して、導電性領域１１４の上方においてＲｕ層３０１に至るまでＯＰＬ層１４６内にビアを開口した後の例示的な実施形態５２０である。このビア形成は、領域３０４を、下にあるＲｕ層３０１、及びＴｉＮ層１０４の上のＨＭ層（この実施形態では酸化物層１０２）に露出させる。しかしながら、ＯＰＬ層はまた、上部ＨＭ層をもエッチングする可能性があり、その場合、ＯＰＬエッチングはＴｉＮ層１０４上で停止することが理解されるであろう。また更なる別実施形態では、ＯＰＬエッチングはまた、酸化物層１０２とＴｉＮ層１０４との組み合わせを（全部又は部分的に）エッチングし、Ｒｕ層３０１で停止し得る。次いで、図５Ｃの実施形態５４０に示すように、Ｒｕ層３０１は、例えば、Ｒｕをエッチングするが下にあるハードマスク層に対して選択的であるエッチングを使用して、領域３０４においてエッチングされ得る。示される実施例では、Ｒｕエッチングは酸素ベースのプラズマエッチングであり得る。これにより、領域３０４は下にあるＳｉＮ層１０６に露出される。図５Ｄは、ＳｉＮ層１０６を除去するために更なるエッチングプロセスが使用された後の例示的な実施形態５６０である。従来のソリューションとは対照的に、Ｒｕ層３０１は、この更なるエッチングプロセスの一部として侵食されていない。酸化物層１０２、更にはＴｉＮ層１０４にはまだ侵食１８２が存在し得るが、Ｒｕ層３０１に侵食がないことにより、ＳｉＮ層１０６を通して形成されたビアに対する限界寸法（ＣＤ）４０４の制御が改善される。更に、ガウジング４０２が（ＳｉＮ層１０６のエッチングにより、下にある誘電体層１０８内に）存在する場合、より良好に制御（又は排除）し所望の限界寸法に制限することができ、更に、いかなるガウジング４０２も、超小型電子ワークピース用の基板全体にわたる様々なビアに関して一貫性を有することになる。この一貫性は、後で導電性領域１１４に至るまで形成されるビアに一貫性のあるＣＤをもたらし、それにより、製造される超小型電子ワークピース内に形成される最終的な電子デバイスの性能が改善する。
したがって、上述したように、マスキング層を使用して、多層ＨＭ及びＭＨＭ構造の一部分を開口して露出させることができる。一実施形態では、ＭＨＭは少なくとも２つの層、すなわち、上部ＭＨＭ層とＲｕ層、で構成される。別の実施形態では、多層ＨＭ及びＭＨＭ構造は、上部ハードマスク及び下部ＨＭを含んでもよく、その間に多層ＭＨＭ構造が形成され、多層ＭＨＭのうちの少なくとも１層は、別のＭＨＭ層の下にあるＲｕ層である。Ｒｕ層は、図３Ｃ及び図５Ｃに示すように、例えばＯ２プラズマにより、下部ＨＭ層内にガウジングを生じることなくエッチングされ得る。１つ以上のエッチングプロセス工程を使用して、ＲｕをエッチングしてＲｕ ＭＨＭ層内にパターンを形成した後に、追加の層が堆積され得る。これらの層は、例えばスピンオンコーティングによりＨＭ及びＭＨＭ層の上に堆積される、ＯＰＬ層、ＳｉＡＲＣ層、及びＰＲ層を含み得る。しかしながら、本明細書に記載の概念を組み込んでいる特定のプロセスフローに応じて、ＨＭ及びＭＨＭの上に他の異なる層が利用されてもよいことが理解されるであろう。
従来技術のソリューションとは対照的に、Ｒｕ ＭＨＭ層の使用により、下部ＨＭ層にガウジが生成しないように保護することができる。更に、Ｒｕエッチングのエッチング特性により、下にあるＨＭ層にガウジングを生じさせることなくＲｕ層をエッチングすることが可能になる。更に、Ｒｕ層の下にある様々な層のエッチング中におけるＲｕ層の侵食の欠如により、図４Ａ～図４Ｃ及び図５Ａ～図５Ｄにも示すように、Ｒｕ ＭＨＭ層が侵食なしにその所望のビアＣＤを維持することが可能になる。Ｒｕ ＭＨＭ層におけるこの侵食の欠如により、ビアＣＤのより正確な制御及び本明細書に記載される他の利点が可能になる。
図４Ｃ又は図５Ｄのプロセス工程を経て基板を処理した後、導電性領域１１４へのビアを開口するための追加のエッチングが実行され得る。例えば、Ｂｌｏｋ層１１０などの下地層へのビアを形成するために、誘電体層１０８（一実施形態では、ＵＬＫ層）が開口され得る。最終的に、（誘電体層１０８のエッチングと組み合わせて、又は別個の追加のプロセス工程として）Ｂｌｏｋ層１１０をエッチングすることにより、ビア形成は完了し得る。例えば、下にあるＢｌｏｋ層はまた、ＳｉＮ ＨＭ層及びＵＬＫ層のエッチング中にも完全に開口され得る。代わりに、追加のＢｌｏｋエッチング工程を使用して、ビアをＢｌｏｋ層を通して下にあるパターニングされた導電層（例えば、金属層）まで完全に開口することもできる。その後、介在するレイヤー（例えば、ＯＰＬ）が（一例ではアッシング工程を使用して）除去されて、ＨＭ層及びＭＨＭ層が露出され得る。
例示的な一実施形態では、例えば、ビアが金属（Ｍ）層又は他の導電層の上に着地する場所においてビア形成がいったん完了すると、ビアの底部及び側壁から残渣を除去するために、ポストエッチング処理（ＰＥＴ）が使用され得る。ＰＥＴステップの後、ＨＭ層及びＭＨＭ層の残りの部分は、様々な既知のウェットエッチング、ドライエッチング、又はＣＭＰ技術を単独で又は組み合わせて使用して、エクスサイチュ方法又はインサイチュ方法のいずれかにより除去され得る。薄いＲｕ層（例えば、ＡＬＤ Ｒｕ層）を利用する技術は、以降のＲｕ層の除去に関して特に有益である。例えば、薄いＲｕ層はＣＭＰプロセスにより除去され得るが、より厚いＲｕ層をＣＭＰプロセスを使用して除去することは、同様に効果的であるとは言えない。薄いＲｕ層のプラズマエッチングもまた、開示されたＲｕ層が薄いという性質に起因して、より容易に達成され得る。
超小型電子ワークピースは、形成されたビア内に後で金属を充填するために、連続的に処理することもできる。したがって、１つ以上のメタライゼーションプロセス工程を使用して、ビア内にこの金属を充填することができる。他の変形形態も実現され得る。
Ｒｕ ＭＨＭ層に関しては、この層はＲｕから、又はＲｕ含有材料から作製できる。例示的な一実施形態では、Ｒｕ ＭＨＭ層は９５％以上のＲｕを含む材料である。別の例示的な実施形態では、Ｒｕ ＭＨＭ層は７０パーセント以上のＲｕを含む材料である。したがって、Ｒｕ層として他の材料を含むルテニウム層を利用することが、本明細書に記載されるように、その層を、上にある層に対するエッチングストップとして使用でき、下地層にガウジングを生じさせることなく適切に除去できる限り、可能であることが理解されるであろう。
更に、上述したように、Ｒｕ層の上にあるＭＨＭ層をエッチングするエッチング技術は、Ｒｕ層に対して高い選択性を有し得る。例えば、Ｒｕ層の上にあるＴｉＮ ＭＨＭ層をエッチングするために利用されるＣｌ２／Ａｒエッチングは、ＴｉＮエッチング速度が、一実施形態では、Ｒｕエッチング速度の少なくとも５倍の大きさであり、別の実施形態では、少なくとも１０倍の大きであるような、Ｒｕに対する選択性を有し得る。更に、本明細書に記載される実施形態に関する、Ｒｕ ＭＨＭ層をエッチングするために使用されるエッチングは、好ましくは少なくとも１０又はそれを超える次の下地層に対する選択性を有する。したがって、選択されたエッチング化学物質及びプロセスについて、Ｒｕ ＭＨＭ層に対するエッチング速度は、次の下地層のエッチング速度の少なくとも１０倍又はそれを超えることになる。一例として、Ｒｕ ＭＨＭ層のエッチング速度は、Ｒｕ ＭＨＭ層に隣接して下にあるＨＭ層（例えば、ＳｉＮ、ＳｉＯ２、又はＳｉＯＮ）の少なくとも１０倍又はそれを超える。他の実施形態では、Ｒｕ ＭＨＭ層は、１層以上の下地層に対して、少なくとも５又はそれを超える選択性を次の下地層に対して有する。更なる一例として、次の隣接する下地層としてＳｉＮ ＨＭ層が使用され、Ｏ２エッチング化学物質が使用される。他の変形形態も実現され得る。
本明細書に記載される材料層を形成するために、１つ以上の堆積プロセスを使用できることに留意されたい。例えば、化学気相堆積（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、スパッタ堆積、及び／又は他の堆積処理を用いて１回以上の堆積を行うことができる。プラズマ堆積処理において、炭化水素、フッ化炭化水素、又は窒素含有炭化水素、を含むがこれらに限定されない前駆体気体混合物を１つ以上の希釈気体（例えば、アルゴン、窒素等）と様々な圧力、電力、流れ及び温度条件で組み合わせて用いることができる。したがって、例えば、Ｒｕ層は、ルテニウムを形成するために利用され得る多種多様な技術のいずれかにより形成され得る。例えば、原子層堆積プロセス、スパッタリングプロセス、化学気相堆積プロセス、及び／又はプラズマ堆積プロセスなどを利用してもよい。一例では、ルテニウム層は、ルテニウム含有前駆体又はそれらの誘導体を利用する原子層堆積プロセスの使用により形成される。本明細書に記載される技術は、ルテニウム層を形成するための特定の技術に限定されないので、他のプロセスを利用してもよいことが理解されるであろう。
前述したように、一実施形態では、Ｒｕ層は、ＡＬＤプロセスにより堆積され得る。好ましい実施形態では、Ｒｕ層は厚さが２０ｎｍ未満、又はより好ましくは１０ｎｍ未満、一実施形態では２～５ｎｍのＡＬＤ層であり得る。しかしながら、本明細書に記載される概念は、他のＲｕ形成技術と共に利用され得ることが理解されるであろう。このようにして、他のＭＨＭ及びＨＭ層の厚さと比べて、比較的薄いＲｕ ＭＨＭ層が提供される。例えば、上述したＲｕ層の厚さと共に使用する場合、例示的なＨＭ層の厚さの例は、例えば約２０～３０ｎｍの範囲にあってもよく、他のＭＨＭ層（例えば、ＴｉＮ層１０４）は、例えば約２０～３０ｎｍの範囲にあってもよい。
ＰＲ層に対するリソグラフィ処理は、光リソグラフィ、極紫外線（ＥＵＶ：ｅｘｔｒｅｍｅ ｕｌｔｒａ－ｖｉｏｌｅｔ）リソグラフィ、及び／又は他のリソグラフィ処理を使用して実施され得る。エッチングプロセスは、プラズマエッチングプロセス、放電エッチングプロセス、及び／又は他の所望エッチングプロセスを使用して実施され得る。例えば、プラズマエッチングプロセスは、フッ化炭化水素、酸素、窒素、水素、アルゴン、及び／又は他のガスを含有するプラズマを使用して実施され得る。加えて、プロセス工程の動作変数は、ビアのＣＤ目標パラメータがビア形成中に実現されることを保証するように制御され得る。動作変数は、例えばチャンバ温度、チャンバ圧力、ガスの流量、プラズマの生成において電極アセンブリへ適用される周波数及び／又は電力、及び／又は処理工程のための他の動作変数を含み得る。本明細書で説明される技術を依然として活用しながら、変形形態も実施することができる。
本明細書で開示される技術は、広範な基板の処理中に利用され得る。基板は、基板のパターニングが望ましい任意の基板であり得る。例えば、一実施形態では、基板は、その上に１層以上の半導体処理層（それら全てが一緒に基板を構成し得る）が形成された半導体基板であり得る。したがって、一実施形態では、基板は、多種多様な構造及び層をもたらす複数の半導体処理工程が施された半導体基板であってもよく、それらの全てが基板処理技術において知られており、それらは基板の一部と考えることができる。例えば、一実施形態では、基板は、上に１つ以上の半導体処理層が形成された半導体ウェハーであり得る。本明細書に開示される概念は、基板プロセスフローの任意の段階で、例えば、完成した基板を形成するために利用され得る多数のフォトリソグラフィ工程のいずれかで利用できる。
図６は、本明細書に記載される処理技術を使用する例示的な方法を示す。図６の実施形態は単なる例示であり、追加の方法が、本明細書に記載される技術を利用してもよいことが理解されるであろう。更に、記載されたステップは排他的であることを意図していないので、図６に示す方法に、追加の処理ステップを追加することができる。その上、工程の順序は、異なる順序が生じる場合があり、且つ／又は様々な工程が組み合わされて若しくは同時に実施され得るので、図面に示す順序には限定されない。
図６は、基板を処理する例示的な方法を示す。本方法は、少なくとも第１の金属ハードマスク層と、第１の金属ハードマスク層の下にある第２の金属ハードマスク層とを備える多層金属ハードマスクを形成する工程６０５を含み、第２の金属ハードマスク層は、ルテニウムを含むルテニウム金属ハードマスク層であり、形成された多層金属ハードマスクは、基板上の１層以上の下地層の上に重なっている。本方法は、多層金属ハードマスクをエッチングして、パターニングされたルテニウム金属ハードマスク層を提供する工程６１０を更に含む。本方法は、１層以上の下地層の一部分を保護するためのマスクとして、パターニングされたルテニウム金属ハードマスク層を使用して、１層以上の下地層をエッチングする工程６１５を更に含む。
本発明の更なる修正形態及び代替実施形態が、本明細書の記載を考慮すると当業者には明らかになるであろう。したがって、本明細書の記載は、例示としてのみ解釈されるべきであり、本発明を実施する方法を当業者に教示する目的のためのものである。本明細書に示され且つ記載された本発明の形態及び方法は、現在好ましい実施形態として解釈されるべきであることを理解されたい。本明細書で例示及び記載されたものの代わりに等価な技術を使用することができ、また本発明の特定の特徴は、他の特徴の使用とは無関係に利用することができ、これらは、全て本発明の本明細書の記載の利益を享受した後に当業者に明らかになるであろう。

Claims (20)

  1. 基板を処理する方法であって、前記方法は、
    少なくとも第１の金属ハードマスク層と、前記第１の金属ハードマスク層の下にある第２の金属ハードマスク層とを含む多層ハードマスクスタックを形成することであって、前記第２の金属ハードマスク層は、ルテニウムを含むルテニウム金属ハードマスク層であり、形成された前記多層ハードマスクスタックは、前記基板上の１層以上の下地層の上に重なっている、ことと、
    前記多層ハードマスクスタックをエッチングして、パターニングされたルテニウム金属ハードマスク層を提供して、前記１層以上の下地層の一部分を露出させることと、
    前記１層以上の下地層の露出されていない一部分を保護するためのマスクとして、パターニングされた前記ルテニウム金属ハードマスク層を使用して、前記１層以上の下地層の前記露出された一部分をエッチングすることと、
    を含む方法。
  2. 前記ルテニウム金属ハードマスク層は９５％以上のルテニウムを含む材料である、
    請求項１に記載の方法。
  3. 前記ルテニウム金属ハードマスク層は７０パーセント以上のルテニウムを含む材料である、請求項１に記載の方法。
  4. 前記ルテニウム金属ハードマスク層は、原子層堆積により形成され、２０ｎｍ以下の厚さを有する、請求項３に記載の方法。
  5. 前記ルテニウム金属ハードマスク層は１０ｎｍ以下の厚さを有する、
    請求項４に記載の方法。
  6. 前記ルテニウム金属ハードマスク層は２０ｎｍ以下の厚さを有する、
    請求項１に記載の方法。
  7. 前記１層以上の下地層は誘電体ハードマスク層を含む、請求項６に記載の方法。
  8. 酸素を含むプラズマを用いるプラズマエッチングプロセスで前記ルテニウム金属ハードマスク層をエッチングすることを更に含む、請求項５に記載の方法。
  9. 前記１層以上の下地層の前記エッチングはビアを形成することを含む、
    請求項１に記載の方法。
  10. 前記ルテニウム金属ハードマスク層は１０ｎｍ以下の厚さを有する、
    請求項１に記載の方法。
  11. 前記１層以上の下地層は誘電体ハードマスク層を含み、前記ルテニウム金属ハードマスク層は、原子層堆積プロセスを利用することにより前記誘電体ハードマスク層の上に形成され、前記方法は、酸素を含むプラズマを使用するプラズマエッチングプロセスを用いて前記ルテニウム金属ハードマスク層をエッチングすることを更に含む、
    請求項１０に記載の方法。
  12. 前記１層以上の下地層は誘電体ハードマスク層を含む、請求項１に記載の方法。
  13. 前記ルテニウム金属ハードマスク層は前記誘電体ハードマスク層の上に形成される、
    請求項１２に記載の方法。
  14. 前記第１の金属ハードマスク層は窒化チタン層である、請求項１に記載の方法。
  15. 前記誘電体ハードマスク層は、ＳｉＮ、ＳｉＯ２、又はＳｉＯＮのうちの少なくとも１つを含む、請求項１２に記載の方法。
  16. 前記ルテニウム金属ハードマスク層は、原子層堆積により形成され、２０ｎｍ以下の厚さを有し、
    前記多層ハードマスクスタックの前記エッチングは、前記第１の金属ハードマスク層をエッチングする第１のエッチングプロセスと、前記ルテニウム金属ハードマスク層をエッチングする第２のエッチングプロセスとを含み、前記第１のエッチングプロセスと前記第２のエッチングプロセスとは異なり、前記第１のエッチングプロセスを実行した後と前記第２のエッチングプロセスを実行する前との間に、追加のパターニングされた層が前記多層ハードマスクスタック上に形成されない、請求項１５に記載の方法。
  17. 前記第２のエッチングプロセスは、酸素ベースのプラズマエッチングを含む、
    請求項１６に記載の方法。
  18. 前記１層以上の下地層の前記エッチングはビアを形成することを含む、
    請求項１７に記載の方法。
  19. 前記ルテニウム金属ハードマスク層は、原子層堆積により形成され、２０ｎｍ以下の厚さを有し、
    前記多層ハードマスクスタックの前記エッチングは、前記第１の金属ハードマスク層をエッチングする第１のエッチングプロセスと、前記ルテニウム金属ハードマスク層をエッチングする第２のエッチングプロセスとを含み、前記第１のエッチングプロセスと前記第２のエッチングプロセスとは異なり、前記第１のエッチングプロセスを実行した後に、かつ前記第２のエッチングプロセスを実行する前に、追加のパターニングされた層が前記多層ハードマスクスタック上に形成される、
    請求項１に記載の方法。
  20. 前記第２のエッチングプロセスは、酸素ベースのプラズマエッチングを含む、
    請求項１９に記載の方法。
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Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0171060B1 (ko) * 1993-12-28 1999-03-30 스기야마 카즈히코 반도체장치의 제조방법
US6919168B2 (en) * 1998-01-13 2005-07-19 Applied Materials, Inc. Masking methods and etching sequences for patterning electrodes of high density RAM capacitors
JP2004179226A (ja) * 2002-11-25 2004-06-24 Renesas Technology Corp 半導体装置の製造方法
US7300869B2 (en) * 2004-09-20 2007-11-27 Lsi Corporation Integrated barrier and seed layer for copper interconnect technology
KR100867038B1 (ko) * 2005-03-02 2008-11-04 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조방법
US8025922B2 (en) * 2005-03-15 2011-09-27 Asm International N.V. Enhanced deposition of noble metals
TWI417647B (zh) * 2006-06-08 2013-12-01 Asahi Glass Co Ltd Ｅｕｖ微影術用之反射性空白遮光罩及用於彼之具有功能性薄膜的基板
US20080148649A1 (en) * 2006-12-21 2008-06-26 Zhendong Liu Ruthenium-barrier polishing slurry
JP2009218318A (ja) * 2008-03-10 2009-09-24 Fujitsu Ltd 半導体記憶装置及びその製造方法
US7781321B2 (en) * 2008-05-09 2010-08-24 International Business Machines Corporation Electroless metal deposition for dual work function
US8288222B2 (en) * 2009-10-20 2012-10-16 International Business Machines Corporation Application of cluster beam implantation for fabricating threshold voltage adjusted FETs
US8722543B2 (en) * 2010-07-30 2014-05-13 Headway Technologies, Inc. Composite hard mask with upper sacrificial dielectric layer for the patterning and etching of nanometer size MRAM devices
US8835326B2 (en) * 2012-01-04 2014-09-16 International Business Machines Corporation Titanium-nitride removal
US8916472B2 (en) * 2012-07-31 2014-12-23 Globalfoundries Inc. Interconnect formation using a sidewall mask layer
US9105700B2 (en) 2013-12-12 2015-08-11 Lam Research Corporation Method for forming self-aligned contacts/vias with high corner selectivity
US20160351799A1 (en) * 2015-05-30 2016-12-01 Applied Materials, Inc. Hard mask for patterning magnetic tunnel junctions
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US10395978B2 (en) * 2017-02-27 2019-08-27 Imec Vzw Method of patterning target layer
EP3401948B1 (en) * 2017-05-10 2019-12-11 IMEC vzw A method for patterning a target layer
US10950444B2 (en) * 2018-01-30 2021-03-16 Tokyo Electron Limited Metal hard mask layers for processing of microelectronic workpieces
US11688604B2 (en) * 2019-07-26 2023-06-27 Tokyo Electron Limited Method for using ultra thin ruthenium metal hard mask for etching profile control

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