KR100698103B1 - 듀얼 다마센 형성방법 - Google Patents
듀얼 다마센 형성방법 Download PDFInfo
- Publication number
- KR100698103B1 KR100698103B1 KR1020050095423A KR20050095423A KR100698103B1 KR 100698103 B1 KR100698103 B1 KR 100698103B1 KR 1020050095423 A KR1020050095423 A KR 1020050095423A KR 20050095423 A KR20050095423 A KR 20050095423A KR 100698103 B1 KR100698103 B1 KR 100698103B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- trench
- etch stop
- forming
- dual damascene
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 101
- 230000009977 dual effect Effects 0.000 title claims abstract description 26
- 239000010410 layer Substances 0.000 claims abstract description 68
- 238000005530 etching Methods 0.000 claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims abstract description 22
- 238000004380 ashing Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims description 6
- 239000011737 fluorine Substances 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 239000011521 glass Substances 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 239000005368 silicate glass Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000003825 pressing Methods 0.000 claims 2
- 238000011065 in-situ storage Methods 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000006117 anti-reflective coating Substances 0.000 abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 239000002245 particle Substances 0.000 description 10
- 239000010949 copper Substances 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000003667 anti-reflective effect Effects 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000003446 memory effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000002253 acid Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001878 scanning electron micrograph Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 1
- 239000005751 Copper oxide Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910000431 copper oxide Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000003431 cross linking reagent Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012046 mixed solvent Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 공정시간을 단축하여 생산성을 향상시키고, 파티클 발생을 방지하여 신뢰성을 향상시키기에 알맞은 듀얼 다마센 형성방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 듀얼 다마센 형성방법은 기판상에 제 1 식각 방지막, 제 1 층간절연막, 제 2 식각 방지막, 제 2 층간절연막과 캡절연막을 차례로 증착하는 단계; 상기 제 1 식각 방지막의 일영역이 드러나도록 비아홀을 형성하는 단계; 상기 비아홀내에 희생막을 형성하는 단계; 상기 희생막을 포함한 전면에 반반사층을 형성하는 단계; 상기 반반사층상에 마스크 패턴을 형성하는 단계; 상기 패터닝된 마스크 패턴을 이용하여 상기 제 2 식각 방지막이 드러나도록식각하여 트랜치를 형성하는 단계; 상기 트랜치를 형성한 동일 장비내에서 일련의 공정으로 상기 희생막을 애싱처리로 제거하여 이중의 트랜치를 형성하는 단계를 포함함을 특징으로 한다.
듀얼 다마센, 트랜치, 애셔, HPT
Description
도 1a 내지 도 1c는 종래의 듀얼 다마센 형성방법을 나타낸 공정 단면도
도 2는 종래의 애셔 공정 후 발생된 파티클의 SEM 이미지를 보인 도면
도 3a 내지 도 3c는 본 발명의 듀얼 다마센 형성방법을 나타낸 공정 단면도
도 4는 본 발명의 불소에 의한 메모리 이팩트(memory effect) 정도를 나타낸 데이터도
도 5는 본 발명의 HPT 장비를 이용하여 애싱한 후의 파티클 발생 정도를 나타낸 도면
도 6은 본 발명으로 듀얼 다마센을 형성할 경우 압력과 바이어스 파워에 따른 잔류물 정도를 나타낸 도면
도 7은 종래와 본 발명에서 사용된 장비별로 트랜치 애셔 방법을 비교한 테이블
도 8a와 도 8b는 종래와 본 발명에서의 디자인별 메탈 시트 레지스턴스를 나타낸 도면
도 9는 비아홀에 발생된 잔류물에 의한 체인 저항 정도를 나타낸 도면
도 10은 일련의 스트립 공정에 따른 프로세스 타임을 비교한 도면
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 기판 32 : 제 1 식각 방지막
33 : 제 1 층간절연막 34 : 제 2 식각 방지막
35 : 제 2 층간절연막 36 : 캡절연막
37 : 희생막 38 : 반반사층
39 : 제 2 감광막 40 : 트랜치
본 발명은 반도체 소자에 대한 것으로, 특히 듀얼 다마센 형성방법에 관한 것이다.
반도체는 무어의 법칙에 의해 트랜지스터의 집적도가 매년 2배씩 증가하고 있다. 이러한 반도체 칩(Chip)의 집적도 증가는 트랜지스터뿐만 아니라 배선공정의 미세화를 가속시키고 있다. 배선 공정이 미세화 됨에 따라 배선 저항(R : Resistance)의 증가와 배선간의 정전 용량(C : Capacitance)의 증가가 RC 지연시간을 증가시켜 소자의 속도 및 성능 저하를 가져온다. 따라서 금속배선을 알루미늄에 비해 저항이 낮은 구리로, 배선간의 정전 용량을 감소시키기 위하여 실리콘 산화막 (SiO2, k≒4.2)을 대체하여 FSG (fluorinated silicate glass, k≒3.7)나 OSG(Organosilicate glass, k≒2.8)와 같은 저유전 물질(low k material)을 층간 절연막으로 사용하고 있다.
구리배선공정 (Cu / low k)은 알루미늄 배선공정과는 달리 듀얼 다마센(Dual Damascene)이라는 새로운 공정을 적용하고 있다. 듀얼 다마센(Dual Damascene)은 절연막(low-k)위에 감광막 마스크(PR Mask)를 통하여 금속배선이 형성될 부분의 절연막 (low-k)을 제거한 후 금속배선물질(Cu)을 채우는 공정이다.
구리배선공정에서 배선을 형성하기 위한 비아홀(Via hole)및 트랜치 에치(Trench Etch) 후 감광막 제거(PR Strip) 공정은 단순히 감광막(PR)을 제거하는 역할 뿐만 아니라, 절연막(low-k)의 데미지(Damage)(carbon depletion) 및 잔류 폴리머(Polymer Residue)를 최소화하고, O2 제거(Strip)에 의한 구리막 산화막(CU Oxide) 형성을 방지해야 한다. 특히 절연막 데미지(Damage) 및 구리 산화(Cu Oxidation)는 감광막 제거(PR Strip) 공정이 고온에서 진행되면 악화되므로 저온 제거(Strip) 공정(20~25℃)이 요구되고 있다. 또한 애셔(Asher) 후 파티클 드롭(Particle Drop)에 의한 소자(Device) 특성 열화가 발생되고, 공정 진행시간이 에칭 시간에 비하여 길기 때문에 공정 순환 시간(Process Cycle Time)을 증가시키는 원인이 되고 있다.
이하, 첨부 도면을 참조하여 종래의 듀얼 다마센 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 듀얼 다마센 형성방법을 나타낸 공정 단면도이고, 도 2는 종래의 Asher 장비와 본 발명에서의 HPT 장비에 대한 하드웨어의 조건을 비교한 테이블이며, 도 3은 종래의 애셔(asher) 장비를 사용한 후 발생된 파티클의 SEM 이미지를 보인 도면이다.
종래의 듀얼 다마센 형성방법은 도 1a에 도시한 바와 같이, 기판(1)상에 제 1 식각 방지막(2)과 제 1 층간절연막(3)과 제 2 식각 방지막(4)을 차례로 증착하고, 제 2 식각 방지막(4)상에 제 2 층간절연막(5)과 캡절연막(6)을 차례로 증착한다.
상기에서 제 1 식각 방지막(2)은 베리어 질화막으로 구성되어 있고, 제 2 층간절연막(4)은 FSG나 OSG로 구성되어 있다.
이후에 도면에는 도시되지 않았지만, 캡절연막(6) 상에 제 1 감광막을 도포한 후, 일영역이 드러나도록 제 1 감광막을 선택적으로 패터닝한다. 다음에, 패터닝된 제 1 감광막을 마스크로 제 1 식각 방지막(2)의 일영역이 드러나도록 캡절연막(6)과 제 2 층간절연막(5)과 제 2 식각 방지막(4)과 제 1 층간절연막(3)을 차례로 식각해서 제 1 폭을 갖는 비아홀을 형성한 후 제 1 감광막을 제거한다. 그리고 비아홀을 포함한 전면에 감광막이나 BARC를 증착하고, 비아홀 내에만 남도록 평탄화하여 희생막(7)를 형성한다.
다음에, 전면에 반반사층(BARC:Bottom Anti-reflection Coating)(8)과 제 2 감광막(9)을 도포한 후, 반반사층(BARC)(8)의 일영역이 드러나도록 선택적으로 제 2 감광막(9)을 패터닝한다.
이후에 도 1b에 도시한 바와 같이, 트랜치 장비내에서 패터닝된 제 2 감광막(9)을 마스크로 제 2 식각 방지막(4)이 드러나도록 상기 반반사층(8)과 캡절연막(6)과 제 2 층간절연막(5) 및 희생막(7)을 식각하여 트랜치(10)를 형성한다. 이때 트랜치(10) 및 제 2 감광막(9)의 표면에는 폴리머 및 데미지층(11)이 형성될 수 있다.
다음에 도 1c에 도시한 바와 같이, 별도의 애셔(asher) 장비로 상기 결과물을 이동시켜서 애셔 장비 내에서 상기 희생막(7)를 제거하고 이중의 트랜치(12) 구조를 형성한다.
상기에서와 같이 종래는 트랜치 형성 공정과 애셔 공정을 서로 다른 챔버(장비)에서 진행한다.
상기에서 애셔 공정을 진행하는 애셔(Asher) 장비는 대부분 마이크로 웨이브(Microwave)(2.45GHz)나 ICP(Inductively Coupled Plasma) 소오스(source)를 이용한 다운 스트림(Downstream) 방식을 취하고 있다. 이러한 애셔(Asher)장비는 플라즈마(Plasma) 발생을 위한 웨이브 가이드(Wave Guide), RF 안테나(Antenna) 및 다운 스트림(Downstream)으로 인한 챔버 부피(Volume)가 증가하여 챔버(Chamber) 내부의 소모성 부품으로 인한 파티클(Particle)을 유발시킬 우려가 있다. 또한 트랜치 얘셔(스트립) 공정을 일련의 공정으로 진행할 수가 없다.
현재 트랜치 애셔로 사용하고 있는 장비에는 시바우라(Shibaura) ICE2000와 DAS2000DF가 있다.
ICE2000 장비를 사용할 경우, 도 7에 도시한 바와 같이, 2번의 애셔 스텝(Asher Step)이나 한번의 스텝으로 진행하는데, 2스텝으로 진행할 경우, 제 1 스텝(1 Step)에서는 바이어스 파워(bias Power)를 400W 인가하여 트랜치 식각시 제 2 감광막을 일부 제거하고, 이후에 2스텝(2 Step)에서는 마이크로 웨이브 다운 스트림(Microwave Down Stream)을 이용하여 제 2 감광막 및 희생막을 제거한다.
도면에는 도시되어 있지 않지만, DAS2000DF 장비도 다운 스트림 방식을 채용 하고 있다.
상기와 같이 다운 스트림 방식으로 진행할 경우, 큰 챔버 부피로 인하여 파티클 생성에 취약한 구조를 가지고 있다.
예를 들어 상기 DAS2000DF를 이용하여 트랜치 애셔를 진행하면, 도 2의 주사 전자 현미경(SEM:Scanning electron microscope)의 이미지에서와 같이, 다수의 큰 파티클이 발생한다. 그리고, 이러한 파티클은 후속 공정에서 제거되지 않고 계속 남게되어 화학적 기계적 연마(CMP) 공정 후 구리 층의 오픈 페일을 발생시켜서 수율 저하를 가져오게 된다.
상기와 같이, 트랜치 애셔(Trench Asher) 후 비아홀의 잔류물에 의한 페일 불량이 발생될 수 있다.
상기와 같이 종래의 듀얼 다마센 공정의 경우, 비아홀 패턴 후 트랜치 패턴을 위하여 비아홀에 감광막이나 BARC로 구성된 희생막을 채운후 패턴하는 방법을 실시하였는데, 트랜치 애셔 공정시에 비아홀을 채우고 있는 희생막이 제거되지 않는 문제가 발생된다.
예를 들어, 도 6에 DAS200DF 장비로 애셔(Asher) 공정을 진행한 후, 비아홀(Via Hole)에 희생막의 잔류물(Residue)이 남아 있는 것을 알 수 있다. 이때 애셔 공정은 고압(High Pressure)(~1T0rr)으로 진행하였다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 공정시간을 단축하여 생산성을 향상시키고, 파티클 발생을 방지하여 신뢰성을 향상시키기 에 알맞은 듀얼 다마센 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 듀얼 다마센 형성방법은 기판상에 제 1 식각 방지막, 제 1 층간절연막, 제 2 식각 방지막, 제 2 층간절연막과 캡절연막을 차례로 증착하는 단계; 상기 제 1 식각 방지막의 일영역이 드러나도록 비아홀을 형성하는 단계; 상기 비아홀내에 희생막을 형성하는 단계; 상기 희생막을 포함한 전면에 반반사층을 형성하는 단계; 상기 반반사층상에 마스크 패턴을 형성하는 단계; 상기 패터닝된 마스크 패턴을 이용하여 상기 제 2 식각 방지막이 드러나도록식각하여 트랜치를 형성하는 단계; 상기 트랜치를 형성한 동일 장비내에서 일련의 공정으로 상기 희생막을 애싱처리로 제거하여 이중의 트랜치를 형성하는 단계를 포함함을 특징으로 한다.
상기 제 1 식각 방지막은 베리어 질화막으로 구성되어 있고, 상기 제 2 층간절연막은 FSG(Fluorine doped Silicate Glass, k=3.7)나 OSG(Organosilicate glass, k=2.8)로 구성되어 있음을 특징으로 한다.
상기 희생막은 감광막이나 BARC(BARC:Bottom Anti-reflection Coating)로 형성함을 특징으로 한다.
상기 트랜치 식각과 애싱 공정은 CCP(Capacitively Coupled Plasma) 방식으로 냉각 장치(chiller)에 의해서 공정이 진행되고, 1개의 챔버 내에서 식각 및 애싱이 가능한 HPT 장비를 사용함을 특징으로 한다.
상기 듀얼 다마센 트랜치 애셔(Dual Damascene Trench Asher) 공정은, 압력 을 60mT, 27.12MHz(W)를 300W, 바이어스 파워를 100W, CF4 가스를 5sccm, O2 가스를400sccm, N2 가스를 100sccm 가하여 10 sec 동안 진행하는 제 1 스텝과, 압력을 60mT, 27.12MHz(W)를 300W, 바이어스 파워를 100W, O2 가스를 400sccm, N2 가스를 100sccm 가하여 30 sec 동안 진행하는 제 2 스텝과, 압력을 310mT, 27.12MHz(W)를 300W, O2 가스를 2000sccm 가하여 60 sec 동안 진행하는 제 3 스텝을 통해서 진행됨을 특징으로 한다.
상기 애셔 공정은 저압(Low pressure) 예를 들어서, 대략 60mTorr에서 100W의 파워를 인가하여 진행함을 특징으로 한다.
첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 듀얼 다마센 형성방법에 대하여 설명하면 다음과 같다.
먼저, 본 발명의 실시예에 따른 듀얼 다마센 형성방법은, 도 3a에 도시한 바와 같이, 기판(31)상에 제 1 식각 방지막(32)과 제 1 층간절연막(33)과 제 2 식각 방지막(34)을 차례로 증착하고, 제 2 식각 방지막(34)상에 제 2 층간절연막(35)과 캡절연막(36)을 차례로 증착한다.
상기에서 제 1 식각 방지막(32)은 베리어 질화막으로 구성되어 있고, 제 2 층간절연막(34)은 FSG(Fluorine doped Silicate Glass, k=3.7)나 OSG(Organosilicate glass, k=2.8)로 구성되어 있다.
이후에 도면에는 도시되지 않았지만, 캡절연막(36) 상에 제 1 감광막을 도포한 후, 일영역이 드러나도록 제 1 감광막을 선택적으로 패터닝한다. 다음에, 패터닝된 제 1 감광막을 마스크로 제 1 식각 방지막(32)의 일영역이 드러나도록 캡절연 막(36)과 제 2 층간절연막(35)과 제 2 식각 방지막(34)과 제 1 층간절연막(33)을 차례로 식각해서 제 1 폭을 갖는 비아홀을 형성한 후에 제 1 감광막을 제거한다. 그리고 비아홀을 포함한 전면에 감광막이나 BARC(BARC:Bottom Anti-reflection Coating)를 증착하고, 비아홀내에만 남도록 평탄화하여 희생막(37)을 형성한다.
다음에, 전면에 반반사층(BARC:Bottom Anti-reflection Coating)(38)과 제 2 감광막(39)을 도포한 후, 반반사층(BARC)(38)의 일영역이 드러나도록 선택적으로 제 2 감광막(39)을 패터닝한다.
이후에 도 3b에 도시한 바와 같이, 트랜치 장비내에서 패터닝된 제 2 감광막(39)을 마스크로 제 2 식각 방지막(34)이 드러나도록 상기 반반사층(38)과 캡절연막(36)과 제 2 층간절연막(35) 및 희생막(37)를 식각하여 트랜치(40)를 형성한다.
상기 반반사층(BARC)(38)은 감광막(Photoresist)를 도포하기 전에 수지(Resin)와 가교제 및 열을 가하면 산(H+)을 발생시키는 열산발생제등이 첨가된 혼합용매를 이용하여 제조되는 것으로, 상기 반반사층(38)을 형성하여 상기 반반사층(38)에서 노광된 빛을 흡수하여 난반사를 방지한 후, 제 2 감광막을 사용하여 식각하는 방법을 사용한다.
다음에 도 3c에 도시한 바와 같이, 상기 트랜치를 형성한 동일 장비내에서 일련의 공정으로 상기 희생막(37)을 제거하여 이중의 트랜치 구조를 형성한다.
본 발명에서는 애셔시 비아홀에 잔류물이 발생하는 것을 방지하기 위해서 저압(Low pressure)에 서 진행한다.
그리고 도면에는 도시되지 않았지만, 상기 이중의 트랜치내에 구리를 증착한 후 평탄화하여 구리 배선을 형성한다.
본 발명에서는 트랜치 형성을 위한 식각 공정과 애셔 공정을 HPT 장비 내에서 일련의 공정으로 진행한다.
상기 HPT 장비는 CCP(Capacitively Coupled Plasma) 방식으로 냉각 장치(chiller)에 의해서 공정이 진행되고, 상술한 바와 같이 한 챔버 내에서 식각 및 애싱이 가능하도록 되어 있다.
그리고 상기 HPT 장비는 컨파인먼트 링(Confinement Ring)에 의해 플라즈마 발생을 공정진행 영역으로 제한하기 때문에 짧은 레지던스 타임과 빠른 폴리머 제거로 도 4에 도시한 바와 같이, 불소(Fluorine)에 의한 메모리 이팩트(memory effent)가 나타나지 않는다.
또한, HPT 장비는 상기와 같이 플라즈마 공정 영역이 제한되므로 일련의 공정으로 트랜치 애셔 공정을 진행하면, 도 5에 도시한 바와 같이 파티클 발생이 억제된다.
또한, 일련의 공정으로 애셔 공정을 진행할 때, 저압(Low pressure) 예를 들어서, 60mTorr에서 100W의 파워를 인가하여 진행하면 도 6에 도시한 바와 같이, 비아홀의 하부의 잔류물은 관찰되지 않는다.
그리고, 본 발명에서는 HPT를 이용하여 듀얼 다마센 트랜치 애셔(Dual Damascene Trench Asher)를 일련의 공정으로 진행할 때, 도 7에 도시한 바와 같이, 3단계의 스텝으로 진행한다.
제 1 스텝(1 Step)은 압력을 60mT, 27.12MHz(W)를 300W, 바이어스 파워를 100W, CF4 가스를 5sccm, O2 가스를 400sccm, N2 가스를 100sccm 가하여 10 sec 동안 진행한다.
제 2 스텝(2 Step)은 압력을 60mT, 27.12MHz(W)를 300W, 바이어스 파워를 100W, O2 가스를 400sccm, N2 가스를 100sccm 가하여 30 sec 동안 진행한다.
제 3 스텝(3 Step)은 압력을 310mT, 27.12MHz(W)를 300W, O2 가스를 2000sccm 가하여 60 sec 동안 진행한다.
상기에서와 같이 제 2 감광막 및 희생막을 제거할 때 CF4/O2/N2를 사용하였다.
상기 CF4는 산화막들을 식각하는데 사용하는 가스로 애셔 공정시 감광막으로 마스킹되지 않은 트랜치의 하부를 식각하여 잔류물이 발생되지 않도록 하는 것이지만, 메탈 Rs(Sheet Resistance)의 변화를 유발할 수 있다.
그러나 도 8a와 도 8b에 도시한 바와 같이, 종래의 메탈 Rs와 디자인별 유의차는 없었고, 안정적인 결과를 보였다.
또한, 도 9에 도시한 바와 같이, 비아홀의 디자인에 따른 비아 체인(Via Chain) 저항도 안정적인 값을 보이고 있다. 따라서 비아홀의 잔류물에 의해 발생될 수 있는 비아 체인(Via Chain) 저항 증가 및 비아 오픈 페일(Via Open Fail)은 발생되지 않았다.
상기에서와 같이, 트랜치 식각과 애셔를 동일 챔버에서 일련(In-Situ)의 공정으로 진행하여 메탈 Rs, 비아(Via) Rc에 대하여 안정적인 결과를 얻을 수 있었다.
그리고 트랜치 식각 및 애셔 공정 시간을 종래와 본 발명을 비교 설명하면 도 10에 도시한 바와 같이, 종래의 ICE2000 장비는 트랜치 식각 공정은 90초, 애셔 공정은 190초이고 웨이퍼 이동시간은 280초 소요된다.
이에 비해서, HPT 장비로 트랜치와 애셔 공정을 챔버 분리하여 진행할 경우에는 식각 공정은 90초, 애셔 공정은 100초이고 웨이퍼 이동시간은 190초 소요되어 종래보다는 공정의 생산능력을 증가시킬 수 있다.
또한, 본 발명에서와 같이 HPT 장비로 트랜치와 애셔를 1개의 챔버에서 일련의 공정으로 진행할 경우에는, 전체 190초가 소요된다.
상기에서와 같이 종래의 장비로 트랜치 식각 및 애셔 공정을 진행할 경우보다 HPT 장비로 챔버 분리하여 진행하는 것이 공정 시간을 단축할 수 있고, 이보다 HPT 장비로 1개의 챔버에서 트랜치 식각 및 애셔 공정을 진행하는 것이 시간을 더욱 단축시킬 수 있다.
또한, 공정 시간 감소는 애셔(Asher) 장비에 대한 투자 없이 공정의 생산능력(Capacity) 향상을 가져오기 때문에 원가 경쟁력을 확보할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명에 따른 듀얼 다마센 형성방법은 다음과 같은 효과가 있 다.
첫째, 듀얼 다마센의 트랜치 식각과 애셔 공정을 1개의 챔버에서 일련의 공정으로 진행함으로써, 공정 시간을 단축시키고, 원가 경쟁력을 확보할 수 있다.
둘째, 트랜치 식각과 애셔 공정을 1개의 챔버에서 일련의 공정으로 진행함으로써, 식각 잔여물이 발생하는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다.
Claims (6)
- 기판상에 제 1 식각 방지막, 제 1 층간절연막, 제 2 식각 방지막, 제 2 층간절연막과 캡절연막을 차례로 증착하는 단계;상기 제 1 식각 방지막의 일영역이 드러나도록 비아홀을 형성하는 단계;상기 비아홀내에 희생막을 형성하는 단계;상기 희생막을 포함한 전면에 반반사층을 형성하는 단계;상기 반반사층상에 마스크 패턴을 형성하는 단계;상기 패터닝된 마스크 패턴을 이용하여 상기 제 2 식각 방지막이 드러나도록식각하여 트랜치를 형성하는 단계;상기 트랜치를 형성한 동일 장비내에서 일련의 공정으로 상기 희생막을 사용가스 및 가스 유량을 변화시키면서 3스텝 애싱처리로 제거하여 이중의 트랜치를 형성하는 단계를 포함함을 특징으로 하는 듀얼 다마센 형성방법.
- 제 1 항에 있어서,상기 제 1 식각 방지막은 베리어 질화막으로 구성되어 있고, 상기 제 2 층간절연막은 FSG(Fluorine doped Silicate Glass, k=3.7)나 OSG(Organosilicate glass, k=2.8)로 구성되어 있음을 특징으로 하는 듀얼 다마센 형성방법.
- 제 1 항에 있어서,상기 희생막은 감광막이나 BARC(BARC:Bottom Anti-reflection Coating)로 형성함을 특징으로 하는 듀얼 다마센 형성방법.
- 제 1 항에 있어서,상기 트랜치 식각과 애싱 공정은 CCP(Capacitively Coupled Plasma) 방식으로 냉각 장치(chiller)에 의해서 공정이 진행되고, 1개의 챔버 내에서 식각 및 애싱이 가능한 HPT 장비를 사용함을 특징으로 하는 듀얼 다마센 형성방법.
- 제 1 항에 있어서,상기 듀얼 다마센 트랜치 애셔(Dual Damascene Trench Asher) 공정은,압력을 60mT, 27.12MHz(W)를 300W, 바이어스 파워를 100W, CF4 가스를 5sccm, O2 가스를 400sccm, N2 가스를 100sccm 가하여 10 sec 동안 진행하는 제 1 스텝과,압력을 60mT, 27.12MHz(W)를 300W, 바이어스 파워를 100W, O2 가스를 400sccm, N2 가스를 100sccm 가하여 30 sec 동안 진행하는 제 2 스텝과,압력을 310mT, 27.12MHz(W)를 300W, O2 가스를 2000sccm 가하여 60 sec 동안 진행하는 제 3 스텝을 통해서 진행됨을 특징으로 하는 듀얼 다마센 형성방법.
- 제 1 항에 있어서,상기 애셔 공정은 저압(Low pressure) 예를 들어서, 대략 60mTorr에서 100W 의 파워를 인가하여 진행함을 특징으로 하는 듀얼 다마센 형성방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050095423A KR100698103B1 (ko) | 2005-10-11 | 2005-10-11 | 듀얼 다마센 형성방법 |
US11/546,804 US7473639B2 (en) | 2005-10-11 | 2006-10-11 | Method of forming dual damascene pattern |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050095423A KR100698103B1 (ko) | 2005-10-11 | 2005-10-11 | 듀얼 다마센 형성방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100698103B1 true KR100698103B1 (ko) | 2007-03-23 |
Family
ID=37911494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050095423A KR100698103B1 (ko) | 2005-10-11 | 2005-10-11 | 듀얼 다마센 형성방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7473639B2 (ko) |
KR (1) | KR100698103B1 (ko) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100685903B1 (ko) * | 2005-08-31 | 2007-02-26 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
KR100720481B1 (ko) * | 2005-11-28 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
JP4790649B2 (ja) * | 2007-03-16 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR100861619B1 (ko) * | 2007-05-07 | 2008-10-07 | 삼성전기주식회사 | 방열 인쇄회로기판 및 그 제조방법 |
US7829369B2 (en) * | 2007-07-12 | 2010-11-09 | Aptina Imaging Corporation | Methods of forming openings |
KR100942078B1 (ko) * | 2007-12-27 | 2010-02-12 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
US8058177B2 (en) * | 2008-07-31 | 2011-11-15 | Intel Corporation | Winged vias to increase overlay margin |
US8288230B2 (en) * | 2010-09-30 | 2012-10-16 | Infineon Technologies Austria Ag | Method for producing a gate electrode structure |
KR20120124787A (ko) * | 2011-05-04 | 2012-11-14 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100487948B1 (ko) * | 2003-03-06 | 2005-05-06 | 삼성전자주식회사 | 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법 |
KR20050069583A (ko) * | 2003-12-31 | 2005-07-05 | 동부전자 주식회사 | 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법 |
KR20050069592A (ko) * | 2003-12-31 | 2005-07-05 | 동부아남반도체 주식회사 | 반도체 소자의 듀얼 다마신 배선 형성 방법 |
KR20050070310A (ko) * | 2003-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050022839A1 (en) * | 1999-10-20 | 2005-02-03 | Savas Stephen E. | Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing |
US6797639B2 (en) * | 2000-11-01 | 2004-09-28 | Applied Materials Inc. | Dielectric etch chamber with expanded process window |
US6794293B2 (en) * | 2001-10-05 | 2004-09-21 | Lam Research Corporation | Trench etch process for low-k dielectrics |
US6762127B2 (en) * | 2001-08-23 | 2004-07-13 | Yves Pierre Boiteux | Etch process for dielectric materials comprising oxidized organo silane materials |
KR100941208B1 (ko) * | 2002-12-24 | 2010-02-10 | 동부일렉트로닉스 주식회사 | 반도체 제조 공정중 듀얼 다마신 패턴 형성 방법 |
US7192531B1 (en) * | 2003-06-24 | 2007-03-20 | Lam Research Corporation | In-situ plug fill |
US7521362B2 (en) * | 2003-12-23 | 2009-04-21 | Lam Research Corporation | Methods for the optimization of ion energy control in a plasma processing system |
US7078350B2 (en) * | 2004-03-19 | 2006-07-18 | Lam Research Corporation | Methods for the optimization of substrate etching in a plasma processing system |
US20060118519A1 (en) * | 2004-12-03 | 2006-06-08 | Applied Materials Inc. | Dielectric etch method with high source and low bombardment plasma providing high etch rates |
-
2005
- 2005-10-11 KR KR1020050095423A patent/KR100698103B1/ko not_active IP Right Cessation
-
2006
- 2006-10-11 US US11/546,804 patent/US7473639B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100487948B1 (ko) * | 2003-03-06 | 2005-05-06 | 삼성전자주식회사 | 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법 |
KR20050070310A (ko) * | 2003-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
KR20050069583A (ko) * | 2003-12-31 | 2005-07-05 | 동부전자 주식회사 | 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법 |
KR20050069592A (ko) * | 2003-12-31 | 2005-07-05 | 동부아남반도체 주식회사 | 반도체 소자의 듀얼 다마신 배선 형성 방법 |
KR100529654B1 (ko) * | 2003-12-31 | 2005-11-17 | 동부아남반도체 주식회사 | 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법 |
KR100545221B1 (ko) * | 2003-12-31 | 2006-01-24 | 동부아남반도체 주식회사 | 반도체 소자의 듀얼 다마신 배선 형성 방법 |
Non-Patent Citations (3)
Title |
---|
1020050069583 * |
1020050069592 * |
1020050070310 * |
Also Published As
Publication number | Publication date |
---|---|
US20070082481A1 (en) | 2007-04-12 |
US7473639B2 (en) | 2009-01-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100698103B1 (ko) | 듀얼 다마센 형성방법 | |
US7125792B2 (en) | Dual damascene structure and method | |
US9006106B2 (en) | Method of removing a metal hardmask | |
US7105454B2 (en) | Use of ammonia for etching organic low-k dielectrics | |
US7675179B2 (en) | Device and method to eliminate shorting induced by via to metal misalignment | |
US8282842B2 (en) | Cleaning method following opening etch | |
TWI610364B (zh) | 圖案化低k介電膜的方法 | |
CN101452879A (zh) | 开口蚀刻后的清洗方法 | |
KR100500932B1 (ko) | 비아 콘택 식각 후의 감광막 제거 및 건식 세정 방법 | |
JP2001358218A (ja) | 有機膜のエッチング方法及び素子の製造方法 | |
US20060276031A1 (en) | Method for forming via-hole in semiconductor device | |
US7091612B2 (en) | Dual damascene structure and method | |
US7510965B2 (en) | Method for fabricating a dual damascene structure | |
JP2004517470A (ja) | バイア形成工程において発生するエッチング残渣を除去する方法 | |
CN104979275B (zh) | 接触插塞的形成方法 | |
US6727185B1 (en) | Dry process for post oxide etch residue removal | |
CN106033719B (zh) | 半导体结构的形成方法 | |
US11688604B2 (en) | Method for using ultra thin ruthenium metal hard mask for etching profile control | |
JP4948278B2 (ja) | 半導体装置の製造方法 | |
JP2005129946A (ja) | ハードマスクのポストプラズマ洗浄プロセス | |
US7135400B2 (en) | Damascene process capable of avoiding via resist poisoning | |
KR20100077858A (ko) | 반도체 소자의 금속배선 형성 방법 | |
US20040018743A1 (en) | Method for removing photoresist after metal layer etching in a semiconductor device | |
KR100701388B1 (ko) | 반도체 소자의 금속 배선 후처리 방법 | |
KR100613353B1 (ko) | 단일 다마신 공정을 이용한 반도체 소자의 구리 배선 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110221 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |