KR20100077858A - 반도체 소자의 금속배선 형성 방법 - Google Patents

반도체 소자의 금속배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 기술에 있어서, 특히 반도체 소자의 금속배선을 형성하는 방법에 관한 것으로, 반도체 기판 상에 금속층을 형성하는 단계와, 상기 금속층 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 마스크로 사용하여 상기 금속층을 선택적으로 식각하여 금속배선을 형성하는 단계와, 상기 금속배선의 표면처리로써 상기 금속배선의 표면에서 전자(Electron)를 제거하는 단계와, 상기 금속배선을 세정하는 단계로 이루어지는 것이 특징인 발명이다.
금속배선, 고온 탈이온수(Hot DIW), 표면처리, 세정, 반응성 이온 식각(RIE)

Description

반도체 소자의 금속배선 형성 방법{Method for forming metal line of semiconductor device}
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 금속배선을 형성하는 방법에 관한 것이다.
최근 반도체 제조 기술의 진보와 더불어 반도체 소자의 고집적화가 급속하게 진행되고 있는 바, 기판 상에 형성되는 패턴에 대한 미세화 및 고정밀화의 필요성이 점점 높아지고 있다. 이에 수반해서, 금속배선의 크기도 미세화가 요구되고 있으며, 따라서 금속배선의 크기를 줄이기 위한 많은 기술들이 연구 개발되고 있다.
여기서, 상기 금속배선을 형성하기 위해, 통상의 반도체 제조 공정에서는 감광막을 식각 마스크로 이용하여 하부에 위치한 막을 식각하는 공정을 적용하고 있다. 즉, 종래에는 식각 대상층 상에 감광막의 도포, 노광 및 현상을 통해 배선 형성 영역을 정의하는 감광막 패턴을 형성한 상태에서, 상기 감광막 패턴을 식각 마스크로 하여 식각 대상층을 식각하여 금속배선을 형성하였다. 그리고 금속배선의 상하부에는 패시베이션막(passivation layer)로써 Ti나 TiN이 사용하였다.
한편, 금속배선의 미세화를 실현하기 위해서는 금속배선의 재질을 알루미늄 에 대신하여 구리로 이용한다거나, 금속배선을 형성하는 과정에서 I-라인(I-line) 광원 대신에 짧은 파장의 DUV(Deep Ultra Violet) 광원을 사용하는 등의 방안이 제시되었다.
그런데, 알루미늄을 금속배선으로 사용할 시에는, 금속배선의 면적이 줄어들면서 또한 금속배선이 가지는 전기적 특성에 의해 전자 포화 현상이 발생하게 되어 금속배선을 형성하기 위한 감광막 패터닝, 식각 및 세정 공정을 진행할 시에, 전자가 포화되어 식각 및 세정 공정을 진행하는 동안 금속배선이 터지는 금속 폭발(metal bomb) 현상이 발생하기도 하였다.
상세하게, 금속배선을 위한 금속막의 증착 후 감광막 패턴을 이용한 식각으로써 반응성 이온 식각(RIE)을 진행한다. 이후에 무기 화학물을 이용한 세정을 진행하는데, 세정은 웨이퍼를 회전시키면서 무기 화학물을 이용하여 진행한다.
이때, 웨이퍼가 회전하면서 금속배선에 전하가 충전되고, 그 전하가 충전된 금속배선에 이온화된 무기 화학물이 닿게 되면서 순간적인 반응이 일어난다. 이 때, 금속배선의 약한 부위가 터지는 현상이 발생한다. 이러한 터짐 현상은 아민계 화학물(솔벤트)를 사용할 시에는 문제가 없으나 단가가 낮은 HF, H2O2, H2SO4를 탈이온수(DIW)에 혼합한 무기 화학물을 사용할 때 발생한다. 즉, 무기 화학물 용액에 이온화되어 있던 수소가 금속배선의 바깥 영역에 존재하는 전자와 만나면서 반발력이 작용하여 순간적으로 스파크(spark)를 일으키는 것이다. 그로 인해 금속 폭발(metal bomb) 현상이 발생하였다.
본 발명의 목적은 상기한 점들을 감안하여 안출한 것으로, 금속배선의 미세화에 따라 금속배선을 형성하기 위한 감광막 패터닝, 식각 및 세정 공정을 진행할 시에, 전자가 포화되어 식각 및 세정 공정을 진행하는 동안 금속배선이 터지는 금속 폭발(metal bomb) 현상을 미연에 방지해주는 반도체 소자의 금속배선 형성 방법을 제공하는 데 있다.
본 발명의 또다른 목적은, 금속배선을 형성하기 위한 식각 이후에 금속배선의 표면처리를 통해 금속배선의 표면에서 전자(Electron)를 미리 제거함으로써 후속공정에서 사용되는 무기 화학물과의 반응을 미리 방지하여 금속배선이 터지는 금속 폭발(metal bomb) 현상을 미연에 방지해주는 반도체 소자의 금속배선 형성 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성 방법의 특징은, 반도체 기판 상에 금속층을 형성하는 단계와, 상기 금속층 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 마스크로 사용하여 상기 금속층을 선택적으로 식각하여 금속배선을 형성하는 단계와, 상기 금속배선의 표면처리로써 상기 금속배선의 표면에서 전자(Electron)를 제거하는 단계와, 상기 금속배선을 세정하는 단계로 이루어지는 것이다.
바람직하게, 상기 금속층을 형성하는 단계는, 상기 반도체 기판 상에 Ti의 제1패시베이션막(1st passivation layer)을 형성하는 단계와, 상기 제1패시베이션막 상에 상기 금속배선을 위한 알루미늄(AL)막을 형성하는 단계와, 상기 알루미늄막 상에 TiN의 제2패시베이션막(2nd passivation layer)을 형성하는 단계로 이루어진다.
바람직하게, 상기 금속배선을 형성하기 위해, 상기 금속층을 반응성 이온 식각(RIE)을 이용하여 선택적으로 식각할 수 있다.
바람직하게, 상기 금속배선의 표면에서 전자(Electron)를 제거하는 단계는, 고온 탈이온수(Hot DIW)와 O3 화학물을 사용하는 상기 표면처리를 진행하여, 상기 금속배선의 표면에서 전자를 제거할 수 있다. 여기서, 상기 표면처리 시에 상기 고온 탈이온수(Hot DIW)의 온도를 60 내지 90도로 유지하되, 상기 O3 화학물로 염산(HCl)과 O3 수(O3 water)의 세정수를 사용하여 약 5분 이내로 상기 표면처리를 진행할 수 있다.
본 발명에 따르면, 금속배선을 형성하기 위한 반응성 이온 식각(RIE) 이후에 고온 탈이온수(Hot DIW)와 O3 화학물을 사용하는 표면처리를 진행하여, 금속배선의 표면에서 전자를 제거함은 물론 금속배선의 거친 표면을 개선해 준다. 그에 따라, 후속공정에서 사용되는 무기 화학물과 전자의 반응을 미리 억제하여 금속배선이 터지는 금속 폭발(metal bomb) 현상을 미연에 방지할 수 있다.
이와 같이 본 발명에 의해 금속배선의 미세화 경향에 따라 발생될 수 있는 금속 폭발(metal bomb) 현상을 미연에 방지하여, 소자 신뢰성을 향상시켜주는 이점이 있다.
또한, 본 발명에 따른 금속배선 표면처리를 통해 폴리머 레지듀(Polymer residue)까지 제거하여 소자의 전기적 성능도 향상시킬 수 있다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 금속배선 형성 방법에 대해 상세히 설명한다.
본 발명은 금속배선을 형성하기 위한 것으로, 특히 알루미늄을 금속배선으로 형성한다. 그리고 그 금속배선을 형성하기 위한 식각 이후에 금속배선의 표면에서 전자를 제거하기 위한 표면처리를 추가로 진행하다. 그 표면처리를 진행하여 금속배선의 거친 표면을 미리 개선한 후에 무기 화학물을 이용하는 세정을 진행할 수 있다.
도 1은 본 발명에 따른 반도체 소자의 금속배선 형성 절차를 나타낸 흐름도이고, 도 2a 내지 2b는 본 발명에 따른 금속배선 형성 절차를 나타낸 공정단면도이 다
도 1 및 2a를 참조하면, 반도체 기판(10) 상에 다층 구조의 금속층(20,30,40)을 형성한다(S102). 상기 다층 구조의 금속층을 형성하기 위해서는, 반도체 기판(10) Ti의 제1패시베이션막(1st passivation layer)(20)을 형성하고, 제1패시베이션막(20) 상에 금속배선을 위한 알루미늄막(AL)(30)을 형성하고, 알루미늄막(30) 상에 TiN의 제2패시베이션막(2nd passivation layer)(40)을 형성한다. 한편, 제2패시베이션막(40) 상에는 이후 진행되는 노광이나 식각 시에 요구되는 반사방지막이나 보호막 역할을 하는 여러 절연막들이 형성될 수도 있다.
한편, 이후에는 다층 구조의 금속층(20,30,40) 상에 감광막 패턴(50)을 형성한다. 상세하게, TiN의 제2패시베이션막(2nd passivation layer)(40) 상에 감광막 패턴(50)을 형성한다(S104).
이어, 감광막 패턴(50)을 식각 마스크로 사용하여 다층 구조의 금속층(20,30,40)을 선택적으로 식각한다(S106). 그리하여 도 2b에 도시된 금속배선(30a)을 형성한다. 물론, 그 금속배선(30a)의 하부에는 식각된 Ti의 제1패시베이션막(20a)이 존재하며, 그 금속배선(30b)의 상부에는 식각된 TiN의 제2패시베이션막(40a)이 존재한다. 그리고, 상기 금속배선을 형성하기 위해, 다층 구조의 금속층(20,30,40)을 반응성 이온 식각(RIE)을 이용하여 선택적으로 식각한다. 그 반응성 이온 식각(RIE)의 진행 시에는 플라즈마를 이용한 식각을 진행한다.
상기한 식각 이후에는 식각시 사용되고 남은 잔여 감광막 패턴을 제거하며, 잔여 감광막 패턴을 제거한 후에는 세정을 실시하는 것이 일반적이다. 그러나, 본 발명에서는 세정 이전에 금속배선(30a)의 표면처리를 진행한다.
상세하게, 상기 금속배선(30a) 형성을 위한 반응성 이온 식각(RIE) 이후에 금속배선(30a)에 대한 표면처리를 진행하여, 그 금속배선(30a)의 표면에서 전자(Electron)를 제거한다(S108).
표면처리에는 고온 탈이온수(Hot DIW)와 O3 화학물을 사용하여 진행하여 금속배선(30a)의 표면에서 전자를 제거한다. 특히, 표면처리 시에 고온 탈이온수(Hot DIW)의 온도를 60 내지 90도로 유지한다. 또한 상기 O3 화학물로 염산(HCl)과 O3 수(O3 water)의 세정수를 사용하여 약 5분 이내로 표면처리를 진행한다.
즉, 반응성 이온 식각(RIE) 시에 플라즈마로 인해 발생된 배선 표면에서의 전자를 아래의 반응식과 같이 미리 제거하여 배선 표면을 안정화시킨다.
[반응식]
e- + h+ + O3 + 고온 -> 금속배선 표면의 안정화
특히, 고온 탈이온수(Hot DIW)가 금속배선(30a)의 거친 표면을 녹여주는 역할을 하며, 금속배선(30a)의 거친 표면도 개선해 준다.
이어, 금속배선을 포함하여 반도체 기판 전체에 대한 세정을 진행한다(S110). 상기한 세정에는 HF, H2O2, H2SO4를 탈이온수(DIW)에 혼합한 무기 화학물을 사용할 수 있으며, 이와 같은 무기 화학물을 세정에 사용하더라도 본 발명에서는 금속배선(30a)에 대한 표면처리를 선행하였기 때문에 배선이 터지는 현상이 발 생하기 않는다. 즉, 표면처리를 통해 무기 화학물 용액에 이온화되어 있던 수소와 반응할 금속배선의 바깥 영역의 전자를 미리 제거한 것이다.
한편, 상기에서 잔여 감광막을 제거하기 위해서는 플라즈마를 이용한 애싱 방식으로 잔여 감광막을 제거할 수 있다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 반도체 소자의 금속배선 형성 절차를 나타낸 흐름도.
도 2a 내지 2b는 본 발명에 따른 금속배선 형성 절차를 나타낸 공정단면도.

Claims (5)

  1. 반도체 기판 상에 금속층을 형성하는 단계;
    상기 금속층 상에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 사용하여 상기 금속층을 선택적으로 식각하여 금속배선을 형성하는 단계;
    상기 금속배선의 표면처리로써 상기 금속배선의 표면에서 전자(Electron)를 제거하는 단계;
    상기 금속배선을 세정하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  2. 제 1 항에 있어서, 상기 금속층을 형성하는 단계는,
    상기 반도체 기판 상에 Ti의 제1패시베이션막(1st passivation layer)을 형성하는 단계와,
    상기 제1패시베이션막 상에 상기 금속배선을 위한 알루미늄(AL)막을 형성하는 단계와,
    상기 알루미늄막 상에 TiN의 제2패시베이션막(2nd passivation layer)을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  3. 제 1 항에 있어서, 상기 금속배선을 형성하기 위해, 상기 금속층을 반응성 이온 식각(RIE)을 이용하여 선택적으로 식각하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  4. 제 1 항에 있어서, 상기 금속배선의 표면에서 전자(Electron)를 제거하는 단계는,
    고온 탈이온수(Hot DIW)와 O3 화학물을 사용하는 상기 표면처리를 진행하여, 상기 금속배선의 표면에서 전자를 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  5. 제 4 항에 있어서, 상기 표면처리 시에 상기 고온 탈이온수(Hot DIW)의 온도를 60 내지 90도로 유지하되, 상기 O3 화학물로 염산(HCl)과 O3 수(O3 water)의 세정수를 사용하여 약 5분 이내로 상기 표면처리를 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
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