JP4559973B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4559973B2 JP4559973B2 JP2006005851A JP2006005851A JP4559973B2 JP 4559973 B2 JP4559973 B2 JP 4559973B2 JP 2006005851 A JP2006005851 A JP 2006005851A JP 2006005851 A JP2006005851 A JP 2006005851A JP 4559973 B2 JP4559973 B2 JP 4559973B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist mask
- hard mask
- dielectric constant
- low dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 62
- 238000000034 method Methods 0.000 claims description 58
- 230000001681 protective effect Effects 0.000 claims description 58
- 238000004380 ashing Methods 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 32
- 238000000059 patterning Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 14
- 239000001301 oxygen Substances 0.000 description 14
- 229910052760 oxygen Inorganic materials 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 9
- 230000007423 decrease Effects 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000009977 dual effect Effects 0.000 description 8
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- -1 oxygen ions Chemical class 0.000 description 5
- 238000000992 sputter etching Methods 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
(a)ビアホール111の形成の際に、低誘電率膜106はエッチングダメージを受ける(図12C参照)。
(b)レジストマスク110を除去する際に、低誘電率膜106はアッシングダメージを受ける(図12D参照)。
(c)樹脂膜113を形成する際に、低誘電率膜106は埋め込みダメージを受ける(図12E参照)。
(d)レジストマスク115及び反射防止膜114を除去する際に、低誘電率膜106はアッシングダメージを受ける(図12G参照)。
(e)ハードマスク108及び107をパターニングする際に、低誘電率膜106はエッチングダメージを受ける(図12H参照)。
(f)配線溝117を形成する際に、低誘電率膜106はエッチングダメージを受ける(図12I参照)。
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストマスクを形成する工程と、
前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、
前記レジストマスクをアッシングする工程と、
前記開口部を前記配線まで到達させる工程と、
前記開口部内に導電材を埋め込む工程と、
を有し、
前記レジストマスクをアッシングする工程は、前記レジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。
前記開口部として、デュアルダマシン法におけるビアホールを形成することを特徴とする付記1に記載の半導体装置の製造方法。
前記レジストマスクをアッシングする工程は、前記トレジストマスクをスパッタエッチングする工程を有することを特徴とする付記1又は2に記載の半導体装置の製造方法。
前記レジストマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
前記レジストマスクをアッシングする工程と前記開口部を前記配線まで到達させる工程との間に、前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を前記保護膜上に付着させる工程を有することを特徴とする付記1乃至4のいずれか1項に記載の半導体装置の製造方法。
前記保護膜を形成する工程と前記開口部を前記配線まで到達させる工程との間に、
前記ハードマスク上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第2のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する工程と、
を有し、
前記第2のレジストマスクをアッシングする工程は、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させる工程を有することを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
前記第2の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする付記6に記載の半導体装置の製造方法。
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストマスクを形成する工程と、
前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、
前記レジストマスクをアッシングする工程と、
前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を付着させて保護膜を形成する工程と、
前記開口部を前記配線まで到達させる工程と、
前記開口部内に導電材を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
前記開口部として、デュアルダマシン法におけるビアホールを形成することを特徴とする付記8に記載の半導体装置の製造方法。
前記ハードマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする付記8又は9に記載の半導体装置の製造方法。
前記保護膜を形成する工程と前記開口部を前記配線まで到達させる工程との間に、
前記ハードマスク上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第2のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する工程と、
を有し、
前記第2のレジストマスクをアッシングする工程は、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させる工程を有することを特徴とする付記8乃至10のいずれか1項に記載の半導体装置の製造方法。
前記第2の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする付記11に記載の半導体装置の製造方法。
前記レジストマスクをアッシングする工程において、酸素プラズマ、アンモニアプラズマ及び水素プラズマからなる群から選択された1種をアッシングプラズマとして用いることを特徴とする付記1乃至12のいずれか1項に記載の半導体装置の製造方法。
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上に第1のレジストマスクを形成する工程と、
前記第1のレジストマスクを用いて前記無機低誘電率膜に第1の開口部を形成する工程と、
前記第1のレジストマスクをアッシングする工程と、
前記ハードマスク上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第2のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する工程と、
前記第1の開口部を前記配線まで到達させる工程と、
前記第1及び第2の開口部内に導電材を埋め込む工程と、
を有し、
前記第2のレジストマスクをアッシングする工程は、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。
前記第1の開口部として、デュアルダマシン法におけるビアホールを形成し、前記第2の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする付記14に記載の半導体装置の製造方法。
前記第2のレジストマスクをアッシングする工程は、前記第2のトレジストマスクをスパッタエッチングする工程を有することを特徴とする付記14又は15に記載の半導体装置の製造方法。
前記第2のレジストマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする付記14乃至16のいずれか1項に記載の半導体装置の製造方法。
前記第2のレジストマスクをアッシングする工程と前記第2の開口部を形成する工程との間に、
前記無機低誘電率膜が形成された基板に印加する基板電圧を、前記第2のレジストマスクのアッシング時よりも弱いものに設定した上で前記第2のレジストマスクのオーバーアッシングを行う工程を有することを特徴とする付記14乃至17のいずれか1項に記載の半導体装置の製造方法。
前記第2のレジストマスクをアッシングする工程において、酸素プラズマ、アンモニアプラズマ及び水素プラズマからなる群から選択された1種をアッシングプラズマとして用いることを特徴とする付記14乃至18のいずれか1項に記載の半導体装置の製造方法。
前記ハードマスクとして、SiN系膜、SiC系膜、SiOC系膜、C系膜、Ta系膜及びTi系膜からなる群から選択された1種を用いることを特徴とする付記1乃至19のいずれか1項に記載の半導体装置の製造方法。
2:配線
3:SiC膜
4:ストッパ膜
5、6:低誘電率膜
7、8、9:ハードマスク
10、15:レジストマスク
11:ビアホール
12、16、21、22:保護膜
12a:初期層
13:樹脂膜
14:反射防止膜
17:配線溝
18a:ビアプラグ
18b:配線
51:酸素イオン
52:酸素ラジカル
Claims (1)
- 配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上に第1レジストマスクを形成する工程と、
前記第1レジストマスクを用いて前記ハードマスク及び前記無機低誘電率膜に第1開口部を形成する工程と、
前記第1開口部を形成した後、前記無機低誘電率膜が形成された基板に印加する基板電圧が−300V以下の条件で前記第1レジストマスクをアッシングし、前記第1レジストマスクから生じる飛散物を前記第1開口部の少なくとも側面に付着させて第1保護膜を形成する工程と、
前記第1レジストマスクをアッシングした後、前記ハードマスク上に第2レジストマスクを形成する工程と、
前記第2レジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記ハードマスクをパターニングする工程の後、前記基板に印加する基板電圧が−300V以下の条件で前記第2レジストマスクをアッシングし、前記第2レジストマスクから生じる飛散物を前記第1開口部の少なくとも側面に付着させて第2保護膜を形成する工程と、
前記第2レジストマスクをアッシングした後、前記ハードマスクを用いて前記無機低誘電率膜に、前記第1開口部の少なくとも一部を内包する第2開口部を形成する工程と、
前記第1開口部を前記配線まで到達させる工程と、
前記第1開口部内及び前記第2開口部内に導電材を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006005851A JP4559973B2 (ja) | 2006-01-13 | 2006-01-13 | 半導体装置の製造方法 |
US11/411,043 US7378352B2 (en) | 2006-01-13 | 2006-04-26 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006005851A JP4559973B2 (ja) | 2006-01-13 | 2006-01-13 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010098927A Division JP5234047B2 (ja) | 2010-04-22 | 2010-04-22 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007189054A JP2007189054A (ja) | 2007-07-26 |
JP4559973B2 true JP4559973B2 (ja) | 2010-10-13 |
Family
ID=38263784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006005851A Expired - Fee Related JP4559973B2 (ja) | 2006-01-13 | 2006-01-13 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7378352B2 (ja) |
JP (1) | JP4559973B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090087992A1 (en) * | 2007-09-28 | 2009-04-02 | Chartered Semiconductor Manufacturing Ltd. | Method of minimizing via sidewall damages during dual damascene trench reactive ion etching in a via first scheme |
KR100948093B1 (ko) * | 2007-12-21 | 2010-03-16 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
US8310328B2 (en) * | 2010-10-07 | 2012-11-13 | Touch Micro-System Technology Corp. | Planar coil and method of making the same |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1161447A (ja) * | 1997-08-13 | 1999-03-05 | Citizen Watch Co Ltd | 多段形状の形成方法 |
JP2002289594A (ja) * | 2001-03-28 | 2002-10-04 | Nec Corp | 半導体装置およびその製造方法 |
JP2003100719A (ja) * | 2001-09-26 | 2003-04-04 | Tokyo Electron Ltd | 処理方法 |
JP2003218197A (ja) * | 2002-01-23 | 2003-07-31 | Sony Corp | 半導体装置、その製造方法及び半導体製造装置 |
JP2003303808A (ja) * | 2002-04-08 | 2003-10-24 | Nec Electronics Corp | 半導体装置の製造方法 |
JP2005159008A (ja) * | 2003-11-26 | 2005-06-16 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3799073B2 (ja) * | 1994-11-04 | 2006-07-19 | 株式会社日立製作所 | ドライエッチング方法 |
JPH10284600A (ja) | 1997-03-31 | 1998-10-23 | Sony Corp | 半導体装置及びその製造方法 |
JP2000183040A (ja) | 1998-12-15 | 2000-06-30 | Canon Inc | 有機層間絶縁膜エッチング後のレジストアッシング方法 |
JP2003007981A (ja) | 2001-06-22 | 2003-01-10 | Mitsubishi Heavy Ind Ltd | コンタクトホール形成方法 |
JP2003092287A (ja) * | 2001-09-19 | 2003-03-28 | Nec Corp | アッシング方法 |
JP2004119950A (ja) | 2002-09-30 | 2004-04-15 | Sony Corp | 半導体装置の製造方法 |
-
2006
- 2006-01-13 JP JP2006005851A patent/JP4559973B2/ja not_active Expired - Fee Related
- 2006-04-26 US US11/411,043 patent/US7378352B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1161447A (ja) * | 1997-08-13 | 1999-03-05 | Citizen Watch Co Ltd | 多段形状の形成方法 |
JP2002289594A (ja) * | 2001-03-28 | 2002-10-04 | Nec Corp | 半導体装置およびその製造方法 |
JP2003100719A (ja) * | 2001-09-26 | 2003-04-04 | Tokyo Electron Ltd | 処理方法 |
JP2003218197A (ja) * | 2002-01-23 | 2003-07-31 | Sony Corp | 半導体装置、その製造方法及び半導体製造装置 |
JP2003303808A (ja) * | 2002-04-08 | 2003-10-24 | Nec Electronics Corp | 半導体装置の製造方法 |
JP2005159008A (ja) * | 2003-11-26 | 2005-06-16 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US7378352B2 (en) | 2008-05-27 |
JP2007189054A (ja) | 2007-07-26 |
US20070167020A1 (en) | 2007-07-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7910477B2 (en) | Etch residue reduction by ash methodology | |
US7319274B2 (en) | Methods for selective integration of airgaps and devices made by such methods | |
US6479380B2 (en) | Semiconductor device and manufacturing method thereof | |
US6821884B2 (en) | Method of fabricating a semiconductor device | |
US9607883B2 (en) | Trench formation using rounded hard mask | |
US20090087992A1 (en) | Method of minimizing via sidewall damages during dual damascene trench reactive ion etching in a via first scheme | |
KR100815186B1 (ko) | 돌출형상의 텅스텐플러그를 구비한 반도체소자의 제조 방법 | |
JP5161503B2 (ja) | 半導体装置の製造方法 | |
TWI784183B (zh) | 用於貫孔輪廓控制及相關應用的原子層沉積(ald)襯墊 | |
JP2001308175A (ja) | 半導体装置及びその製造方法 | |
JP5234047B2 (ja) | 半導体装置の製造方法 | |
JP4559973B2 (ja) | 半導体装置の製造方法 | |
JPWO2007043634A1 (ja) | 多層配線の製造方法 | |
US11688604B2 (en) | Method for using ultra thin ruthenium metal hard mask for etching profile control | |
KR100649972B1 (ko) | 반도체소자의 금속배선 제조 방법 | |
TWI246158B (en) | Dual damascene intermediate structure and related methods | |
KR20080076236A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR101098919B1 (ko) | 반도체 소자의 제조방법 | |
JP4797821B2 (ja) | 半導体装置の製造方法 | |
KR100876860B1 (ko) | 반도체 소자의 다층금속배선 형성방법 | |
JP2003318157A (ja) | 半導体素子の製造方法 | |
US7842608B2 (en) | Method for manufacturing semiconductor device having via plug | |
JP3592642B2 (ja) | 半導体装置の製造方法 | |
KR100850087B1 (ko) | 구리배선의 전도도 향상을 위한 식각 방법 | |
JP2004221191A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080605 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100302 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100422 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100624 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100713 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100723 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4559973 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |