JP5161503B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
デュアルダマシン構造の加工方法のひとつとして、図３（ａ）〜（ｆ）に示すようなビアファーストプロセスがある。図３（ａ）に示すように、例えば、シリコン基板（図示せず）上に、下層配線３０１、ストッパ膜３０３、低誘電率膜３０５、シリコン酸化膜３０７、および反射防止膜３０９を順次形成する。リソグラフィ技術を用いて所定の位置に開口部を有するレジスト膜３１１を形成後、ドライエッチングによりビアホール３１２を形成する（図３（ｂ））。さらに、下層レジスト膜３１３を成膜後（図３（ｃ））、その上に低温酸化膜３１５、反射防止膜３１７を順次形成する（図３（ｄ））。再度、所定のパターンのレジスト膜３１９を形成して（図３（ｄ））、ドライエッチングによりビアホールに接続する配線溝３２１を形成する（図３（ｅ））。かかる工程により、デュアルダマシン構造の配線を形成することができる。
このとき、ビアのボトム径は、ビア抵抗、ＥＭ（エレクトロマイグレーション）耐性、およびＳｉＶ（Ｓｔｒｅｓｓ Ｉｎｄｕｃｅｄ Ｖｏｉｄ）耐性確保のために一定以上の大きさである必要がある。一方、ビアエッチ時のトップ径は、ＩＬＤ−ＴＤＤＢ（Ｉｎｔｅｒ−Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃｓ−Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ ＢｒｅａｋＤｏｗｎ）耐性確保のために、一定以下の大きさである必要がある。この両者を満たすためには、ビアエッチ後のトップ径とボトム径との差が小さい垂直形状がよいことになる。
しかし、垂直形状のビアを形成した場合、溝エッチ後のビア開口径（ビアエッチ後では中間の径）が小さい。また、ビア側面が垂直であることにより、バリア膜およびシード膜のスパッタ後にオーバーハング形状やカバレッジ不足が生じる（図３（ｆ））。その結果、Ｃｕめっき時にビアボイド不良となる可能性がある。特にビア径および配線間距離が小さいデバイスでは上記の問題が顕著である。そこで、ＩＬＤ−ＴＤＤＢ耐性確保と、ビア抵抗、ＥＭ耐性、およびＳｉＶ耐性との確保を両立しつつ、ビアボイド不良が起きにくいデュアルダマシン加工技術が求められている。
特開２００１−１３５７２４号公報 特開平２−２６０２０号公報 特開２００４−３２７５０７号公報 特開２００４−２４７５６８号公報 特開２０００−２９９３７６号公報 特開２００１−２１０６２７号公報
上記問題を改善するため、溝配線下部に接続されているビアを順テーパー形状にすることが有効である。これにより、バリアシードスパッタの付きまわりが良好となり、Ｃｕめっき時のビアボイド不良が起きにくくなる。図４（ａ）〜（ｆ）に、ビアファーストプロセスにおいて、順テーパー形状のビアを形成する工程を示す。前述の方法と同様にして、レジスト膜３１１形成後、図４（ｂ）に示すように、まずビアホール３１２を順テーパー形状に加工する。その後、前述の方法と同様に下層レジスト膜３１３塗布（図４（ｃ））および溝配線パターンの形成を行い、溝加工を行う（図４（ｄ）および（ｅ））。図４（ｆ）に示すように、ビアが順テーパー形状に形成されるため、バリヤスパッタにおいてオーバーハング形状となることが回避できる。このような例として、特許文献５では、溝部を垂直形状に加工し、ビア部をテーパー形状とすることが示されている。
しかしながら、順テーパー形状においては、ビアのトップ径とボトム径との差が大きくなる。層間膜が厚く、アスペクト比が高いビアの加工を行うビアファーストプロセスの場合にはこの差は特に顕著となる。図５〜８に、配線溝部１の端部に設置されたビア部２が隣接している場合の配線できあがり形状を示す。図５は、層間絶縁膜３に垂直形状のビア部２を形成した場合の図である。図６は、順テーパー形状のビア部２を形成した場合の図である。図６に示すように、垂直形状のボトム径（ｂ−１）と同程度のボトム径（ｂ−２）を確保しつつ順テーパー形状を得ようとすると、ビアエッチ時のトップ径を広げなければならない。その結果、ビアトップ部分においてビア間の距離が狭くなり、ビアトップが配線をはみ出す状況が発生しやすくなる。したがって、配線間距離（ａ−２）が小さくなり、配線間ショートやＩＬＤ−ＴＤＤＢ耐性の劣化が引き起こされやすくなる。
一方、図７に、垂直形状と比較して、トップ径を変えずに順テーパー形状にしたビアホールを示す。この場合、ボトム径（ｂ−３）が小さくなる。その結果、ビア抵抗上昇、ＥＭ耐性およびＳｉＶ耐性の劣化が懸念される。
また、特許文献５には、ビア部のみ順テーパー形状で加工する方法が開示されている。順テーパー形状の加工を行う場合、エッチング保護膜となる反応生成物を発生させ、側壁に付着させながらエッチングを行う。しかしながら、この反応生成物が多量になると、ビアエッチまでも停止させたり、エッチング装置内への付着等によりパーティクルを発生させる要因ともなっていた。その結果、歩留まり低下を引き起こしやすくなるという問題があった。
一方、特許文献１には、層間絶縁膜間にエッチングストッパ膜を設け、これによりビアホールをボーイング形状に形成する方法が開示されている。しかしながら、特許文献１に記載の発明は、ボーイング形状によりエッチング残渣が残るのを防ぐものであって、上記課題は解決されていない。また、エッチングストッパ膜を用いてボーイング形状を形成するため、プロセスが煩雑である。
特許文献２には、層間絶縁膜としてＳｉＯ２を用い、ＣＦ４の混合比が３０〜７０％であるＣＨＦ３との混合ガスを反応ガスとして使用することにより、ホールをボーイング形状とすることができることが開示されている。しかし、特許文献２に開示の方法はコンタクトホール形成するためのものであり、同様の条件はデュアルダマシン構造の形成には適用できない。さらに、層間絶縁膜がＳｉＯＣの場合、フッ素系ガスによる制御だけではボーイング形状の制御はうまくいかない。
特許文献３では、ボーイング形状を防ぐために二段階でエッチングが行われている。特許文献３では、ボーイング形状が望ましくない形状として認識されており、ボーイング形状の制御に関しての記載はない。
特許文献４には、所望のホール形状を得るための低誘電率絶縁膜のエッチング条件が開示されている。しかしながら、ボーイング形状のビアホール形成についての記載はない。また、ダマシン構造に使用されるような低誘電率膜の場合、ＣＦ４、ＣＨＦ３の混合比を調整するのみでは、ボーイング形状の加工は困難である。 また、特許文献６には、Ｎ２ガスを添加して、ＳｉＣＨＯ膜の加工を行い、エッチングレートを向上させることが開示されている。しかしながら、当該文献においても、ボーイング形状のビアホール形成についての記載はない。
本発明は、上記事情に鑑みてなされたものであり、デュアルダマシン構造において、ビアのボトム径を一定以上確保するとともに、ビアのトップ径を一定以下の大きさとすることにより、ビア抵抗を抑え、ＥＭ耐性・ＳｉＶ耐性を確保するとともに、ＩＬＤ−ＴＤＤＢ耐性を確保した半導体装置を提供するものである。
本発明によれば、半導体基板上に形成された下層導電膜上に、Ｓｉ、Ｏ、およびＣを含む材料からなる層間絶縁膜を形成する工程と、前記層間絶縁膜に、フルオロカーボン系ガスおよびＮ２ガスを含むエッチングガスを用いたドライエッチングによりビアホールを形成する工程と、つづいて前記層間絶縁膜に、前記ビアホールに接続する配線溝を形成し、当該層間絶縁膜に前記下層導電膜に接続するデュアルダマシン配線を形成するためのデュアルダマシン配線溝を形成する工程と、を含み、前記ビアホールを形成する工程において、ビアホールをボーイング形状に形成し、および前記配線溝を形成する工程において、前記ビアホールが最大径となる近傍領域の位置までエッチングして、配線溝を形成するとともに、前記配線溝の下部に順テーパー形状のビアを形成する、半導体装置の製造方法が提供される。
この発明によれば、ビアホールをボーイング形状に形成することにより、ビアのボトム径を一定以上確保するとともに、ビアのトップ径を一定以下の大きさとすることが可能となる。かかる構成により、ビア抵抗を抑え、ＥＭ耐性およびＳｉＶ耐性を確保するとともに、ＩＬＤ−ＴＤＤＢ耐性を確保した半導体装置の提供が可能となる。
本発明によれば、デュアルダマシン構造の加工工程において、ビアホールがボーイング形状に制御される。かかる構成により、ビア抵抗を抑え、ＥＭ耐性およびＳｉＶ耐性を確保するとともに、ＩＬＤ−ＴＤＤＢ耐性を確保した半導体装置が提供される。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施の形態における半導体装置の製造方法を示す工程断面図である。本実施の形態において、デュアルダマシン構造の配線溝が形成される。
まず、シリコン基板（図示せず）上に下層導電膜１０１を形成する。半導体基板はシリコン基板以外のものを用いてもよい。下層導電膜１０１は、例えば、バリアメタルおよび銅含有導電膜により構成される。銅含有導電膜は、銅を主成分として含む材料により構成される。
次に、下層導電膜１０１上に、Ｓｉ、Ｏ、およびＣを含む材料からなる層間絶縁膜１０５を形成する。例えば、まずストッパ膜１０３を形成し、層間絶縁膜１０５、シリコン酸化膜１０７、反射防止膜１０９を順次形成する。ストッパ膜１０３は、例えば、ＳｉＣＮ、ＳｉＣ、ＳｉＯＮ等が挙げられる。
Ｓｉ、Ｏ、およびＣを含む材料からなる層間絶縁膜１０５としては、低誘電率材料が用いられ、例えば炭素含有シリコン酸化膜（ＳｉＯＣ膜）である。このような低誘電率材料は、寄生容量の低減に効果的である。また、本実施の形態では、このような低誘電率材料からなる層間絶縁膜に良好なボーイング形状のビアホールを安定的に形成できる。
つづいて、レジストを塗布し、露光によりビアのパターニングを行う。これにより、所定の位置に開口部を有するレジスト膜１１１が形成される（図１（ａ））。本実施の形態では、ホール直径は、例えば、１１０ｎｍ以上１９０ｎｍ以下である。
次に、図１（ｂ）に示すように、レジスト膜１１１をマスクとして用い、ドライエッチングによりビアホールを形成する。本実施の形態では、ビアがボーイング形状となるような条件でエッチングを行う。例えば、二周波数ＲＩＥ装置を用い、フルオロカーボン系ガスおよびＮ２ガスを含むエッチングガスを用いたドライエッチングを行い、所望のボーイング形状のビアホール１１２を形成する。その後、アッシングによりレジストを除去する。
次に、下層レジスト１１３を塗布してビアホール１１２を埋め込む（図１（ｃ））。下層レジスト１１３全面にさらに、低温酸化膜１１５および反射防止膜１１７を形成する。つづいて、レジスト膜１１９を塗布し、リソグラフィ技術を用いて、所定の位置に開口部を有するレジスト膜１１９を形成する（図１（ｄ））。
その後、ドライエッチングにより、ビアホールに接続する配線溝１２１を形成する。かかる配線溝１２１は、下層導電膜１０１に接続するデュアルダマシン配線を形成するためのデュアルダマシン配線溝である。
本実施の形態においては、配線溝を形成する工程において、ビアホール１１２が最大径となる近傍領域の位置までエッチングして、配線溝１２１を形成するとともに、配線溝１２１の下部に順テーパー形状のビアを形成するようにする（図１（ｅ））。好ましくは、ビアのボーイング部と溝底部の位置関係は、溝底部がボーイング部よりも下になるようにする。ボーイング形状の上部を配線溝エッチングにより配線溝の一部とすることにより、残存するビア部は埋め込みに適したテーパー形状とすることができる。このようにして、ビアのボトム径を一定以上確保するとともに、ビアのトップ径を一定以下の大きさとした、デュアルダマシン配線を形成することができる。
本実施の形態において、ビアに関して用いるボーイング形状とは、ビア断面の最大径の位置がビア深さ方向の中間位置にあり、かつ該最大径の位置からビア上部および下部に向かってビアの断面形状が縮径している形状をいう。例えば、図１（ｂ）において、ｄをビアトップ径（開口径）、ｃをビアトップとボトムとの間に位置するビア最大径（ボーイング部）、ｂをビアボトム径とすると、ｄ＜ｃかつｃ＞ｂとなるような形状である。
本実施の形態において、ビアのトップ径ｄに対するボーイング部ｃの比率として表すボーイング量（ｃ／ｄ）の望ましい範囲は、例えば、１．０３≦ｃ／ｄ≦１．１である。ボーイング量が上記の範囲内であると、ボーイング形状が保たれるので好ましい。また、ボーイング部のショートを防止する観点から、ボーイング量は上記の上限値以下であることが好ましい。
上記プロセスにおいて、本実施の形態ではボーイング形状のビアホールを一段階で形成する。特許文献１では、溝エッチングストッパ膜を用いるため、プロセスが煩雑である。また、溝ストッパなしの構造において、特許文献１におけるオーバーエッチをかけるエッチングを行い、ボーイング形状のビアを形成することは困難である。したがって、特許文献１に記載の条件は、本実施の形態における溝ストッパレス構造に同様に適用することはできない。一方、本実施の形態は、溝エッチングストッパ膜等を用いないため、より低コストな方法であり、プロセスも簡便である。
さらに、本実施の形態では、ビアホールをボーイング形状に制御するとともに、深さ方向においてもビア径を制御できる。
本実施の形態において、ボーイング形状およびビアの深さ方向におけるビア径の制御は、エッチングガス、ステージ温度、エッチングガスの温度、レジスト膜のホールサイズ等の種々の条件を調節することにより達成することができる。具体的には、ビアのボーイング形状は、下記の種々の因子を適宜調節して達成することができる。
本実施形態において、エッチングガスとして、フルオロカーボン系ガスおよびＮ２ガスとの混合ガスをエッチングガスとして用いる。例えば、フルオロカーボンとしては、ＣｎＨｍＦ２ｎ−ｍ＋２（ｎ、ｍは整数）で表される化合物を用いることができる。このようなフルオロカーボンとして、ＣＨＦ３、Ｃ３Ｆ８、ＣＦ４等が挙げられる。本実施形態においては、ＣＦ４とＣＨＦ３との混合ガスをフルオロカーボン系ガスとして用いることができる。
本実施の形態において、フルオロカーボン系ガスのガス流量の比率は、エッチングガスの総流量に対して、例えば、２％以上１０％以下である。また、フルオロカーボン系ガスのガス流量は、例えば、２０ｓｃｃｍ以上１００ｓｃｃｍ以下である。
Ｎ２ガス流量によってもボーイング量のさらなる調整が可能である。例えば、Ｎ２ガスの流量が１７０ｓｃｃｍ以上３５０ｓｃｃｍ以下、好ましくは１７０ｓｃｃｍ以上２２０ｓｃｃｍ以下となるようにして、ボーイング形状を調節してもよい。Ｎ２ガス流量が上記範囲内であると、良好なボーイング形状のビアホールを形成することができる。
ここで、Ｎ２ガス流量が少なすぎると、ビアホールがテーパー形状となり、ボーイング形状が形成されない可能性がある。したがって、Ｎ２ガス流量が上記下限値以上である場合、良好なボーイング形状を形成することができる。また、隣接する配線がない場合、ボーイング形状のビアホールが接近しすぎるという問題は生じない。したがって、ショートの危険性もないため、Ｎ２ガス流量の上限値は特に制限されない。しかしながら、Ｎ２ガス流量が多すぎる場合、ウェハの場所によってはエッチングストップが生じることがある。これにより、エッチレートの面内不均一性が生じ、歩留まりに問題が起こる場合がある。このため、Ｎ２ガス流量は上記上限値以下が望ましい。
または、Ｎ２ガスの流量の比が、エッチングガスの総流量に対して、１５％以上２５％以下となるようにして、ボーイング形状を調節してもよい。Ｎ２ガス流量の比が上記範囲内であると、良好なボーイング形状のビアホールを形成することができる。
ここで、Ｎ２ガスの流量の比が少なすぎると、ビアホールがテーパー形状となり、ボーイング形状が形成されない可能性がある。したがって、Ｎ２ガス流量の比が上記下限値以上である場合、良好なボーイング形状を形成することができる。また、隣接する配線がない場合、ボーイング形状のビアホールが接近しすぎるという問題は生じない。したがって、ショートの危険性もないため、Ｎ２ガス流量の比の上限値は特に制限されない。しかしながら、Ｎ２ガス流量が多すぎる場合、ウェハの場所によってはエッチングストップが生じることがある。これにより、エッチレートの面内不均一性が生じ、歩留まりに問題が起こる場合がある。このため、Ｎ２ガス流量の比は上記上限値以下が望ましい。
さらに、ビアの深さ方向におけるボーイングが入る位置は、ステージ温度で調整することが可能である。好ましい温度範囲は、特に限定されないが、例えば、０℃以上４０℃以下である。
エッチングガスは、さらに、本実施の形態の効果を損なわない範囲において、上記以外の他のガス、例えば不活性ガス等を含んでもよい。不活性ガスとして、Ａｒ、Ｈｅ等を用いることができる。
また、ステージ温度は、特に限定されないが、好ましくは０℃以上４０℃以下である。かかる範囲内で、良好なボーイング形状のビアホールを形成することができる。さらに、ビアの深さ方向におけるボーイングが入る位置は、ステージ温度により調整することが可能である。ボーイングが入る位置の調整においても、特に限定されないが、好ましくは上記の温度範囲で行うことができる。
ボーイング形状は、通常、以下のような過程を経て形成される。エッチングの際、まず、ホール間口に集中してカーボンリッチなデポが付着していく。かかるデポの量が増加すると、その下のホール内部にはデポが入りにくくなる。そのため、デポが薄くなる部分が発生する。かかるデポの薄い部分がラジカルエッチされ、横方向のエッチングが進むことにより、ボーイング形状が形成される。 ここで、ステージ温度が低すぎる場合、ホール間口に付着するカーボンリッチなデポの量が増えすぎる可能性がある。その結果、エッチングが阻害されてエッチストップが発生し、歩留に問題が生じる可能性がある。一方、ステージ温度を上げていくと、ホール間口に付着するカーボンリッチなデポの付着係数が下がっていく。それにより、デポが間口に集中する度合いが下がるとともに、デポの集中する位置が下がっていく。その結果、ボーイングの位置が下がっていく。このような手段を用いて、ボーイングが入る位置の調整が可能である。しかしながら、ステージ温度が高すぎる場合、カーボンリッチなデポは集中して付着しにくくなる。したがって、ボーイング形状が形成されない可能性があり、ステージ温度は一定の温度以下であることが好ましい。
さらに、ビアのホールサイズ（開口径）によってもボーイング量の調節が可能である。好ましいホールサイズは、特に限定されないが、例えば、１１０ｎｍ以上、１９０ｎｍ以下である。ただし、一定以上のボトム径を得るためには、ホールサイズは１４０ｎｍ以上、１９０ｎｍ以下であることがより好ましい。
本実施の形態では、形成されたボーイング形状のビアホール上側は最終的には配線溝部１となる。したがって、ビアホールに接続する配線溝を形成したときに、ビア部２の形状は最終的には良好なテーパー形状となる。本実施の形態では、ビアのボトム径（ｂ−２）を保ったままテーパー形状としたときよりも（図６）、ビアのトップ径（ｄ−４）は小さい（図８）。さらに、配線溝エッチ後のビア開口径（ｃ−４）をビアをテーパー形状にした場合と略同サイズにすることができる。したがって、ビアボイド不良が起きにくいビア形状が得られ、ビアエッチ後のトップ径を小さくしたいというＩＬＤ−ＴＤＤＢ耐性確保からの要求と、ビアのボトム径を大きくしたいというビア抵抗確保、ＥＭ耐性・ＳｉＶ耐性確保からの要求とを同時に満たすことが可能となる。
さらに、本実施の形態におけるボーイング形状のドライエッチングは、テーパー形状のエッチングよりも側壁保護を弱めた状態で行われるため、エッチング中の反応生成物の量を低減させることができる。これによって多量の生成物によるエッチング停止やパーティクル発生による歩留まり低下がおきにくくすることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
（実施例１）
上記実施の形態と同様の方法により、ボーイング形状のビアホールを形成した。本実施例において、１８０ｓｃｃｍのＮ２ガス流量条件を用いてビアホールを形成した。なお、層間絶縁膜の構成およびエッチング条件等は以下のとおりであった。
（層間絶縁膜）
・ストッパ膜：ＳｉＣＮ（厚さ５０ｎｍ）
・層間絶縁膜：ＳｉＯＣ（厚さ４００ｎｍ）
・シリコン酸化防止膜（厚さ１８０ｎｍ）
（エッチング条件）
二周波数ＲＩＥ装置を用い、以下の条件を用いて、ボーイング形状を得た。
・ターゲットホールサイズ：１７０ｎｍ
・エッチングガス：ＣＦ４ ３０ｓｃｃｍ、ＣＨＦ３ ３０ｓｃｃｍ、Ａｒ １０００ｓｃｃｍ、Ｎ２ １８０ｓｃｃｍ
・条件：上部投入電力２０００Ｗ、下部投入電力、Ｂｉａｓ２０００Ｗ、ステージ温度２０℃
（比較例１）
Ｎ２ガス流量条件を６０ｓｃｃｍとした以外は、実施例１と同様の条件を用いてビアホールを形成した。
（比較例２）
Ｎ２ガス流量条件を１２０ｓｃｃｍとした以外は、実施例１と同様の条件を用いてビアホールを形成した。
上述の実施例１、比較例１および２において、ビアホール形成後、ボーイング量のＮ２ガス流量依存性を調べた。図９に、ターゲットホールサイズ（ｄ）１７０ｎｍにおける、ボーイング量のＮ２ガス流量依存性を示す。縦軸はボーイング量（ｃ／ｄ）を表し、Ｎ２ガス流量（ｓｃｃｍ）を表す。本実施例および比較例において、ボーイング量（ｃ／ｄ）は、図２に示すように、ビアトップ径ｄに対するビア最大径ｃの比で表した。ビア最大径ｃは、層間絶縁膜の厚さをＹとし、層間絶縁膜の厚み方向の中間位置、Ｙ／２の位置におけるビア径ｃ'として計算した。ボーイング量（ｃ／ｄ）の望ましい範囲を、１．０３≦ｃ／ｄ≦１．１としたとき、実施例１において、良好なボーイング形状のビアが形成された。また、図９に示すとおり、ターゲットホールサイズ（ｄ）１７０ｎｍおよび本実施例および比較例で用いた条件では、Ｎ２ガス流量１７０ｓｃｃｍ〜２２０ｓｃｃｍの範囲において良好なボーイング量を達成することができた。
（実施例２）
Ｎ２ガス流量１８０ｓｃｃｍを用い、種々のホールサイズを用いた以外は、実施例１
と同様の条件を用いてボーイング形状のビアホールを形成した。本実施例では、１２０ｎｍ、１４０ｎｍ、１６０ｎｍ、１８０ｎｍ、および１９０ｎｍのホールサイズを用いた。
本実施例の結果から、Ｎ２ガス流量１８０ｓｃｃｍにおける、ボーイング量のホールサイズ（ｄ）依存性を調べた。図１０に、ホールサイズ（ｄ）に応じたボーイング量の変化を示す。図１０から、本実施例で用いたエッチング条件において、１２０ｎｍ、１４０ｎｍ、１６０ｎｍ、１８０ｎｍ、および１９０ｎｍのそれぞれのホールサイズにおいて望ましい範囲のボーイング量が達成された。
本実施の形態にかかる製造方法を説明する工程断面図である。 本実施例で形成されるボーイング形状のビアの概略断面図である。 垂直形状のビアを形成する従来のプロセスを説明する工程断面図である。 テーパー形状のビアを形成する従来のプロセスを説明する工程断面図である。 隣接した垂直形状のビア部を含む配線断面図である。 隣接したテーパー形状のビア部を含む配線断面図である。 隣接したテーパー形状のビア部を含む配線断面図である。 隣接したボーイング形状のビア部を含む配線断面図である。 ボーイング量（ｃ／ｄ）のＮ２ガス流量依存性を示すグラフである。 ボーイング量（ｃ／ｄ）のホールサイズ（ｄ）依存性を示すグラフである。
符号の説明
１ 溝配線部
２ ビア部
３ 層間絶縁膜
１０１ 下層導電膜
１０３ ストッパ膜
１０５ 層間絶縁膜
１０７ シリコン酸化膜
１０９ 反射防止膜
１１１ レジスト膜
１１２ ビアホール
１１３ 下層レジスト膜
１１５ 低温酸化膜
１１７ 反射防止膜
１１９ レジスト膜
１２１ 配線溝
３０１ 下層配線
３０３ ストッパ膜
３０５ 低誘電率膜
３０７ シリコン酸化膜
３０９ 反射防止膜
３１１ レジスト膜
３１２ ビアホール
３１３ 下層レジスト膜
３１５ 低温酸化膜
３１７ 反射防止膜
３１９ レジスト膜
３２１ 配線溝

Claims (6)

  1. 半導体基板上に形成された下層導電膜上に、Ｓｉ、Ｏ、およびＣを含む材料からなる層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、フルオロカーボン系ガスおよびＮ２ガスを含むエッチングガスを用いたドライエッチングによりビアホールを形成する工程と、
    つづいて前記層間絶縁膜に、前記ビアホールに接続する配線溝を形成し、当該層間絶縁膜に前記下層導電膜に接続するデュアルダマシン配線を形成するためのデュアルダマシン配線溝を形成する工程と、
    を含み、
    前記ビアホールを形成する工程において、ビアホールをボーイング形状に形成し、および前記配線溝を形成する工程において、前記ビアホールが最大径となる近傍領域の位置までエッチングして、前記配線溝を形成するとともに、前記配線溝の下部に順テーパー形状のビアを形成する、
    半導体装置の製造方法。
  2. 前記配線溝形成前の前記ビアホールの開口径ｄとビアホールの最大径ｃ部分との比が１．０３≦ｃ／ｄ≦１．１の範囲である、請求項１に記載の半導体装置の製造方法。
  3. 前記Ｎ２ガスの流量が１７０ｓｃｃｍ以上３５０ｓｃｃｍ以下である、請求項１または２に記載の半導体装置の製造方法。
  4. エッチングガスの総流量に対する前記Ｎ２ガスの流量の比率が１５％以上２５％以下である、請求項１乃至３のいずれかに記載の半導体装置の製造方法。
  5. 前記配線溝形成前の前記ビアホールの開口径ｄが、１１０ｎｍ以上１９０ｎｍ以下の範囲である、請求項１乃至４のいずれかに記載の半導体装置の製造方法。
  6. ビアホールを形成する前記工程において、ステージ温度が、０℃以上４０℃以下である、請求項１乃至５のいずれかに記載の半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
JP5357710B2 (ja) * 2009-11-16 2013-12-04 東京エレクトロン株式会社 基板処理方法，基板処理装置，プログラムを記録した記録媒体
JP2013021001A (ja) * 2011-07-07 2013-01-31 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US9564359B2 (en) * 2014-07-17 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structure and method of forming the same
US9613861B2 (en) 2015-08-05 2017-04-04 Globalfoundries Inc. Damascene wires with top via structures
US9679850B2 (en) * 2015-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating semiconductor structure
WO2017190117A1 (en) * 2016-04-30 2017-11-02 BioLegend, Inc. Compositions and methods for performing magnetibuoyant separations
US10964648B2 (en) * 2017-04-24 2021-03-30 International Business Machines Corporation Chip security fingerprint
US10752496B2 (en) * 2017-09-22 2020-08-25 Applied Materials, Inc. Pore formation in a substrate

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135724A (ja) * 1999-11-10 2001-05-18 Mitsubishi Electric Corp 半導体装置の製造方法
US7502936B2 (en) * 2001-02-14 2009-03-10 Jsm Technologies, L.L.C. System and method providing secure access to a computer system
KR100454128B1 (ko) * 2002-04-02 2004-10-26 삼성전자주식회사 금속간 절연막 패턴 및 그 형성 방법
JP2004031759A (ja) * 2002-06-27 2004-01-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7115517B2 (en) * 2003-04-07 2006-10-03 Applied Materials, Inc. Method of fabricating a dual damascene interconnect structure
JP3976703B2 (ja) * 2003-04-30 2007-09-19 エルピーダメモリ株式会社 半導体装置の製造方法

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