JP2003514397A - 自己整合されたビア構造における空隙誘電体 - Google Patents

自己整合されたビア構造における空隙誘電体

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Abstract

(57)【要約】 高速の相互接続構造および構造を作成するための方法が提供される。相互接続構造は、複数の金属配線（１２０）を有する第１の金属層を含み、且つ第１の金属層上に導電ビア金属層が画定されている。導電ビア金属層は、自己整合された導電ビア（１４０）を画定すべく配列されている。複数の空隙（２０２）が複数の金属配線（１２０）間に配置されるように、非コンフォーマル酸化物層（２００）が、第１の金属層および導電ビア金属層上に画定される。それから、キャップ酸化物層（２０４）が非コンフォーマル酸化物（２００）上に画定される。この例では、次の金属層が画定される前に、導電ビアの上面を露出させるために、ＣＭＰ工程が実行され得る。空隙（２０２）は、導電ビアの不整合に関連する問題を生ずることなく画定される。

Description

【発明の詳細な説明】
【０００１】 （関連出願に対する相互参照） この出願は、「自己整合された導電ビア構造を作成するためのプロセス（ＰＲ
ＯＣＥＳＳ ＦＯＲ ＭＡＫＩＮＧ ＳＥＬＦ−ＡＬＩＧＮＥＤ ＣＯＮＤＵＣ
ＴＩＶＥ ＶＩＡ ＳＴＲＵＣＴＵＲＥＳ）」と題され且つ発明者としてＳｕｂ
ｈａｓ ＢｏｔｈｒａおよびＪａｃｏｂ Ｈａｓｋｅｌｌという名前が挙げられ
た、１９９７年６月３０日に出願された係属中の合衆国特許出願番号第０８／８
８４，７９５号（代理人ドケット（摘要）番号ＶＬＳＩ ２９０１）の合衆国連
邦法３５（特許法）第１２０条による一部継続出願である。この係属中の出願の
内容は、全ての目的のために引用によりここに組み込まれている。
【０００２】 （発明の背景） （発明の属する技術分野） 本発明は、一般に半導体回路に関し、より詳細には、空隙を備える高速相互接
続配線を作成し且つこの高速相互接続配線を有する構造が結果的に得られる方法
に関する。
【０００３】 （関連技術の説明） 集積回路（ＩＣ）の相互接続構造は、一般に、電気的相互接続装置に用いられ
且つ外部回路構成要素との相互接続を提供するためにパターニングされた金属配
線の形態をとる。例として、ＩＣ装置は、チャンネル領域により分離された、拡
散層からなるソースおよびドレイン領域と、チャンネル領域上に形成されたゲー
トとを有する金属酸化物半導体（「ＭＯＳ」）装置を含んでいる。実際問題とし
て、ＩＣチップは、ＭＯＳトランジスタのような、数千または数百万の装置を含
み得る。
【０００４】 従来の金属相互接続構造における一つの問題は、フォトリソグラフィプロセス
において持ち込まれるミスアライメント（不整合）である。ビアホールは、典型
的には、誘電体層を通して、誘電体層の下に存在する層と誘電体層の上に存在す
る層との間に「電気的な」金属コンタクト（接触）を形成するために形成される
。回路が、ますます小さく且つ緻密になるにつれて、パターニングされた金属層
間の相互接続構造も、ますます緻密になっている。不幸にして、従来のフォトリ
ソグラフィ技術も、それらの限界まで押し進められており、パターニングされた
金属層間の不整合の影響を受ける。
【０００５】 図１Ａは、不整合の金属コンタクト２８を有する従来の半導体装置の断面図で
ある。この半導体装置は、拡散領域１２と、拡散領域間に画定されるポリシリコ
ンゲート１４とを有する半導体基板１０を含んでいる。第１の誘電体層１９は、
半導体基板１０、拡散領域１２およびポリシリコンゲート１４の上に堆積される
。ビアホールは、ポリシリコンゲート１４および拡散領域１２（すなわち、ソー
ス／ドレイン）へ達するように第１の誘電体層１９に設けられる。それから、ビ
アホールはタングステンまたは金属により充填され、導電コンタクト１６および
１８が画定される。この例においては、導電コンタクト１６および１８は、いく
ぶん不整合であるが、この場合には重大な電気的な問題が生じることはない。し
かしながら、第２の誘電体層２２を介して画定されている導電コンタクト２８の
パターンニングには、深刻な不整合が生じていることが示されている。
【０００６】 察知され得るように、これらのタイプの不整合は、素子のフィーチャサイズ（
ｆｅａｔｕｒｅ ｓｉｚｅ）が縮小化し続けるにつれて、より一般になってしま
っている。図解されているように、第１層金属配線２４から第２層金属配線３０
へ相互接続するのに用いられている導電コンタクト２８は、隣接してパターンニ
ングされたフィーチャ間の電気的短絡を生じさせ得る。例として、相互接続密度
パターンが増大するとき、最も近いフィーチャ間間隔を決定するために設計者に
より使用されるレイアウト「設計ルール」は、必然的にそれらの限界に追い込ま
れる。すなわち、フィーチャは、フィーチャ間の電気的短絡を回避すべく充分に
離間させて間隔があけられるべく設計されるけれども、（緻密フォトリソグラフ
ィパターンニングにおいては避けることができない）不整合が、設計ルールが規
定された最小のフィーチャ間間隔にひどく違反する配置にフィーチャをレイアウ
トさせる。
【０００７】 相互接続スピードが、金属の密度、金属階層の数、相互接続長さ、相互接続形
状、能動素子特性などのような多くの要因に依存していることも知られている。
しかしながら、与えられた相互接続系については、スピードは、相互接続抵抗、
キャパシタンスおよび駆動電流によって直接的に決定される。材料の観点からは
、支配的な要因は、相互接続系に用いられる誘電体（または絶縁材料）材料の誘
電率である。誘電体は、相互接続配線を囲み、且つ相互接続の寄生キャパシタン
スに寄与する。この寄生キャパシタンスは、絶縁体の誘電率に直接的に比例する
。周知のように、誘電率の減小は、結果として、相互接続スピードの増大を引き
起こし、且つ相互接続（すなわち、異なる金属層）に消費される電力も低下させ
る。この実現は、集積回路における応用のための低誘電率材料の分野における実
質的な活性化に導く。
【０００８】 二酸化シリコン（集積回路において最も普通に採用される絶縁体である）の比
誘電率は、約４．０である。低誘電率材料としての応用のために現在リサーチさ
れる全ての材料は、２．０から４．０の範囲内の比誘電率を有している。しかし
ながら、最も低い誘電率を有する物質は、比誘電率が１の空気である。それゆえ
、誘電体としての空気の使用が最善の利益を提供するであろう。もちろん、この
ことは、当該産業において広く認識されている。
【０００９】 最近、金属配線間の空隙の使用が、可能性のある解決策として提案されている
。例えば、誘電率を低下させるための空隙の従来の使用法が開示されている、Ｊ
．Ｇ．Ｆｌｅｍｉｎｇ他による論文、「レベル内キャパシタンスを低下させるた
めの空隙構造の使用法（ＵＳＥ ＯＦ ＡＩＲ ＧＡＰ ＳＴＲＵＣＴＵＲＥＳ
ＴＯ ＬＯＷＥＲ ＩＮＴＲＡＬＥＶＥＬ ＣＡＰＡＣＩＴＡＮＣＥ）」、Ｄ
ＵＭＩＣ Ｃｏｎｆｅｒｅｎｃｅ ２２２Ｄ／９７／０１３９（１９９７年）、
を参照されたい。この論文は、参照によりここに組み込まれている。空隙の実現
は、キャパシタンスを低減するのを助けるけれども、従来の空隙の製作は、いく
つかの理由で実際的ではない。そのような理由の１つは、形成される空隙のサイ
ズおよび位置は、隣接する金属相互接続配線間の間隔に依存するということであ
る。間隔が特定の幅に成長したときは、空隙は金属配線のレベルの上方に延びる
（すなわち、より高いレベルに形成される）。続いて行われるＣＭＰ処理の間、
空隙は、残留物をトラップしおよび／または後工程のビア金属堆積における横梁
（ｓｔｒｉｎｇｅｒ）を形成して、拡げることができ、そしてそれは、結果とし
て歩留まりの低下を生じさせ得る。
【００１０】 図１Ｂは、空隙が金属配線間に意図的に製作されて、導電ビアにおける不整合
が生じたときに生じ得る問題を示している。例えば、基板５０が示されており、
金属配線５４、５６を有している。それから、誘電体層５２が、金属配線５４、
５６上に、空隙６２が形成されるようにして、堆積される。この例において、空
隙６２は金属配線５４、５６上に移動してしまったものとして示されているが、
誘電体層５２の高さは、依然として、誘電体層５２の上部を平坦化するために使
用される化学的機械的研磨（ＣＭＰ）工程によって、空隙６２が露出されないほ
ど、充分に厚い。何故ならば、導電ビア５８および６０における不整合が共通で
あり、誘電体層５２を貫通してビアホールが形成されるときに、空隙６２への通
路が画定されるからである。
【００１１】 図１Ｃの上面図に示されるように、導電ビア５８、６０を形成するために用い
られるビアホールの不整合は、金属配線５４、５６に沿う異なる位置となる。ビ
アホールが画定され且つ空隙６２への通路が作成されたときに、プロセスガスお
よび他の化学薬品が、空隙６２内にトラップされ得ることに留意されたい。さら
にまた、ビアホールを充填すべく、タングステンの堆積が行なわれるとき、化学
蒸着法（ＣＶＤ）工程を用いたタングステンの堆積は、タングステンに、空隙６
２の内壁６４を覆うようにさせることができる。これが生じたとき、導電性リン
クは、タングステン被覆された空隙６４を通して形成され得るとともに、導電ビ
ア５８、６０は、意図的でなく、電気的に接続されるかもしれない（すなわち、
電気的短絡を生じさせる）。もしもこれが生じたら、製作された回路全体は、そ
の意図された目的についての動作に失敗し、そしてそれはそれゆえ、生産におけ
る著しい低下を生じさせるであろう。
【００１２】 したがって、上述の点から見て、空隙を組み込み、しかしながら、導電ビアの
不整合に関連のある問題を有することなく、高速相互接続構造を作成するための
方法の必要性がある。
【００１３】 （発明の概要） 広く言えば、本発明は、空隙を有する高性能相互接続構造を作成する方法を提
供することにより、これらの必要性を満たすものである。本発明は、プロセス、
装置、システム、機器、または方法としてを含む、多数の手法に実現され得るこ
とを認識されるべきである。いくつかの、本発明の発明の実施形態が以下に説明
される。
【００１４】 一つの実施形態において、相互接続構造が開示されている。相互接続構造は、
複数の金属配線を有する第１の金属層、および第１の金属層上に画定される導電
ビア金属層を含んでいる。導電ビア金属層は、自己整合された導電ビアを画定す
べく形成されている。非コンフォーマル（ｎｏｎ−ｃｏｎｆｏｒｍａｌ）酸化物
層は、複数の空隙が、複数の金属配線間に配置されるように、第１の金属層およ
び導電ビア金属層上に画定される。キャップ酸化物層は、非コンフォーマル酸化
物上に画定される。この実施形態においては、次の金属層が画定される前に、導
電ビアの上面を露出させるべく、ＣＭＰ工程が実行され得る。空隙は、導電ビア
の不整合に関連付けられる問題なしに画定されることに留意されるべきである。
【００１５】 他の一つの実施形態においては、相互接続構造を作成する方法が開示されてい
る。この方法は、基板を設けること、および第１のレベル上に複数の金属配線を
形成することを含んでいる。それから、自己整合されたビアが、複数の金属配線
上に形成される。コンフォーマル酸化物層が、それから、少なくとも複数の金属
配線のいくつかの間に空隙が形成されるように、複数の金属配線および自己整合
されたビア上に堆積される。それゆえ、空隙は、相互接続構造に、より高いスピ
ードおよび性能を提供する。この好ましい実施形態においては、方法は、ボイド
を形成することなく高いアスペクト比の領域を充填すべく、コンフォーマル酸化
物層上に、キャップ酸化物層を堆積することをも含んでおり、そして、導電ビア
にまでＣＭＰ工程を実行する。
【００１６】 さらにその他の一つの実施形態においては、半導体チップの相互接続構造が開
示されている。相互接続構造は、（ａ）下層上に画定される複数の金属配線を有
する金属層と、（ｂ）当該導電ビア金属層が、自己整合された導電ビアを画定す
るように、第１の金属層上に画定される導電ビア金属層と、（ｃ）第１の金属層
上に画定される非コンフォーマル酸化物層であって、そして導電ビア金属層は、
複数の金属配線の少なくともいくつかの間に配置される複数の空隙を画定する、
非コンフォーマル酸化物層と、（ｄ）非コンフォーマル酸化物上に画定されるＨ
ＤＰ酸化物層と、を含んでいる。ＨＤＰ酸化物層は、ＣＭＰ工程が行なわれる前
に、導電ビア金属層間のトポグラフィックな変化を充填すべく形成されている。
【００１７】 発明の他の局面および利点は、発明の原理を実施例を介して説明する添付図面
に関連して採用される以下の詳細な説明から明白になるであろう。
【００１８】 （好ましい実施形態の詳細な説明） 本発明は、同様の参照番号が同様の構造的要素を示す、添付図面に関連付けら
れる以下の詳細な説明により容易に理解されるであろう。
【００１９】 高速相互接続構造を作成する方法のための発明が開示されている。以下の説明
において、本発明の完全な理解を提供するために多数の具体的な細目が述べられ
ている。しかしながら、当業者には、本発明が、これらの具体的な細目のいくつ
かまたは全てがなくても実行され得ることが、理解されるであろう。他の例にお
いては、本発明を不必要にあいまいにすることがないようにするため、よく知ら
れているプロセス動作は、詳細には説明されていない。
【００２０】 以下においては、議論は、まず、自己整合されたビア構造を作成するための方
法を画定する図２〜図５Ｋの参照を含んでいる。それから、図６Ａ〜図７Ｃは、
自己整合されたビア構造を実現する金属配線間の空隙の製作に焦点を合わせるで
あろう。
【００２１】 図２は、本発明の１つの実施形態に従って、多数の能動素子および製作された
層を有する半導体基板１００の横断面図である。図示のように、半導体基板１０
０は、半導体基板１００内に形成され且つポリシリコンゲート１１４に関連付け
られた拡散領域１１２を有する。半導体設計において、隣接する能動素子を分離
するために典型的に実現されたフィールド酸化物１１３も示されている。第１の
誘電体層１１９は、半導体基板１００、拡散領域１１２、ポリシリコンゲート１
１４、およびフィールド酸化物１１３の各部分を覆って堆積される。概して、第
１の誘電体層１１９は、その後に堆積される層のために実質的に平坦な上面を提
供すべく、続いて平坦化される堆積された二酸化シリコン（ＳｉＯ２）層のよう
に一般的に使用されるいかなる誘電体であっても良い。例として、第１の誘電体
層１１９は、化学機械研磨（ＣＭＰ）方法、または実質的に平坦な上面を提供す
るのに適する他の適切ないかなる方法を用いて平坦化しても良い。
【００２２】 一旦平坦化されると、底部バリア層１２０ｃが、第１の誘電体層１１９上に、
約１００×１０−１０ｍから約８００×１０−１０ｍの間の好ましい厚さに堆積
される。さらに好ましくは、底部バリア層１２０ｃは、約１５０×１０−１０ｍ
から約５００×１０−１０ｍの間の厚さに、そして最も好ましくは、約２００×
１０−１０ｍの厚さに堆積される。この実施形態においては、底部バリア層１２
０ｃは、第１の誘電体層１１９の上面上に平坦に堆積された窒化チタン（ＴｉＮ
）層である。もちろん、チタン（Ｔｉ）、またはチタン／窒化チタン（Ｔｉ／Ｔ
ｉＮ）の組合わせのような、他の適切なバリア層も使用しても良い。
【００２３】 一旦、底部バリア層１２０ｃが堆積されると、好ましくは約９９．５％のアル
ミニウムと約０．５％の銅を含むアルミニウム／銅（Ａｌ／Ｃｕ）混合物からな
る、相互接続金属層１２０ｂが底部バリア層１２０ｃ上に堆積される。相互接続
金属層１２０ｂは、好ましくは、約３，０００×１０−１０ｍと約１０，０００
×１０−１０ｍの間の、そしてさらに好ましくは約４，０００×１０−１０ｍと
約７，０００×１０−１０ｍの間の、そして最も好ましくは約５，０００×１０ −１０ ｍの厚さに堆積される。次に、約１００×１０−１０ｍと８００×１０− １０ ｍとの間の、より好ましくは約１５０×１０−１０ｍと６００×１０−１０ ｍとの間の、さらに好ましくは約３００×１０−１０ｍの厚さを有する好ましく
は窒化チタン（ＴｉＮ）からなる上部バリア層１２０ａが、相互接続金属層１２
０ｂ上に設けられる。上部バリア層１２０ａは、チタン／窒化チタン（Ｔｉ／Ｔ
ｉＮ）の組合わせであってもよい。さらに、上部バリア層１２０ａは、フォトリ
ソグラフィパターニング精度を改善するのを助ける良好な反射防止層（ＡＲＣ）
材料である。以下に述べられるように、層１２０ａ、１２０ｂ、および１２０ｃ
は、半導体基板１００に形成される相互接続装置に用いられ得る第１のレベルの
金属相互接続配線を形成すべく続いてパターニングされるであろう。したがって
、ポリシリコンゲート１１４および拡散領域１１２への導電ビアは、記述を容易
にするために示されていない。
【００２４】 図３は、本発明の一つの実施形態に従って上部バリア層１２０ａ上にエッチン
グストップ層１３０が堆積された後における図２の横断面を示している。エッチ
ングストップ層１３０は、約２００×１０−１０ｍと１，０００×１０−１０ｍ
との間の、より好ましくは、約３００×１０−１０ｍと８００×１０−１０ｍと
の間の、最も好ましくは、約６００×１０−１０ｍの、厚さを有する好ましくは
タングステンチタン（ＴｉＷ）層である。他の一つの実施形態においては、エッ
チングストップ層１３０は、図５Ｂおよび表Ａを参照して以下に非常に詳細に説
明されるであろうＣｌ２／ＢＣｌ３エッチング薬品をストップするのに適するタ
ングステン（Ｗ）層またはタングステンシリサイド（ＷＳｉ２）層であっても良
い。
【００２５】 図４は、エッチングストップ層１３０上に導電ビア金属層１４０ｂおよび上部
バリア層１４０ａが連続的に堆積された後における図３の横断面図を示している
。好ましくは、導電ビア金属層１４０ｂは、上述された相互接続金属層１２０ｂ
のそれと同様にアルミニウム／銅（Ａｌ／Ｃｕ）混合物である。好ましくは、導
電ビア金属層１４０ｂは、約３，０００×１０−１０ｍと約１０，０００×１０ −１０ ｍの間の、そしてさらに好ましくは、約４，０００×１０−１０ｍと約７
，０００×１０−１０ｍの間の、そして最も好ましくは、約５，０００×１０− １０ ｍの、厚さに堆積される。
【００２６】 一旦、導電ビア金属層１４０ｂが、適切な厚さに堆積されると、窒化チタン（
ＴｉＮ）層である上部バリア層１４０ａが、約１００×１０−１０ｍと約８００
×１０−１０ｍとの間の、最も好ましくは、約１５０×１０−１０ｍと約６００
×１０−１０ｍとの間の、さらに最も好ましくは約３００×１０−１０ｍの、厚
さに堆積される。この実施形態において、上部バリア層１４０ａは、上部バリア
層１２０ａのそれと同様であり、チタンと窒化チタン（Ｔｉ／ＴｉＮ）の組合せ
であっても良い。上述されたように、上部バリア層１４０ａは、フォトリソグラ
フィパターニング工程を改善するのを助ける良好な反射防止層（ＡＲＣ）材料で
ある。以下に示されるであろうように、導電ビア金属層１４０ｂおよび上部バリ
ア層１４０ａは、好ましくは、第１の金属層１２０ａ、１２０ｂ、および１２０
ｃから形成されるパターニングされた相互接続配線への電気的相互接続に用いら
れる自己整合導電ビアを画定すべく続いてパターニングされる。
【００２７】 図５Ａは、本発明の一つの実施形態に従って、上部バリア層１４０ａ上に、好
ましくは窒化シリコン（ＳｉＮ）層である、ハードマスク層１５０が堆積された
後における図４の横断面図を示している。好ましくは、ハードマスクは、約５０
０×１０−１０ｍと約２，０００×１０−１０ｍとの間の、そしてより好ましく
は、約７００×１０−１０ｍと約１，５００×１０−１０ｍとの間の、さらに最
も好ましくは、約１，０００×１０−１０ｍの、厚さに堆積される。一つの実施
形態において、ハードマスク層１５０は、図５Ｊの下方に示されるように、導電
ビア金属層１４０ｂおよび上部バリア層１４０ａのパターニングによって形成さ
れる結果的な導電ビアをパターニングするためにその後に使用される。ハードマ
スク層１５０のための他の適切な材料は、窒化シリコン（ＳｉＮ）層とほぼ同一
の厚さに堆積される二酸化シリコン（ＳｉＯ２）層、または酸窒化シリコン（Ｓ
ｉＯＮ）層であっても良い。
【００２８】 ハードマスク層１５０が堆積された後に、フォトレジスト層１６０が、ハード
マスク層１５０の上面の上にスピンコートされる。一つの実施形態において、フ
ォトレジスト層１６０は、約３，０００×１０−１０ｍと約１５，０００×１０ −１０ ｍとの間の、そしてより好ましくは約４，０００×１０−１０ｍと約９，
０００×１０−１０ｍとの間の、さらに最も好ましくは約５，０００×１０−１ ０ ｍの厚さに設けられる。概して、フォトレジスト厚は、図５Ｃに示されるよう
に、ハードマスク１５０上にいくらかのフォトレジストが残るように選択される
。
【００２９】 図５Ｂは、本発明の一つの実施形態に従って第１の誘電体層１１９上に堆積さ
れた最上部層の斜視図を示している。理解の容易さのために、下部金属配線上に
形成される導電ビアの自己整合特質の優位性を説明するために図５Ｂから図５Ｋ
においては最上部層のみが示される。この点において、フォトレジスト層１６０
は、（例えば、後述する図５Ｋに示されるように）層１２０ａ、１２０ｂ、およ
び１２０ｃからパターニングされる所望の金属相互接続配線特質形状のアウトラ
インを画定するために、従来のフォトリソグラフィ技術を用いてパターニングさ
れる。一旦、フォトレジスト層１６０が図示されるようにパターニングされると
、半導体ウェハは、２つのエッチング工程に供される（Ｅｔｃｈ―１）。第１の
エッチング工程は、ハードマスク１５０層の露出された領域を通してのエッチン
グによく適合されている、Ｏ２／ＣＨＦ３の化学的性質（後述の表Ｃに記述され
ている）を利用する。一旦、ハードマスク層１５０のエッチングが完了すると、
第２のＣｌ２／ＢＣｌ３エッチングの化学的性質（後述の表Ａに記述されている
）が上部バリア層１４０ａおよび導電ビア金属層１４０ｂを通してのエッチング
に用いられる。しかしながら、上述したように、エッチングストップ層１３０は
、一旦導電ビア金属層１４０ｂが除去されたら、さらに何らかの物質が除去され
ないようにエッチング薬品を停止させるのに、むしろ非常に適している。
【００３０】 図５Ｃは、本発明の一つの実施形態に従って図５ＢにおいてＥｔｃｈ―１のエ
ッチング工程が行なわれた後に結果として得られる構造を示している。それゆえ
、この展望は、パターニングされたフォトレジスト層１６０’が、下に位置する
面を保護しない領域において導電ビア金属層１４０ｂおよび上部バリア層１４０
ａが完全に除去されることを説明する。Ｅｔｃｈ―１プロセスの後、フォトレジ
スト層１６０'は、約１，０００×１０−１０ｍと約２，５００×１０−１０ｍ
との間の、そして最も好ましくは約２，０００×１０−１０ｍの、厚さを持って
残るであろう。最も重要なことは、ハードマスク層１５０、上部バリア層１４０
ａおよび導電ビア金属層１４０ｂを通してのエッチングに用いられるエッチング
の化学的性質は、第２のＣｌ２／ＢＣｌ３エッチングの化学的性質がチタンタン
グステン（ＴｉＷ）、タングステン（Ｗ）、またはタングステンシリサイド（Ｗ
Ｓｉ２）を全くエッチングしないので、実質的にエッチストップ層１３０を通さ
ないことである。
【００３１】 図５Ｄは、本発明の一つの実施形態に従って、エッチングストップ層１３０を
除去するのに用いられるもう一つのエッチング（Ｅｔｃｈ―２）工程を説明して
いる。好ましくは、エッチングストップ層１３０を除去するために、後述の表Ｂ
に記述されるＢＣｌ３／ＳＦ６の化学的性質が用いられる。一旦、Ｅｔｃｈ―２
が、パターニングされたフォトレジスト１６０'およびハードマスク１５０によ
って保護されていない領域上のエッチングストップ層１３０を除去すると、上部
バリア層１２０ａが露出されるであろう。Ｅｔｃｈ―２の間、パターニングされ
たフォトレジスト１６０'の大部分は、実質的に除去されるであろうが、下に位
置するハードマスク１５０も、上部バリア層１４０ａおよび導電ビア金属層１４
０ｂの保護を助けるであろう。しかしながら、フォトレジスト１６０'が全く残
らないのを確実にするために、次の工程に進む前に従来のレジスト剥離工程が行
なわれる。
【００３２】 図５Ｅは、本発明の一つの実施形態に従って、ハードマスク層１５０上に形成
されるフォトレジストマスクパターン１５２および他のエッチング工程（Ｅｔｃ
ｈ―３）を示している。フォトレジストマスクパターン１５２は、好ましくは、
自己整合された導電ビアの位置を画定するために用いられるＥｔｃｈ―３工程か
らハードマスク１５０の選択された領域を保護するためにハードマスク１５０上
にパターニングされる。特に、結果として得られる導電ビア（すなわち、導電ビ
ア金属層１４０ｂおよび上部バリア層１４０ａにより形成される）が、フォトレ
ジストマスクパターン１５２の下に位置している。図示されているように、フォ
トレジストマスクは、若干不整合（すなわち、右にシフトされている）されてい
る。これらの不整合は、共通であり、そして、非常に厳しい許容誤差の範囲内で
次第により小さなフィーチャをパターニングすることの必要性に伴って、より厳
密になってしまう。そのように、フォトレジストマスク１５２の一部分は、上部
バリア層１２０ａの一部の上に、そして導電ビア金属層１４０ｂおよび上部バリ
ア層１４０ａの側壁に付設される。それゆえ、ハードマスク１５０の左側部分は
、保護されず、それによって、後述する図６Ａに図解されているように、より薄
い導電ビア構造を形成させるであろう。フォトレジストによって一旦パターニン
グされると、Ｅｔｃｈ―３は、好ましくは、フォトレジストマスクパターン１５
２によって覆われていないハードマスク１５０の領域を除去するのに用いられる
。このように、Ｅｔｃｈ―３は、後述の表Ｃに記述される上述したＯ２／ＣＨＦ ３ の化学的性質を実現する。
【００３３】 図５Ｆは、半導体装置の表面全体にわたって画定され得る他の代表的なパター
ン（すなわち相互接続配線）を示している上面図である。この例においては、領
域１８０は、ハードマスク層１５０および上部バリア層１２０ａの一部の上に画
定される例としてのフォトレジストパターン１５２を説明している。フォトレジ
ストマスクパターン１５２'の下で導電ビアが最終的に存在するであろう他の領
域も示されている。本発明の結果として得られるビア構造は、自己整合され、且
つ下に存在するハードマスク層１５０（すなわち、図５Ｋに示されるような）の
輪郭（すなわち、外形）の外側に画定されることはないので、従来技術のリーク
電流および短絡の問題は最早存在しないであろう。
【００３４】 図５Ｇは、隣接する相互接続配線上のフォトレジストパターン１５２の次に画
定されるフォトレジストパターン１５２'を示す図５Ｆの上面図である。後述の
図６Ｂに示されるように、隣接する導電ビアが互いにすぐそばに設計され、且つ
フォトレジストパターンが、ほぼ適合するときでさえも、結果的な導電ビア金属
層１４０は、依然として、下に位置する相互接続配線１２０に完全に整合される
であろう。
【００３５】 他の実施形態において、不整合により生じるより薄いビアの生成を回避するた
めに、設計者は、フォトレジストマスクパターン１５２、１５２'を画定するた
めに用いられるレチクルパターンのリサイズ（サイズ変更）を単に実施して良い
。図５Ｈに示されるように、フォトレジスト層をパターン化するのに用いられる
レチクルマスクのサイズを増大させるべく、且つより大きな形状を有するフォト
レジストマスク１５２および１５２'を画定すべく、リサイズが実施される。こ
のように、図５Ｅに示される結果として得られるフォトレジストマスクパターン
１５２は、最終的な導電ビアが後に存在するであろう、ハードマスク層１５０の
上面を完全に覆ってもよく、且つ後述の図５ＪにおいてＥｔｃｈ―４が行なわれ
る。
【００３６】 図５Ｉは、フォトレジストパターン１５２および１５２'のサイズを増大させ
るべくリサイズが行なわれた後の図５Ｇの上面図である。しかしながら、隣接す
る相互接続配線上に２つの隣接して配置されるフォトレジストパターン１５２お
よび１５２'が存在するので、フォトレジスト材料は、融合しがちである。従来
技術の設計においては、不整合によりビアマスクが融合されると、導電ビアは必
然的に誤った電気的相互接続（すなわち、２つの隣接する相互接続配線が偶発的
に一緒に短絡されてしまうこと）を生成する一つの大きな導電ビアとして形成さ
れる。それゆえ、図５Ｉに示されるように仮にフォトレジストパターン１５２お
よび１５２'が融合されたとしても、結果的なビアが、依然として間隔をあけら
れ且つ後述の図６Ｄに示されるように完全に整合されるであろうことを実現する
ことが重要である。
【００３７】 図５Ｊにおいて、一旦、フォトレジスト材料が剥離されると、ハードマスクパ
ターン１５０'が、上部バリア層１４０ａ上に残り、それによってハードマスク
パターン１５０の下に位置する領域を画定し、そしてそこでは、図５Ｋに示され
るように、結果としての導電ビア１４０が存在するであろう。したがって、Ｅｔ
ｃｈ―４工程の間、ハードマスクパターン１５０'で覆われない全領域およびエ
ッチングストップ層１３０が除去され、それによって伝導性相互接続配線１２０
および導電ビア金属層１４０（残りのハードマスク１５０″とともに）を画定す
る。すなわち、Ｅｔｃｈ―４は、好ましくは、導電ビア金属層１４０ｂおよび上
部バリア層１４０ａを通って下がりエッチングストップ層１３０へ、そして上部
バリア層１２０ａ、相互接続金属層１２０ｂ、および底部バリア層１２０ｃを介
して下の第１の誘電体層１１９へエッチングするのによく適合するＣｌ２／ＢＣ
ｌ３の化学的性質（後述の表Ａに記述されている）である。結果として、図５Ｋ
は、下に位置する伝導性相互接続配線１２０に完全に自己整合される被覆導電ビ
ア１４０を有する結果的な伝導性相互接続配線１２０を示している。従来技術の
図１Ａ〜図１Ｃにおけるように、伝導性相互接続配線１２０のエッジを超えてビ
アの重なりが生じることがないことは認識されるべきである。
【００３８】 図６Ａは、本発明の一つの実施形態に従って、自己整合される導電ビア１４０
を有する第１の金属レベル上の相互接続配線１２０の横断面図を示している。こ
の実施形態において、隣接する金属配線の間の空隙を有する伝導性配線１２０を
形成するために、非コンフォーマル（ｎｏｎ−ｃｏｎｆｏｒｍａｌ）酸化物２０
０が、相互接続配線１２０および導電ビア１４０の上に堆積される。図に示され
るように、非コンフォーマル酸化物２００は、隣接する金属相互接続配線１２０
間に空隙２０２を形成するであろう。空隙２０２は、それゆえ、減小されたフィ
ーチャ間容量に起因して、相互接続配線の性能をより高いスピードに増大させる
ことを可能とするであろう。この実施形態において、非コンフォーマル酸化物２
００は、好ましくは、相互接続配線１２０および導電ビア１４０の両方の上に非
非コンフォーマルに堆積されるであろうプラズマエンハンス化学蒸着法（ＰＥＣ
ＶＤ）により形成された酸化物である。代替的に、非コンフォーマル酸化物２０
０は、バイアス電力の印加なしにチャンバ内で工程する高密度プラズマ（ＨＤＰ
）堆積工程を用いても堆積することができる。いずれのケースにおいても、非コ
ンフォーマル酸化物２００は、隣接する相互接続配線１２０の間に、空隙２０２
を残すべく形成されるべきである。
【００３９】 この好ましい実施形態において、相互接続配線１２０の間の分離間隔は、好ま
しくは約２，０００Åと約８，０００Åとの間、そして最も好ましくは約４，０
００Åである。もちろん、分離間隔は、固有のＩＣ設計および実現されるミクロ
ン技術に実際に依存する。相互接続配線１２０間の分離間隔が増すにつれて、相
互接続配線１２０間における空隙２０２の作成することがより困難になるであろ
う。好ましい実施形態において、非絶縁酸化物２００は、好ましくは１，０００
×１０−１０ｍと約５，０００×１０−１０ｍとの範囲の間、そして最も好まし
くは約２，５００×１０−１０ｍである厚さに堆積される。
【００４０】 図６Ｂは、本発明の一つの実施形態に従って、ＨＤＰ堆積工程が行なわれた後
の図６Ａの構造を示している。ＨＤＰ堆積は、非コンフォーマル酸化物２００上
に酸化物２０４を堆積すべく形成されている。周知のように、ＨＤＰ堆積は、空
所の形成なしに、高アスペクト比領域を充填すべく構成されるであろう。それゆ
え、酸化物２０４は、導電ビア１４０の最上部よりも高いレベルに堆積されるよ
うに形成されるべきである。一旦、酸化物２０４が堆積されると、構造は、堆積
された酸化物層の上面を平坦化させるべく化学機械研磨（ＣＭＰ）工程を経て処
理され得る。
【００４１】 好ましくは、ＣＭＰ工程は、導電ビア１４０から酸化物層２０４および非コン
フォーマル酸化物２００の最上部を除去すべく構成されているであろう。ＣＭＰ
工程の間に、図６Ｃに図解されたように、導電ビア１４０の金属を露出させるべ
くハードマスク１５０″が除去されることが好ましい。一旦、ＣＭＰ工程が行な
われると、金属層２０６は、全面にわたって堆積され、それからパターニング工
程が続いて行なわれ得る。
【００４２】 パターニング工程は、各々導電ビア１４０に導電接触される金属フィーチャ２
０６ａおよび２０６ｂを画定すべく構成されるであろう。最も好ましい実施形態
においては、導電性金属配線２０６ａおよび２０６ｂは、また、相互接続配線１
２０に関連して議論した通り金属材料のサンドイッチとなる。本実施形態の自己
整合される導電ビアを実現した結果として、空隙２０２上に侵入するかもしれな
い導電ビアにおける不整合を持つことの心配なしに相互接続配線１２０間の空隙
２０２を集積化することも可能である。すなわち、相互接続配線１２０と導電ビ
ア１４０との間に不整合がないので、空隙２０２が、ガス、処理薬品およびそれ
と同種のものを空隙２０２内に導入するかもしれない不整合のビアホールに露出
することはないであろう。加えて、タングステン堆積工程の間に空隙がタングス
テンで堆積される問題も除去され、それによって相互接続配線１２０に沿う短絡
の危険を回避する。
【００４３】 図７Ａは、空隙２０２が自己整合されたビア構造と共に用いられる本発明の他
の実施形態を示している。この実施形態においては、非コンフォーマル酸化物２
００が空隙２０２を形成すべく堆積された後は、ヒドロジェンシルセスキオクサ
ン（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ（ＨＳＱ））層が非コン
フォーマル酸化物２００上にスピンコートされる。このようにして、ＨＳＱ層２
０５は、スピンコートされた（あるいは大きなトポグラフィ的な変動を有する外
面でさえも）構造全体にわたり、高アスペクト領域に充填すべく設計された主と
してスピン・オン・ガラス（ＳＯＧ）材料である。この実施例において、ＨＳＱ
層２０５は、導電ビア１４０間の領域に充填される。
【００４４】 一旦、ＨＳＱ層がスピンコートされると、この方法は、図７Ｂに示されるよう
に、ＨＤＰ堆積に進むであろう。ＨＤＰ堆積は、それゆえ、非コンフォーマル酸
化物２００だけでなく、ＨＳＱ層２０５上に酸化物２０４を堆積するであろう。
さて、ＨＤＰ酸化物２０４が堆積されると、図７Ｃに示されるように、堆積され
た酸化物の上面を平坦化するのにＣＭＰ工程が用いられる。上述されたように、
ＣＭＰ工程は、好ましくは、酸化物を導電ビア１０４の最上部の金属部まで除去
すべく構成されている。したがって、ハードマスク１５０″は、後工程で堆積さ
れ且つパターニングされる金属配線２０６ａおよび２０６ｂに対して、良好な伝
導性のコンタクトが、形成され得る。
【００４５】 後述の表Ａから表Ｃは、Ｅｔｃｈ―１、Ｅｔｃｈ―２、Ｅｔｃｈ―３、および
Ｅｔｃｈ―４として説明された種々のプラズマチャンバエッチング工程を実行す
るのに用いられる例示的なパラメータを説明するために提供されている。どのタ
イプのプラズマエッチャーも使用されてよいが、好ましいエッチャーは、カリフ
ォルニア、フレモントのラムリサーチ社（Ｌａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐ
ｏｒａｔｉｏｎ）から入手されるであろう。特定の実施例においては、ラムリサ
ーチ９６００ＳＥが、表Ａおよび表Ｂのエッチング工程を実行するのに用いられ
てよい。同様の方法で、ラムリサーチ４５２０ＸＬが、表Ｃのエッチング工程を
実行するのに用いられてよい。さらに、次のパラメータは、例えば「６インチウ
ェハ」に関連しているけれども、パラメータは、半導体装置の製造に採用された
ような、種々のサイズおよび形状の基板に適合させるべく変更されてもよい。さ
らにまた、ここに説明された自己整合導電ビアは、０．３５、０．２５、０．１
８、０．１５およびより小さなミクロン技術プロセスにて製作されてもよい。
【００４６】
【表１】
【００４７】
【表２】
【００４８】
【表３】
【００４９】 上述した発明は、理解の明確さを目的として幾分か詳細に説明されてきたが、
添付された特許請求の範囲の視野の範囲内において特定の変更および修正が実施
されてもよいことが分かるであろう。したがって、呈示した実施形態は、説明的
なものとして、且つ限定的にではなく考慮されるべきであり、該発明はここに与
えられた詳細に限定されることはなく、添付された特許請求の範囲の視野および
均等物の範囲内で変更されてもよい。
【図面の簡単な説明】
【図１Ａ】 不整合の金属コンタクトを有する従来の半導体装置の横断面図。
【図１Ｂ】 不整合が、金属配線間に形成される空隙内に開口を生じさせ得るケースを示す
断面図。
【図１Ｃ】 導電ビアの形成が空隙内でのタングステンの堆積を生じさせ且つ結果として電
気的短絡を生じた図１Ｂの上面図。
【図２】 本発明の一つの実施形態に従って多数の活性装置と製作された層を有する半導
体基板の横断面図。
【図３】 本発明の一つの実施形態に従って上面バリア層上にエッチングストップ層が堆
積された後における図２の横断面図。
【図４】 本発明の一つの実施形態に従ってエッチングストップ層上に導電ビア金属層お
よび反射防止層が連続的に堆積された後における図３の横断面図。
【図５Ａ】 本発明の一つの実施形態に従って反射防止層上にハードマスク層およびフォト
レジスト層が連続的に堆積された後における図４の横断面図。
【図５Ｂ】 本発明の一つの実施形態に従って第１の誘電体層上に堆積された最上部層の斜
視図。
【図５Ｃ】 本発明の一つの実施形態に従って図５Ｂにエッチング工程が行なわれた後に結
果として得られる構造を示している斜視図。
【図５Ｄ】 本発明の一つの実施形態に従ってエッチングストップ層の一部を除去するため
に用いられる他のエッチング工程を示している斜視図。
【図５Ｅ】 本発明の一つの実施形態に従って、残っているハードマスク層上に形成される
ビアのフォトレジストマスクパターンおよび他のエッチング工程を示している斜
視図。
【図５Ｆ】 本発明の一つの実施形態に従って、半導体装置の表面全体にわたって画定され
得る他の代表的な相互接続パターンおよびそれに関連するビアのフォトレジスト
マスクパターンを示している上面図。
【図５Ｇ】 本発明の一つの実施形態に従って、半導体装置の表面全体にわたって画定され
得る他の代表的な相互接続パターンおよびそれに関連するビアのフォトレジスト
マスクパターンを示している上面図。
【図５Ｈ】 本発明の一つの実施形態に従って、半導体装置の表面全体にわたって画定され
得る他の代表的な相互接続パターンおよびそれに関連するビアのフォトレジスト
マスクパターンを示している上面図。
【図５Ｉ】 本発明の一つの実施形態に従って、半導体装置の表面全体にわたって画定され
得る他の代表的な相互接続パターンおよびそれに関連するビアのフォトレジスト
マスクパターンを示している上面図。
【図５Ｊ】 本発明の一つの実施形態に従って、導電ビア構造の配置を画定するために用い
られる残りのハードマスクパターンを示している斜視図。
【図５Ｋ】 本発明の一つの実施形態に従って、相互接続配線上に形成される結果的に得ら
れる相互接続配線および整列された導電ビア構造を示している斜視図。
【図６】 図６Ａ乃至図６Ｃは、金属層および自己整合されたビアの間に空隙を作成する
ための方法のを示している工程断面図。
【図７】 図７Ａ乃至図７Ｃは、金属層および自己整合されたビアの間に空隙を形成すべ
く酸化物層を堆積するための代替的な方法を示している工程断面図。
【符号の説明】
１２０ 金属配線 １４０ 導電ビア ２００ 非コンフォーマル酸化物 ２０２ 空隙 ２０４ キャップ酸化物
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH09 HH18 HH19 HH23 HH28 HH33 JJ01 JJ09 JJ18 JJ19 JJ23 JJ28 JJ33 KK01 KK04 KK09 KK18 KK19 KK28 KK33 LL04 MM08 MM13 NN06 NN07 NN19 QQ03 QQ08 QQ09 QQ10 QQ11 QQ24 QQ28 QQ48 RR01 RR04 RR06 RR09 RR29 SS15 SS21 WW01 WW02 XX01 XX03 XX04 XX25 XX27

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 複数の金属配線を有する第１の金属層と、 前記第１の金属層上に画定され、自己整合された導電ビアを画定している導電
    ビア金属層と、 前記複数の金属配線間に配置される複数の空隙を画定して、前記第１の金属層
    および前記導電ビア金属層上に画定される非コンフォーマル酸化物層と、 前記非コンフォーマル酸化物上に画定されるキャップ酸化物層と、 を備えた相互接続構造。
  2. 【請求項２】 前記非コンフォーマル酸化物は、ＰＥＣＶＤ酸化物および非バイアスＨＤＰ酸
    化物のうちの１つである請求項１記載の相互接続構造。
  3. 【請求項３】 前記非コンフォーマル酸化物層の上で且つ前記キャップ金属層の下に配置され
    るＨＳＱ層をさらに備えた請求項１記載の相互接続構造。
  4. 【請求項４】 前記キャップ金属層は、ＨＤＰ酸化物である請求項１記載の相互接続構造。
  5. 【請求項５】 前記複数の金属配線間の分離間隔は、約２，０００×１０−１０ｍと約８，０
    ００×１０−１０ｍとの間で変化する請求項１記載の相互接続構造。
  6. 【請求項６】 前記非コンフォーマル酸化物層は、約１，０００×１０−１０ｍと約５，００
    ０×１０−１０ｍとの間の厚さを有する請求項１記載の相互接続構造。
  7. 【請求項７】 前記第１の金属層は、いかなるレベルの相互接続構造においても画定され、且
    つ前記導電ビア金属層は、前記第１の金属層上に画定される請求項１記載の相互
    接続構造。
  8. 【請求項８】 相互接続構造を作成する方法であって、 基板を提供する工程と、 第１のレベル上に複数の金属配線を形成する工程と、 前記複数の金属配線上に自己整合されたビアを形成する工程と、 少なくとも前記複数の金属配線のいくつかの間に空隙が形成されるように、前
    記複数の金属配線および前記自己整合されたビア上にコンフォーマル酸化物層を
    堆積する工程と、 を有する相互接続構造を作成する方法。
  9. 【請求項９】 ボイドを形成することなく高いアスペクト比の領域を充填すべく、前記コンフ
    ォーマル酸化物層上に、キャップ酸化物層を堆積する工程を更に有する請求項８
    記載の相互接続構造を作成する方法。
  10. 【請求項１０】 前記キャップ酸化物層は、ＨＤＰ酸化物堆積技法を用いて堆積される請求項９
    記載の相互接続構造を作成する方法。
  11. 【請求項１１】 前記キャップ酸化物層および前記非コンフォーマル酸化物層を、前記自己整合
    されたビアを露出させるべく、化学的機械的研磨する工程を更に有する請求項９
    記載の相互接続構造を作成する方法。
  12. 【請求項１２】 前記研磨されたキャップ酸化物層、前記非コンフォーマル酸化物層、および前
    記露出された自己整合されたビアの上に金属層を堆積する工程と、 少なくとも１つが、前記露出された自己整合されたビアに電気的に接触する金
    属配線を画定すべく前記金属層をパターニングする工程と、 を更に有する請求項１１記載の相互接続構造を作成する方法。
  13. 【請求項１３】 半導体チップの相互接続構造であって、 下層上に画定される複数の金属配線を有する金属層と、 前記第１の金属層上に画定され、自己整合された導電ビアを画定している導電
    ビア金属層と、 前記複数の金属配線の少なくともいくつかの間に配置される複数の空隙を画定
    して、前記第１の金属層および前記導電ビア金属層上に画定される非コンフォー
    マル酸化物層と、 前記非コンフォーマル酸化物上に画定されるＨＤＰ酸化物層であって、該ＨＤ
    Ｐ酸化物層は、前記導電ビア金属層間の形態上の変化を充填すべく形成されてい
    るＨＤＰ酸化物層と、 を備えた半導体チップの相互接続構造。
  14. 【請求項１４】 前記非コンフォーマル酸化物は、ＰＥＣＶＤ酸化物および非バイアスＨＤＰ酸
    化物のうちの１つである請求項１３記載の半導体チップの相互接続構造。
  15. 【請求項１５】 前記非コンフォーマル酸化物層と前記ＨＤＰ酸化物層との間に配置されるＨＳ
    Ｑ層をさらに具備する請求項１４記載の半導体チップの相互接続構造。
  16. 【請求項１６】 前記複数の金属配線間の分離間隔は、約２，０００×１０−１０ｍと約８，０
    ００×１０−１０ｍとの間で変化する請求項１３記載の半導体チップの相互接続
    構造。
  17. 【請求項１７】 前記非コンフォーマル酸化物層は、約１，０００×１０−１０ｍと約５，００
    ０×１０−１０ｍとの間の厚さを有する請求項１３記載の半導体チップの相互接
    続構造。
  18. 【請求項１８】 前記下層は、金属配線、導電ビア、および絶縁層のうちの少なくとも一部であ
    る請求項１３記載の半導体チップの相互接続構造。
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