KR100712517B1 - 에어 갭 구조를 갖는 반도체 소자의 인터포저 - Google Patents

에어 갭 구조를 갖는 반도체 소자의 인터포저 Download PDF

Info

Publication number
KR100712517B1
KR100712517B1 KR1020050063761A KR20050063761A KR100712517B1 KR 100712517 B1 KR100712517 B1 KR 100712517B1 KR 1020050063761 A KR1020050063761 A KR 1020050063761A KR 20050063761 A KR20050063761 A KR 20050063761A KR 100712517 B1 KR100712517 B1 KR 100712517B1
Authority
KR
South Korea
Prior art keywords
metal wiring
interposer
wiring line
hole
semiconductor substrate
Prior art date
Application number
KR1020050063761A
Other languages
English (en)
Other versions
KR20070009846A (ko
Inventor
김창현
김경호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050063761A priority Critical patent/KR100712517B1/ko
Priority to US11/485,535 priority patent/US8084840B2/en
Priority to JP2006194689A priority patent/JP2007027754A/ja
Priority to DE102006033039A priority patent/DE102006033039A1/de
Publication of KR20070009846A publication Critical patent/KR20070009846A/ko
Application granted granted Critical
Publication of KR100712517B1 publication Critical patent/KR100712517B1/ko
Priority to US13/299,808 priority patent/US20120074530A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자 및 반도체 소자가 이용되는 인터포저가 개시된다. 상기 인터포저는, 적어도 하나의 위치에서 홀이 형성되는 반도체 기판과, 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인과, 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단 및 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하며, 상기 금속 배선라인과 외부의 반도체 집적회로를 전기적으로 연결하는 접촉수단을 구비하는 것을 특징으로 한다.
인터포저, 절연층, 에어 갭

Description

에어 갭 구조를 갖는 반도체 소자의 인터포저{Interposer of semiconductor device having air gap structure}
도 1은 종래의 인터포저를 이용한 반도체 소자를 나타낸 구성도이다.
도 2는 종래의 멀티칩 패키지에서 각 칩의 예시적인 연결관계를 나타낸 도면이다.
도 3은 본 발명에 따른 인터포저의 구조를 나타낸 구성도이다.
도 4는 본 발명에 따른 인터포저를 제작하는 과정을 나타낸 도면이다.
도 5는 본 발명에 따른 반도체 소자의 일 예를 나타낸 구성도이다.
도 6은 본 발명에 따른 멀티칩 패키지를 나타낸다.
도 7은 반도체 소자를 PCB에 연결하는 예를 나타낸 도면이다.
도 8은 반도체 소자를 PCB에 연결하는 다른 예를 나타낸 도면이다.
본 발명은 반도체 소자의 구조에 관한 것으로, 구체적으로는 반도체 소자의 인터포저의 구조에 관한 것이다.
반도체 소자는 반도체 기판에 복수개의 트랜지스터들, 저항들 및 커패시터 등의 단위소자(element) 들이 형성되고 이들 단위소자들을 전기적으로 연결하여 반도체 집적회로를 구성한다. 그리고 반도체 소자를 이루는 단위소자들은 배선을 통하여 서로 연결된다.
한편 현재의 기술중에는 고속동작을 위해 개발된 반도체 소자들은 금속 배선이 반도체 집적회로 내부에 설치하지 않고, 별도의 인터포저(interposer)를 통해 각 단위소자들을 전기적으로 연결한다.
도 1은 종래의 인터포저를 이용한 반도체 소자를 나타낸 구성도이다.
도 1을 참조하면, 반도체 소자(10)는 인터포저(11) 및 반도체 집적회로(12)로 구성되며, 인터포저(11) 내부는 반도체 기판(14), 금속 배선(16), 층간 절연막(ILD(InterLayer Dielectric); 18)을 포함한다. 반도체 기판(14)은 인터포저(11)의 금속 배선(16)을 고정하고, 반도체 집적회로(12)와의 결합에 이용된다. 금속 배선(16)은 반도체 집적회로(12)의 단위 소자들을 접촉 수단(19)을 통해 전기적으로 연결한다. 한편, 금속 배선(16)은 반도체 기판(14)과 층간 절연막(18)을 통해 절연된다.
이러한 층간 절연막(18)은 일반적으로 SiO2 등의 절연물질을 사용한다. 하지만, 이러한 물질은 유전률(dielectric constant; ε)이 공기보다 크다. 이로 인해, 층간 절연막(18)에 의한 내부기생용량 증가로 인해 토탈 커패시턴스(C)가 커서, 반도체 소자의 신호전달에 필요한 반응 속도가 느리다. 즉, τ = R*C에서 τ가 증가하여 전체적인 반도체 소자의 동작 반응 속도는 느릴 수밖에 없다.
따라서, 유전률이 작은 층간 절연막의 필요성이 대두된다.
특히, 여러 개의 반도체 칩을 하나의 반도체 소자로 연결하는 멀티칩 패키지의 경우에는, 반도체 칩들 사이를 연결하는 금속 배선의 커패시턴스 로딩(capacitance loading)이 문제가 된다.
도 2는 종래의 멀티칩 패키지에서 각 칩의 예시적인 연결관계를 나타낸 도면이다.
도 2(a)는 2 개의 반도체 칩이 병렬로 연결된 멀티칩 패키지를 나타내며, 도 2(b)는 2 이상의 반도체 칩이 적층된 멀티칩 패키지를 나타내며, 도 2(c)는 2 이상의 반도체 칩이 병렬과 적층된 구조를 갖는 멀티칩 패키지를 나타낸다.
멀티칩 패키지에서, 각 반도체 칩 사이의 배선을 도 2에 도시된 바와 같이 기판 상 또는 기판 속의 금속 배선을 통해 연결하면, 연결 배선이 갖는 큰 커패시턴스 로딩으로 인해, 반도체 소자의 반응 속도가 느리다. 이러한 금속 배선으로 인한 커패시턴스 로딩 문제는 고속으로 동작하는 집적회로의 제작에 장애가 된다.
또한, 도 2에 도시된 바와 같이 기판 상에 금속 배선을 통해 각 반도체 칩을 연결하는 경우에는 멀티 칩 패키지가 차지하는 면적이 증가하고 이에 따라 반도체 소자의 제작비용이 증가하는 문제가 있다.
이러한 멀티칩 패키지에서도 인터포저를 이용하여 구성할 수 있지만, 이 경우에도, 인터포저 내의 층간 절연막(ILD)의 유전률이 크기 때문에, 절연층으로 인한 커패시턴스 로딩 문제가 여전히 남게 된다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 인터포저 절연층의 유전률을 작게 하여 커패시턴스를 줄일 수 있는 인터포저를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 인터포저 절연층으로 인한 커패시턴스를 줄여 동작 반응속도를 향상시킨 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 동작 반응 속도가 빠르고 설치 면적이 적은 멀티 칩 패키지를 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 반도체 장치의 인터포저는, 적어도 하나의 위치에서 홀이 형성되는 반도체 기판과, 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인과, 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단 및 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하며, 상기 금속 배선라인과 외부의 반도체 집적회로를 전기적으로 연결하는 접촉수단을 구비하는 것을 특징으로 한다.
상기 금속 배선 라인은 상기 접촉 수단으로 상기 에어 갭 내에 고정될 수 있다. 또한, 상기 절연 수단은 MEMS(Micro electro mechanical System)을 이용하여 제작될 수 있다.
본 발명의 다른 특징에 의하면, 반도체 소자는, 적어도 하나의 위치에서 홀이 형성되는 반도체 기판과, 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인과, 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단 및 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하는 접촉수단을 포함하는 인터포저, 및 트랜지스터, 커패시터, 또는 저항 등의 구성요소를 포함하는 회로부, 및 상기 회로부와 상기 인터포저의 접촉수단을 연결하기 위한 패드를 포함하는 반도체 집적회로를 구비하며, 상기 접촉수단 및 상기 패드를 통하여, 상기 금속 배선라인과 상기 반도체 집적회로가 전기적으로 연결되는 것을 특징으로 한다.
상기 금속 배선 라인은 상기 접촉 수단으로 상기 에어 갭 내에 고정될 수 있다. 또한, 상기 반도체 집적회로는 내부 구성요소의 전기적 연결을 위한 금속 배선을 포함하지 않을 수 있다. 또한, 상기 절연 수단은 MEMS(Micro electro mechanical System)을 이용하여 제작될 수 있다.
상기 인터포저의 면적은 상기 반도체 집적회로의 면적과 같고, 상기 인터포저는 PCB 와의 연결을 위한 외부 패드를 더 포함하고, 상기 외부 패드는 본딩 수단을 통해 상기 PCB와 연결된다.
상기 인터포저의 면적은 상기 반도체 집적회로의 면적보다 크고, 상기 인터포저는 PCB 와의 연결을 위한 외부 패드를 더 포함하고, 상기 외부 패드는 상기 인터포저와 상기 반도체 집적회로가 접합되고 남는 여유 면적에 형성되며, 본딩 수단을 통해 상기 PCB와 연결된다.
본 발명의 다른 특징에 의하면, 멀티칩 패키지는, 적어도 하나의 위치에서 홀이 형성되는 반도체 기판과, 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인과, 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단 및 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하는 접촉수단을 포함하는 인터포저, 및 트랜지스터, 커패시터, 또는 저항 등의 구성요소를 포함하는 회로부, 및 상기 회로부와 상기 인터포저의 접촉수단을 연결하기 위한 패드를 포함하는 다수개의 반도체 집적회로를 포함하며, 상기 인터포저는, 상기 다수개의 반도체 집적회로와 접합되며, 상기 접촉수단을 통해 상기 각 반도체 집적회로의 회로부와 연결된다.
본 발명의 다른 특징에 의하면, 반도체 소자의 인터포저 제작 방법은, 반도체 기판 상에 포토 레지스터를 형성하는 단계, 상기 반도체 기판 상에서 상기 포토 레지스터를 이용하여 홀을 형성하는 단계, 상기 포토 레지스터를 제거하는 단계, 및 상기 홀과 금속 배선 사이에 에어 갭이 존재하도록 상기 홀 내부에 상기 금속 배선을 형성하는 단계를 포함한다.
본 발명의 또 다른 특징에 의하면, 반도체 소자의 인터포저 제작 방법은, 제1 반도체 기판 상에 포토 레지스터를 형성하는 단계, 상기 제1 반도체 기판 상에서 상기 포토 레지스터를 이용하여 홀을 형성하는 단계, 상기 포토 레지스터를 제거하는 단계, 상기 홀과 금속 배선 사이에 에어 갭이 존재하도록 상기 홀 내부에 상기 금속 배선을 형성하는 단계, 제2 반도체 기판 상에 포토 레지스터를 형성하는 단계, 상기 제2 반도체 기판 상에서 상기 포토 레지스터를 이용하여 홀을 형성하는 단계, 상기 포토 레지스터를 제거하는 단계, 상기 홀과 금속 배선 사이에 에어 갭이 존재하도록 상기 홀 내부에 상기 금속 배선을 형성하는 단계, 및 상기 제1 반도체 기판과 상기 제2 반도체 기판을 상기 금속 배선이 접합되도록 결합하는 단계를 포함한다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 인터포저의 구조를 나타낸 구성도이다.
도 3에 도시된 인터포저(30)는 반도체 기판(31), 금속 배선(32) 및 에어 갭(air gap; 33)을 포함한다. 즉, 금속 배선(32)과 반도체 기판(31) 사이 에어 갭(33)을 통해 반도체 기판(31)과 금속 배선(32) 사이를 절연시킨다.
한편, 공기(air)의 유전률 상수(ε)는 1로 매우 작은 유전률을 갖는다. 예를 들어, 종래의 층간 절연막의 재료인 SiO2 등은 유전률 상수(ε) 가 4 정도이지만, 에어(air)는 유전률 상수(ε)가 1 이므로, SiO2를 이용할 때보다 1/4 정도가 작다. 따라서, 종래의 인터포저를 이용했을 때보다 신호전달을 위한 동작 반응속도는 4배정도 빠르게 된다.
도 4는 본 발명에 따른 인터포저를 제작하는 과정을 나타낸 도면이다.
먼저, 도 4(a)에 도시된 바와 같이, 반도체 기판(41) 상에 산화막(42)을 덮고 나서, 도 4(b)에 도시된 바와 같이, 포토 레지스터(43)를 형성한다. 상기 포토 레지스터(43)는 금속 배선을 배치할 곳 이외에 장소에 형성된다. 그런 다음 도 4(c)에 보인 바와 같이, 에칭을 하여 홀(44)을 형성한다. 그리고, 상기 포토 레지스터(43)를 제거한다 (도 4(d)). 그리고 나서 홀(44) 내부에 금속 배선(45)을 형성한다. 일 실시예에서, 금속 배선(45)은 MEMS(Micro Electro Mechanical System)을 이용하여 형성할 수 있다. 이때 형성된 금속 배선(45)은 반도체 기판 (41)과 반도체 집적회로와의 전기적 연결을 위한 접촉 단자(미도시)에 고정될 수 있다.
그리고, 도 4(f)에 도시된 바와 같이, 동일한 방식으로 형성된 반도체 기판(46)을 반도체 기판(41)과 결합한다. 그 결과 반도체 기판(41, 46)과 금속 배선(45) 사이에 에어 갭(44)이 형성된다.
도 5는 본 발명에 따른 반도체 소자의 일 예를 나타낸 구성도이다.
도 5(a)는 본 발명에 따른 인터포저(51)와 반도체 집적회로(52)의 결합 전 모습을 나타내며, 도 5(b)는 인터포저(51)와 반도체 집적회로(52)를 결합하여 만든 반도체 소자(50)를 나타낸다.
도 5(a)를 참조하면, 인터포저(51)는 반도체 기판(53), 에어 갭(54), 금속 배선(55) 및 접촉 수단(56)을 구비한다. 그리고 반도체 집적회로(52)도 접촉 수단(56)과의 결합을 위한 패드(57)를 구비한다.
인터포저(51)는 도 3을 참조하여 설명된 바와 같이, 금속 배선(55)과 반도체 기판(53) 사이에 에어 갭(54)을 절연층으로 사용하여, 절연층으로 인해 발생되는 커패시턴스 문제를 해결하였다.
도 5(b)의 반도체 소자(50)는 인터포저(51)와 반도체 집적회로(52)를 결합하여 생성된다. 한편 반도체 집적회로(52)는 반도체 집적회로 내의 내부 구성요소 즉, 트랜지스터, 커패시턴스 및 저항들의 전기적 연결을 위한 내부 연결 배선을 포함하지 않고, 이들의 전기적 연결은 인터포저(51)의 금속 배선(55)을 통해 이루어진다.
본 발명에 따른 반도체 소자(50)는 유전율이 낮은 에어 갭을 사용하여, 반도체 소자의 동작 반응 속도를 향상시킬 수 있다. 또한, 전기적 연결 배선을 인터포저(51)를 통해 구현하고, 반도체 집적회로(52)는 구성요소만을 배치하면 되기 때문에 반도체 소자의 제작이 용이하며, 고속으로 동작하는 반도체 소자의 제작비용을 절감할 수 있게 된다.
도 6은 본 발명에 따른 멀티칩 패키지를 나타낸다.
도 6을 참조하면, 멀티칩 패키지(60)는 하나 이상의 반도체 칩(도 6의 예에서는 2개의 반도체 칩(61, 62))과 인터포저(63)를 연결하여 하나의 반도체 소자를 구성한다. 반도체 칩(61, 62)은 내부 전기적 연결 배선 구조를 갖지 않고 각각 트랜지스터, 커패시터, 저항 등의 구성요소만을 포함한다. 그리고, 각 반도체 칩 내부의 구성요소 사이의 전기적 연결 및 반도체 칩 사이의 전기적 연결은 인터포저(63) 내부의 금속 배선(65)을 통해 이루어진다. 그리고, 금속 배선(65)은 에어 갭(64)을 통해 다른 구성요소들과 절연되며, 접촉 수단(66)을 통해 인터포저(63) 및 반도체 칩(61, 62)에 고정된다. 접촉 수단(66)은 인터포저(61)의 금속 배선(65)과 반도체 칩(61, 62) 내부의 구성 요소를 전기적으로 연결하는 기능뿐만 아니라, 금속 배선을 고정시키는 역할을 수행할 수 있다.
도 6에 도시된 멀티칩 패키지(60)는 각 반도체 칩 사이의 연결을 인터포저를 통해 해결하므로, 칩과 칩 사이의 전기적 배선을 기판에 형성하는 것에 비해 멀티칩 패키지가 차지하는 면적을 현저하게 줄일 수 있다.
또한, 칩과 칩 사이의 전기적 배선으로 인해 발생하는 커패시턴스 문제가 발 생되지 않고, 인터포저 내의 금속 배선을 에어 갭을 통해 절연시킴으로써 절연층으로 인한 커패시턴스 로드를 현저히 줄일 수 있다. 따라서, 반도체 소자의 반응 속도가 향상되어 고속으로 동작할 수 있는 반도체 소자의 제작이 용이해진다.
도 7은 반도체 소자를 PCB에 연결하는 예를 나타낸 도면이다.
도 7(a)은 하나의 반도체 칩으로 구성된 반도체 소자를 PCB 에 연결하는 예를 나타내고, 도 7(b)은 멀티칩 패키지를 PCB에 연결하는 예를 나타낸다.
도 7(a)을 참조하면, 인터포저(51)는 반도체 집적회로(52)보다 접촉 면적이 크게 만들어진다. 그리고, 인터포저(51)와 반도체 집적회로(52)가 접촉되고 남는 면적 상에 외부 패드(73)를 구비한다. 그리고, 상기 외부 패드(73)는 본딩 와이어(74)를 통해 PCB 상의 접촉 패드(72)와 연결된다.
도 7(b)에서도 마찬가지로, 인터포저(63)는 2 개의 반도체 칩(61, 62)보다 더 큰 면적을 갖는다. 그리고, 인터포저(63) 상에 형성되는 외부 패드(73)는 상기 반도체 칩(61, 62)과 결합하는 면적 이외의 장소에 형성된다. 상기 외부 패드(73)는 본딩 와이어(74)를 통해 PCB 상의 접촉 패드(72)와 연결된다.
도 8은 반도체 소자를 PCB에 연결하는 다른 예를 나타낸 도면이다.
도 8(a)은 하나의 반도체 칩으로 구성된 반도체 소자를 PCB에 연결하는 예를 나타내고, 도 8(b)은 멀티칩 패키지를 PCB에 연결하는 예를 나타낸다.
도 8(a)을 참조하면, 인터포저(51)는 반도체 집적회로(52)와 같은 면적으로 만들어져 반도체 집적회로(52)와 결합된다. 그리고, 인터포저(51)와 PCB(71)이 접촉하는 곳에 외부 패드(81)를 구비한다. 상기 외부 패드(81)는 PCB(71) 상의 접촉 패드(82)와 직접 연결된다. 상기 외부 패드(81)는 볼 그리드 어레이 일 수 있다.
도 8(b)에서도 마찬가지로, 인터포저(63)는 2 개의 반도체 칩(61, 62)의 면적과 같은 면적을 갖고 결합된다. 그리고, 인터포저(63)와 PCB(71)이 접촉하는 곳에 외부 패드(81)를 구비한다. 상기 외부 패드(81)는 PCB(71) 상의 접촉 패드(82)와 직접 연결된다. 상기 외부 패드(81)는 볼 그리드 어레이 일 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 소자의 인터포저에 따르면, 인터포저 내의 금속 배선을 둘러싸는 절연층으로 유전률이 매우 낮은 에어 갭을 이용함으로써 종래의 층간 절연막(SiO2)을 이용할 때보다 훨씬 낮은 커패시턴스를 갖는다. 따라서, 반도체 소자의 동작 반응 속도를 향상시킬 수 있고, 고속으로 동작하는 반도체 소자의 개발에 도움이 된다.
또한, 본 발명에 따른 반도체 소자는 유전율이 낮은 에어 갭을 사용하여, 반도체 소자의 반응 속도를 향상시킬 수 있다. 또한, 전기적 연결 배선을 인터포저를 통해 구현하고, 반도체 집적회로는 구성요소만을 배치하면 되기 때문에 반도체 소자의 제작이 용이하며, 반도체 소자의 제작비용을 절감할 수 있게 된다.
그리고, 본 발명에 따른 멀티칩 패키지는, 각 반도체 칩 사이의 연결을 인터포저를 통해 해결하므로, 칩과 칩 사이의 전기적 배선을 기판에 형성하는 것에 비해 멀티칩 패키지가 차지하는 면적을 현저하게 줄일 수 있다. 또한, 칩과 칩 사이의 전기적 배선으로 인해 발생하는 커패시턴스 문제가 발생되지 않고, 인터포저 내의 금속 배선을 에어 갭을 통해 절연시킴으로써 절연층으로 인한 커패시턴스 로드를 현저히 줄일 수 있다. 따라서, 반도체 소자의 동작 반응 속도가 향상되어 고속으로 동작할 수 있는 반도체 소자의 제작이 용이해진다.

Claims (23)

  1. 적어도 하나의 위치에서 홀이 형성되는 반도체 기판;
    상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인;
    상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단; 및
    상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하며, 상기 금속 배선라인과 외부의 반도체 집적회로를 전기적으로 연결하는 접촉수단을 구비하는 것을 특징으로 하는 반도체 장치의 인터포저.
  2. 제 1 항에 있어서,
    상기 금속 배선 라인은 상기 접촉 수단으로 상기 에어 갭 내에 고정되는 것을 특징으로 하는 반도체 장치의 인터포저.
  3. 제 1 항에 있어서,
    상기 절연 수단은 MEMS(Micro Electro Mechanical System)을 이용하여 제작되는 것을 특징으로 하는 인터포저.
  4. 적어도 하나의 위치에서 홀이 형성되는 반도체 기판과, 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인과, 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단 및 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하는 접촉수단을 포함하는 인터포저; 및
    트랜지스터, 커패시터, 또는 저항 등의 구성요소를 포함하는 회로부, 및 상기 회로부와 상기 인터포저의 접촉수단을 연결하기 위한 패드를 포함하는 반도체 집적회로를 구비하며,
    상기 접촉수단 및 상기 패드를 통하여, 상기 금속 배선라인과 상기 반도체 집적회로가 전기적으로 연결되는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 금속 배선 라인은 상기 접촉 수단으로 상기 에어 갭 내에 고정되는 것을 특징으로 하는 반도체 소자.
  6. 제 4 항에 있어서,
    상기 반도체 집적회로는 내부 구성요소의 전기적 연결을 위한 금속 배선을 포함하지 않는 것을 특징으로 하는 반도체 소자.
  7. 제 4 항에 있어서,
    상기 인터포저의 면적은 상기 반도체 집적회로의 면적과 같은 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 인터포저는 PCB 와의 연결을 위한 외부 패드를 더 포함하고, 상기 외부 패드는 본딩 수단을 통해 상기 PCB와 연결되는 것을 특징으로 하는 반도체 소자.
  9. 제 4 항에 있어서,
    상기 인터포저의 면적은 상기 반도체 집적회로의 면적보다 큰 것을 특징으로 하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 인터포저는 PCB 와의 연결을 위한 외부 패드를 더 포함하고, 상기 외부 패드는 상기 인터포저와 상기 반도체 집적회로가 접합되고 남는 여유 면적에 형성되며, 본딩 수단을 통해 상기 PCB와 연결되는 것을 특징으로 하는 반도체 소자.
  11. 제 4 항에 있어서,
    상기 절연 수단은 MEMS(Micro Electro Mechanical System)을 이용하여 제작되는 것을 특징으로 하는 반도체 소자.
  12. 적어도 하나의 위치에서 홀이 형성되는 반도체 기판과, 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인과, 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단 및 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하는 접촉수단을 포함하는 인터포저; 및
    트랜지스터, 커패시터, 또는 저항 등의 구성요소를 포함하는 회로부, 및 상기 회로부와 상기 인터포저의 접촉수단을 연결하기 위한 패드를 포함하는 다수개의 반도체 집적회로를 포함하며,
    상기 인터포저는, 상기 다수개의 반도체 집적회로와 접합되며, 상기 접촉수단을 통하여 상기 각 반도체 집적회로의 회로부와 전기적으로 연결되는 것을 특징으로 하는 멀티칩 패키지.
  13. 제 12 항에 있어서,
    상기 금속 배선 라인은 상기 접촉 수단으로 상기 에어 갭 내에 고정되는 것을 특징으로 하는 멀티칩 패키지.
  14. 제 12 항에 있어서,
    상기 반도체 집적회로는 내부 구성요소의 전기적 연결을 위한 금속 배선을 포함하지 않는 것을 특징으로 하는 멀티칩 패키지.
  15. 제 12 항에 있어서,
    상기 인터포저의 면적은 상기 반도체 집적회로의 면적과 같은 것을 특징으로 하는 멀티칩 패키지.
  16. 제 15 항에 있어서,
    상기 인터포저는 PCB 와의 연결을 위한 외부 패드를 더 포함하고, 상기 외부 패드는 본딩 수단을 통해 상기 PCB와 연결되는 것을 특징으로 하는 멀티칩 패키지.
  17. 제 12 항에 있어서,
    상기 인터포저의 면적은 상기 반도체 집적회로의 면적보다 큰 것을 특징으로 하는 멀티칩 패키지.
  18. 제 17 항에 있어서,
    상기 인터포저는 PCB 와의 연결을 위한 외부 패드를 더 포함하고, 상기 외부 패드는 상기 인터포저와 상기 반도체 집적회로가 접합되고 남는 여유 면적에 형성되며, 본딩 수단을 통해 상기 PCB와 연결되는 것을 특징으로 하는 멀티칩 패키지.
  19. 제 12 항에 있어서,
    상기 절연 수단은 MEMS(Micro Electro Mechanical System)을 이용하여 제작되는 것을 특징으로 하는 멀티칩 패키지.
  20. 반도체 소자의 인터포저 제작 방법에 있어서,
    반도체 기판 상에 포토 레지스터를 형성하는 단계;
    상기 반도체 기판 상에서 상기 포토 레지스터를 이용하여 홀을 형성하는 단계;
    상기 포토 레지스터를 제거하는 단계; 및
    상기 홀과 금속 배선 사이에 에어 갭이 존재하도록 상기 홀 내부에 상기 금 속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 제작 방법.
  21. 제 20 항에 있어서,
    상기 금속 배선 형성 단계는 MEMS를 이용하여 상기 금속 배선을 상기 홀 내부에 형성하는 것을 특징으로 하는 제작 방법.
  22. 반도체 소자의 인터포저 제작 방법에 있어서,
    제1 반도체 기판 상에 포토 레지스터를 형성하는 단계;
    상기 제1 반도체 기판 상에서 상기 포토 레지스터를 이용하여 홀을 형성하는 단계;
    상기 포토 레지스터를 제거하는 단계;
    상기 홀과 금속 배선 사이에 에어 갭이 존재하도록 상기 홀 내부에 상기 금속 배선을 형성하는 단계;
    제2 반도체 기판 상에 포토 레지스터를 형성하는 단계;
    상기 제2 반도체 기판 상에서 상기 포토 레지스터를 이용하여 홀을 형성하는 단계;
    상기 포토 레지스터를 제거하는 단계;
    상기 홀과 금속 배선 사이에 에어 갭이 존재하도록 상기 홀 내부에 상기 금속 배선을 형성하는 단계; 및
    상기 제1 반도체 기판과 상기 제2 반도체 기판을 상기 금속 배선이 접합되도 록 결합하는 단계를 포함하는 것을 특징으로 하는 제작 방법.
  23. 제 22 항에 있어서,
    상기 금속 배선 형성 단계는 MEMS를 이용하여 상기 금속 배선을 상기 홀 내부에 형성하는 것을 특징으로 하는 제작 방법.
KR1020050063761A 2005-07-14 2005-07-14 에어 갭 구조를 갖는 반도체 소자의 인터포저 KR100712517B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050063761A KR100712517B1 (ko) 2005-07-14 2005-07-14 에어 갭 구조를 갖는 반도체 소자의 인터포저
US11/485,535 US8084840B2 (en) 2005-07-14 2006-07-13 Interposer including air gap structure, methods of forming the same, semiconductor device including the interposer, and multi-chip package including the interposer
JP2006194689A JP2007027754A (ja) 2005-07-14 2006-07-14 エアーギャップ構造を有する半導体素子のインターポーザ
DE102006033039A DE102006033039A1 (de) 2005-07-14 2006-07-14 Interposer und Herstellungsverfahren, Halbleiterbauelement und Mehrchip-Packung
US13/299,808 US20120074530A1 (en) 2005-07-14 2011-11-18 Interposer including air gap structure, methods of forming the same, semiconductor device including the interposer, and multi-chip package including the interposer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050063761A KR100712517B1 (ko) 2005-07-14 2005-07-14 에어 갭 구조를 갖는 반도체 소자의 인터포저

Publications (2)

Publication Number Publication Date
KR20070009846A KR20070009846A (ko) 2007-01-19
KR100712517B1 true KR100712517B1 (ko) 2007-04-30

Family

ID=37650527

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050063761A KR100712517B1 (ko) 2005-07-14 2005-07-14 에어 갭 구조를 갖는 반도체 소자의 인터포저

Country Status (4)

Country Link
US (2) US8084840B2 (ko)
JP (1) JP2007027754A (ko)
KR (1) KR100712517B1 (ko)
DE (1) DE102006033039A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7982137B2 (en) * 2007-06-27 2011-07-19 Hamilton Sundstrand Corporation Circuit board with an attached die and intermediate interposer
KR20090119187A (ko) * 2008-05-15 2009-11-19 삼성전자주식회사 연료전지를 포함하는 패키지, 그 제조 방법, 및 패키지를포함하는 카드 및 시스템
US8471343B2 (en) 2011-08-24 2013-06-25 International Bussiness Machines Corporation Parasitic capacitance reduction in MOSFET by airgap ild
US8718550B2 (en) * 2011-09-28 2014-05-06 Broadcom Corporation Interposer package structure for wireless communication element, thermal enhancement, and EMI shielding
US20150187681A1 (en) * 2013-12-26 2015-07-02 Ravi V. Mahajan Flexible microelectronic assembly and method
US9425096B2 (en) 2014-07-14 2016-08-23 Qualcomm Incorporated Air gap between tungsten metal lines for interconnects with reduced RC delay

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010019812A (ko) * 1999-08-31 2001-03-15 한신혁 반도체 장치의 기생 용량 감소 방법
KR20010105323A (ko) * 1999-11-12 2001-11-28 롤페스 요하네스 게라투스 알베르투스 자기 정열된 비아 구조 내의 공기 갭 유전체
KR20020016855A (ko) * 1999-06-28 2002-03-06 피터 엔. 데트킨 인터포저 및 그 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04158553A (ja) 1990-10-22 1992-06-01 Nippon Telegr & Teleph Corp <Ntt> 配線構体及びその製法
EP0614221A1 (en) 1993-03-05 1994-09-07 Fujitsu Limited Integrated transmission line structure
US5825092A (en) 1996-05-20 1998-10-20 Harris Corporation Integrated circuit with an air bridge having a lid
US6492705B1 (en) * 1996-06-04 2002-12-10 Intersil Corporation Integrated circuit air bridge structures and methods of fabricating same
US6087701A (en) * 1997-12-23 2000-07-11 Motorola, Inc. Semiconductor device having a cavity and method of making
JP2000277659A (ja) 1999-03-29 2000-10-06 Kokusai Electric Co Ltd 半導体装置
JP3415563B2 (ja) 2000-05-18 2003-06-09 松下電器産業株式会社 半導体装置の製造方法
JP4009817B2 (ja) 2001-10-24 2007-11-21 セイコーエプソン株式会社 発光装置および電子機器
JP3938759B2 (ja) 2002-05-31 2007-06-27 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2004158524A (ja) 2002-11-05 2004-06-03 Sony Corp 半導体素子および素子配線方法
US6909589B2 (en) * 2002-11-20 2005-06-21 Corporation For National Research Initiatives MEMS-based variable capacitor
JP4379878B2 (ja) 2003-09-30 2009-12-09 アイメック エアーギャップを選択的に形成する方法及び当該方法により作製された装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020016855A (ko) * 1999-06-28 2002-03-06 피터 엔. 데트킨 인터포저 및 그 제조 방법
KR20010019812A (ko) * 1999-08-31 2001-03-15 한신혁 반도체 장치의 기생 용량 감소 방법
KR20010105323A (ko) * 1999-11-12 2001-11-28 롤페스 요하네스 게라투스 알베르투스 자기 정열된 비아 구조 내의 공기 갭 유전체

Also Published As

Publication number Publication date
KR20070009846A (ko) 2007-01-19
US8084840B2 (en) 2011-12-27
US20070013392A1 (en) 2007-01-18
DE102006033039A1 (de) 2007-02-01
JP2007027754A (ja) 2007-02-01
US20120074530A1 (en) 2012-03-29

Similar Documents

Publication Publication Date Title
US6078100A (en) Utilization of die repattern layers for die internal connections
US7880297B2 (en) Semiconductor chip having conductive member for reducing localized voltage drop
US9129846B2 (en) Semiconductor package and method of forming
KR100812104B1 (ko) 반도체 장치 및 그 제조 공정
JP3558595B2 (ja) 半導体チップ，半導体チップ群及びマルチチップモジュール
KR101024241B1 (ko) 반도체 장치 및 그를 포함하는 반도체 패키지
US7915744B2 (en) Bond pad structures and semiconductor devices using the same
KR20040030542A (ko) 반도체 또는 유전체 웨이퍼 상에 제조된 패키지 상의 시스템
KR100712517B1 (ko) 에어 갭 구조를 갖는 반도체 소자의 인터포저
US7986532B2 (en) Split thin film capacitor for multiple voltages
JP2012501077A (ja) チップ・パッケージ相互作用安定性を高めるための応力緩和ギャップを含む半導体デバイス。
US6759753B2 (en) Multi-chip package
KR100910614B1 (ko) 반도체 장치 및 그의 제조방법
JPWO2005114729A1 (ja) 半導体装置及び配線基板
JP4264640B2 (ja) 半導体装置の製造方法
KR20050046968A (ko) 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지
JP2002270722A (ja) 電気的接続構造体及び半導体チップパッケージ
US10256201B2 (en) Bonding pad structure having island portions and method for manufacturing the same
EP4156260A1 (en) Topological crack stop (tcs) passivation layer
JP2023046018A (ja) 半導体デバイス
WO2010022970A1 (en) A semiconductor device including stress relaxation gaps for enhancing chip package interaction stability
JPH0714875A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
LAPS Lapse due to unpaid annual fee