JP3938759B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

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    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及び半導体装置の製造方法に係り、特に、複数の半導素子を一体化して表面実装可能とした半導体装置及びそのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体チップの高密度化が著しく進み、半導体チップのサイズが縮小している。これに伴い、半導体装置の高密度化、高機能化も進み、一つの半導体装置内に複数の半導体チップを搭載して一体化する技術が開発されている。例えば、複数の異なる種類や機能の半導体チップを半導体装置内で互いに接続し、外部接続用端子を設けた構成の半導体装置がある。
【０００３】
複数の半導体チップを一つのパッケージ内に収容した一つの例として、ＭＣＭ（マルチチップモジュール）があるが、従来のＭＣＭは近年の微細化構造を有する半導体チップと同程度の微細構造ではなかった。
【０００４】
そこで、微細構造を有する半導体装置を形成する技術として、複数の半導体チップを一つのパッケージ内に収容する技術が提案されている。この提案された技術では、複数の半導体チップを搭載治具上に配置し、各半導体チップの電極上に銅ポストを形成する。そして、銅ポストを含めて半導体チップをトランスファモールドにより樹脂封止し、封止樹脂の表面を研磨して銅ポストを露出させる。銅ポストが露出した封止樹脂の面に引き回し用配線（再配線）を施した後、再配線上に外部接続用端子を形成する（例えば、特許文献１参照。）。
【０００５】
また、上述の技術と同様な技術において、各半導体チップの背面に保護膜を形成することが提案されている（例えば、特許文献２参照）。
【０００６】
また、基板に複数の凹部を形成して半導体チップを凹部に収容し、複数の半導体チップの上に再配線を施してから再配線上に外部接続用端子を形成する技術が提案されている。この技術では、各半導体チップの回路形成面が基板の表面に一致するような深さの凹部を形成する（例えば、特許文献３参照。）。
【０００７】
更に、複数の半導体チップの回路形成面を下にした状態で配置し、半導体チップの背面及び側面を樹脂で覆うことにより複数の半導体チップの回路形成面を平坦な面としながら半導体チップの間に樹脂を充填し、その後、回路形成面側に再配線を施して外部接続用端子を形成する技術が提案されている（例えば、特許文献４参照。）。
【０００８】
また、複数の半導体チップを熱伝導性基板上に搭載し、チップ間に絶縁性樹脂を充填して平坦化し、回路形成面上にアルミにより再配線を施す技術も提案されている（例えば、特許文献５参照。）。
【０００９】
上述の従来技術は複数の半導体チップを横に並べて搭載する構成であるが、複数の半導体チップを重ねて搭載するスタックタイプの半導体装置も多くの種類が開発されている。
【００１０】
例えば、重ね合わせる下側の半導体チップのパッドエリア（周辺配置電極）の内側に上側の半導体チップを搭載する技術が提案されている（例えば、特許文献６参照）。また、積層した各半導体チップ上に設けられる配線層に導通ピラー（柱状金属部材）を設ける技術も提案されている（例えば、特許文献７参照。）。
【００１１】
【特許文献１】
特開２００１−２１７３８１号公報
【００１２】
【特許文献２】
特開２００１−３３２６４３号公報
【００１３】
【特許文献３】
特開平７−８６５０２号公報
【００１４】
【特許文献４】
特開２００２−１１０７１４号公報
【００１５】
【特許文献５】
特開平５−２０６３６８号公報
【００１６】
【特許文献６】
特開２００１−２９８１４９号公報
【００１７】
【特許文献７】
特開２００１−３２００１５号公報
【００１８】
【発明が解決しようとする課題】
上述の特許文献１及び２に開示された技術では、トランスファモールドにより半導体チップを樹脂封止するため、トランスファモールド時の圧力が半導体チップに悪影響を及ぼすことがある。また、モールド後の封止樹脂表面の研磨時にも半導体チップに大きな力が作用する。さらに、半導体チップを積層した場合、搭載基板（シリコンウェハ）上で封止樹脂が硬化する際の収縮等により基板にそりが生じる。このようなそりは、半導体チップを積層した場合に増大し、悪影響を及ぼす。
【００１９】
また、特許文献３に開示された技術は、半導体チップを収容する凹部を基板に設ける際に、凹部の深さに精度が要求される。特に半導体チップが薄くなると、凹部の深さには一層高い精度が要求され、このような要求に対応することが困難となる。
【００２０】
更に、特許文献４に開示された技術では、半導体チップの背面に樹脂が設けられるため、半導体チップからの放熱性が悪いという問題がある。また、半導体チップの背面において樹脂が硬化する際の収縮により、半導体装置にそりが生じるおそれがある。
【００２１】
また、特許文献４及び５に開示された技術は、半導体チップを所定の位置に配置した後に半導体チップの間に樹脂を充填する構成であり、半導体チップの搭載時や樹脂充填時に半導体チップの位置ずれを起こす可能性ある。この技術では、位置ずれを起こしたチップを除去することはできない。
【００２２】
更に、スタックタイプの半導体装置に関して、特許文献６に開示された技術では、重ね合わせる下側の半導体チップのパッドエリア（周辺配置電極）の内側に上側の半導体チップを搭載するため、同一サイズの半導体チップを積層することができない。また、特許文献７に開示された技術では、導通ピラーを形成するため、半導体装置の製造コストが増大する。
【００２３】
本発明は上記の点に鑑みてなされたものであり、複数の半導体チップを並べて配置した際に半導体チップの回路形成面を容易に平坦化することができ、再配線の形成工程が簡略化された半導体装置及びその製造方法を提供することを目的とする。
【００２４】
また、本発明は薄い再配線層を設けるだけで同じサイズの半導体チップでも容易に積層することができる半導体装置及びその製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００２６】
本発明の一観点によれば、基板上に平面的に配置された複数の半導体素子と、前記基板上に形成され、前記半導体素子の周囲に位置する樹脂層と、前記第１の樹脂層の表面と前記半導体素子の回路形成面とにわたって形成された有機絶縁層と、前記有機絶縁層を基準として前記基板とは反対側に形成され、前記半導体素子に電気的に接続された外部接続用端子とを具備し、前記有機絶縁層の端部は、前記樹脂層の端部より内側に形成されていることを特徴とする半導体装置が提供される。
【００２７】
本発明の他の観点によれば、基板上に配置された半導体素子と、前記基板上に形成される樹脂層と、前記樹脂層上に形成される有機絶縁層と、前記有機絶縁層上に形成され、前記半導体素子の電極に接続された外部接続用端子とを具備し、前記有機絶縁層の端部は、前記樹脂層の端部より内側に形成されることを特徴とする半導体装置が提供される。
【００３６】
本発明の他の観点によれば、基板上に樹脂層を形成し、前記樹脂層をフォトエッチングにより部分的に除去して開口部を形成し、前記開口部内に回路形成面を上にして半導体素子を配置し、前記樹脂層の表面と前記半導体素子の回路形成面とにわたって有機絶縁層を形成し、前記有機絶縁層を基準として前記基板とは反対側に、前記半導体素子に電気的に接続される外部接続用端子を形成することを特徴とする半導体装置の製造方法が提供される。
【００３８】
本発明の他の観点によれば、基板上に配置された第１の半導体素子と、前記基板上に形成され、前記第１の半導体素子の周囲に位置する第１の樹脂層と、前記第１の樹脂層の表面と前記第１の半導体素子の回路形成面とにわたって形成された第１の有機絶縁層と、前記第１の有機絶縁層上に形成された第１の再配線層と、前記第１の再配線層上に配置された第２の半導体素子と、前記第１の有機樹脂層上及び前記第１の再配線層上に形成され、前記第２の半導体素子の周囲に位置する第２の樹脂層と、前記第２の樹脂層の表面と前記第２の半導体素子の回路形成面とにわたって形成された第２の有機樹脂層と、前記第２の有機樹脂層上に形成された第２の再配線層とを具備し、前記第１の有機樹脂層の端部は、前記第１の樹脂層の端部より内側に形成されていることを特徴とする積層型半導体装置が提供される。
【００４２】
本発明の他の観点によれば、基板上に第１の樹脂層を形成し、前記第１の樹脂層にフォトエッチングにより第１の開口部を形成し、前記第１の開口部内に第１の半導体素子を配置し、前記第１の樹脂層の表面と前記第１の半導体素子の回路形成面とにわたって第１の有機樹脂層を形成し、前記第１の有機絶縁層上に第１の再配線層を形成し、前記第１の有機樹脂層上及び前記第１の再配線層上に第２の樹脂層を形成し、前記第２の樹脂層にフォトエッチングにより第２の開口部を形成し、前記第２の開口部内に前記第２の半導体素子を配置し、前記第２の樹脂層の表面と前記第２の半導体素子の回路形成面とにわたって第２の有機樹脂層を形成し、前記第２の有機樹脂層上に第２の再配線層を形成し、前記第２の樹脂層に、前記第１の再配線層から前記第２の再配線層にわたる導電接続部を形成して、前記第１の再配線層と前記第２の再配線層とを電気的に接続することを特徴とする積層型半導体装置の製造方法が提供される。
【００４５】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００４６】
図１は本発明の第１の実施の形態による半導体装置１０の断面図である。半導体装置１０は、例えばシリコンウェハのような基板上に複数の異なる種類の半導体チップを搭載し、半導体チップ上に再配線を施して入出力端子（外部接続用端子）を形成した構造である。
【００４７】
基板１１はシリコンウェハに限ることなく、熱伝導性の良好な材質からなる基板として半導体チップからの放熱を促進する放熱板として機能するような基板とすることもできる。
【００４８】
基板１１上に搭載される半導体チップは、図１に示す例では、ロジックチップ１２とメモリチップ１３であるが、これに限定されることなく他の様々な機能を有する半導体チップを任意の数だけ搭載することができる。ただし、搭載される半導体チップは薄型化された半導体チップであり、厚みが５０μｍ以下であることが好ましい。
【００４９】
ロジックチップ１２及びメモリチップ１３（以下単に半導体チップ１２，１３と称することもある）は、樹脂層１４内に配置された状態で接着剤層１５を介して基板１１上に搭載される。ここで、本実施の形態では、ロジックチップ１２及びメモリチップ１３は、樹脂層１４を形成した後で、樹脂層１４に形成された開口部内に配置することにより基板１１上に搭載される。
【００５０】
すなわち、まず基板１１上に接着剤層１５を形成し、その上に樹脂層１４を形成する。樹脂層１４は、搭載される半導体チップ１２，１３の厚みと同じ厚みとされる。樹脂層１４は感光性樹脂よりなり、フォトエッチング技術を用いて半導体チップ１２，１３を収容するための開口部１４ａが形成される。開口部１４ａは樹脂層１４を貫通する深さを有し、底部において接着剤層１５の表面が露出する。また、開口部１４ａは収容される半導体チップ１２，１３が丁度嵌合する寸法に形成される。
【００５１】
以上のようにして形成された樹脂層１４の開口部１４ａ内に、回路形成面を上にして半導体チップ１２，１３を配置する。半導体チップ１２，１３が開口部１４ａ内に配置されると、半導体チップ１２，１３の背面は接着剤層１５に接着され、半導体チップ１２，１３は開口部１４ａ内に固定される。この状態で、半導体チップ１２，１３の回路形成面は樹脂層１４の表面に一致した状態となる。すなわち、半導体チップ１２，１３の回路形成面と樹脂層１４の表面は平坦化された状態となる。
【００５２】
本実施の形態では、半導体チップ１２，１３の厚みは５０μｍ以下とされる。半導体チップの厚みは通常１０％程度の許容誤差を含んでいるが、５０μｍの１０％は５μｍであり、この程度の高低差（すなわち平坦度）であれば、次工程での再配線層の形成に影響を及ぼすことはない。したがって、本発明では搭載する半導体チップを薄型化することが重要である。
【００５３】
半導体チップ１２，１３を搭載した後、平坦化されている回路形成面と樹脂層１４の表面の上にポリイミドやエポキシ等の有機系絶縁膜１６を形成し、その上に再配線層１７を形成する。再配線層１７は導電層と絶縁層とを交互に積層して導電層間をビア等で電気的に接続したものであり、当分野で周知の技術により形成するため、ここではその説明は省略する。
【００５４】
再配線層１７によりロジックチップ１２とメモリチップとを接続し、例えば、ロジックチップ１２がメモリチップ１３のデータを用いて演算を行いその結果をメモリチップ１３に格納するというような、一つの機能を果たす半導体装置を構成することができる。再配線層１７を形成した後に、再配線層１７の表面に外部接続用端子として入出力端子１８を形成して図１に示す半導体装置１０が完成する。
【００５５】
本実施例による半導体装置１０では、薄型化された半導体チップを半導体チップの厚みと同等な厚みの樹脂層１４内に配置するため、特別に回路形成面及び樹脂層の表面を平坦化する必要はなく、樹脂層１４の開口部１４ａ内に半導体チップ１２，１３を配置するだけで、再配線層１７の形成に十分な平坦度を得ることができる。
【００５６】
また、樹脂層１４をフォトエッチングにより加工して開口部１４ａを形成するため、開口部１４ａの位置及び寸法を高精度で制御することができる。したがって、半導体チップ１２，１３を精度よく位置決めすることができる。また、樹脂層１４は半導体チップ１２，１３を搭載する前に形成されているため、樹脂の硬化時の収縮等により半導体チップ１２、１３の搭載位置がずれることはない。
【００５７】
本実施の形態による半導体装置１０の基板１０としてシリコンウェハを用いて、複数の半導体装置１０を当該シリコンウェハ上に形成する場合、半導体装置１０をシリコンウェハ上に形成した後に、シリコンウェハをダイシングにより切断し、半導体装置１０を個片化する。この場合、シリコンウェハの裏面にダイシングテープを貼り付け、表側からダイシングを行う。
【００５８】
そこで、本実施の形態では、ダイシングソーでシリコンウェハのみを切断すればよいように、接着剤層１５及び樹脂層１４から上の部分でダイシングラインに相当する部分、すなわちダイシングソーが通過する部分を形成しないか、あらかじめ除去しておく。また、接着剤層上に順次重ねて形成する部分である樹脂層１４、有機絶縁膜（有機絶縁層）１６、再配線層１７の各層の端部が直下の層より内側となるように形成し（図１の半導体装置１０の左右の面が階段状に内側に入っている）、これらの層の端部がダイシングソーに触れないようにしている。これにより、効率的なダイシングを行うことができる。
【００５９】
図２は図１に示す半導体装置１０の変形例である半導体装置２０の断面図である。半導体装置２０は半導体装置１０と類似の構成を有しているが、基板１１及び接着剤層１５が除去されており、且つ入出力端子１８上に外部接続用端子としてハンダボール２１が形成されている。
【００６０】
基板１１を除去する際には、研磨により基板１１を薄くしておき、最後にエッチング等により残った基板１１と接着剤層１５を溶かすといった方法で効率的に基板１１を除去することができる。なお、基板１１を除去した後に、放熱板を半導体チップ１２，１３の背面に設けることとしてもよい。
【００６１】
図３は、図１に示す半導体装置１０の変形例である半導体装置３０の断面図である。半導体装置３０は半導体装置１０と類似の構成を有しているが、基板１１の代わりに半導体チップ（ＬＳＩ）３１が用いられている。
【００６２】
すなわち、ＬＳＩ３１上に絶縁層３２を形成し、その上に接着剤層１５を形成する。その後は上述の半導体装置１０と同様に形成する。また、半導体チップ１２，１３の回路形成面上の電極とＬＳＩ３１の電極とは、樹脂層１４及び接着剤層１４を貫通して形成したビア３３により電気的に接続する。
【００６３】
半導体装置３０によれば、複数の半導体チップをより一層高密度に実装することができ、より高機能の半導体装置を構成することができる。
【００６４】
上述の実施の形態において、半導体チップ相互の間隔が広い場合は、半導体チップの間の樹脂層１４の距離が長くなる。このような場合、樹脂層と半導体チップ及び基板１１との間の熱膨張率の差に起因して、半導体装置内に応力が発生しやすい。そこで、図４に示すように間隔が大きくあいた半導体チップの間にダミーチップ３５を配置することにより、樹脂層１４の長さを短くし、応力の緩和を図ることができる。
【００６５】
また、図５に示すようにダミーチップ内に配線を施しておくことにより、再配線層１７の配線構造を簡略化することもできる。図５に示す例では、隣り合う配線３６Ａと３６Ｂがダミーチップ３５内の配線３５ａにより交差している。
【００６６】
本発明においては、キャパシタやインダクタ等の受動素子を再配線層１７中に形成することができる。図６は再配線層１７中にキャパシタを形成した例を示す断面図であり、図７は再配線層１７中にインダクタを形成した例を示す断面図である。
【００６７】
図６に示すように、キャパシタ３７は再配線層１７中の導電層と導電層の間に誘電体層３８を設けることにより形成される。また、図７に示すように、インダクタ３９は再配線層１７中の導電層を渦巻き状にすることにより形成される。このように、再配線層１７中にキャパシタ及びインダクタを設けることにより、外部から当該半導体装置内への雑音の侵入を抑制することができる。
【００６８】
また、本発明においては、図８に示すように、キャパシタ２７を樹脂層１４中に設けることもできる。この場合、樹脂層１４中にまず穴をあけて誘電体３８を充填し、その両側に再配線層１７中の導体層に接続された導体層４０を形成する。
【００６９】
更に、図９に示すように、基板１１と半導体チップ１２，１３との間にキャパシタ２７を形成することもできる。この場合、まず基板１１上に絶縁層１１Ａを形成し、絶縁層４０上でキャパシタ２７を形成する位置に導電層４１を形成する。そして、導電層４１上に誘電体層４２を形成し、導電体層４１と誘電体層４２とを絶縁層４３中に埋め込む。次に、誘電体層４２上に導電体層４４を形成し、導電体層４４を絶縁層４５中に埋め込む。これにより、導電体層４１と導電体層４４との間に誘電体層４２が挟みこまれた状態となり、キャパシタ２７が形成される。その後、絶縁層４５上に接着剤層１５を形成し、上述の半導体装置１０と同様な工程で半導体チップ１２，１３を搭載し再配線層１７を形成する。
【００７０】
次に、半導体チップ１２，１３の搭載工程について、図１０を参照しながらより詳細に説明する。図１０は半導体チップ１２，１３の搭載工程を示す図である。
【００７１】
まず、シリコンウェハ等の基板１１上に接着剤層１５を形成する。接着剤層１５は表面に粘着性を有する樹脂で形成される。つぎに、接着剤層１５の上に樹脂層１４を形成する。樹脂層１４は感光性樹脂よりなり、接着剤層１５のほぼ全面に渡って形成する。ただし、上述のように、樹脂層１４の端部は下の接着剤層の端部より内側となるように形成する。また、樹脂層の厚みは半導体チップの厚みとほぼ同等な厚みとする。
【００７２】
その後、樹脂層１４をフォトエッチングすることにより、樹脂層１４内に開口部１４ａを形成する。そして、開口部１４ａ内に半導体チップ１２，１３を配置する。これにより、半導体チップ１２，１３の回路面と、樹脂層の表面とがほぼ同一平面となった状態で、半導体チップ１２、１３は基板１１に搭載される。
【００７３】
ここで、半導体チップ１２と半導体チップ１３の厚みが大きく異なる場合は、図１１に示すように、まず厚みの違いに相当する樹脂層１４Ａを基板１１上に形成し、その上に接着剤層１５Ａを塗布する。そして、接着剤層１５Ａの上に更に樹脂層１４Ｂを形成する。その後、厚みの大きい方の半導体チップが配置される開口部１４ａは基板１１が露出するように形成し、厚みの小さい方の半導体チップが配置される開口部１４ａは接着剤層１５Ａが露出するように形成する。また、厚みが大きい方の半導体チップが配置される開口部１４ａ内には接着剤層１５Ｂを形成する。これにより、厚みの異なる半導体チップでも回路形成面が同じ平面となるように基板１１上に搭載することができる。
【００７４】
本実施の形態では、樹脂層１４の開口部１４ａ内に精度よく半導体チップ１２，１３を配置する必要がある。これを容易にするために、図１２に示すように、半導体チップ位置決め用のアライメントパターン５０を基板１１上に形成することが好ましい。
【００７５】
アライメントパターン５０は、シリコンとの密着性の良いチタン（Ｔｉ）やクロム（Ｃｒ）をスパッタ法により基板１１上に堆積させて形成する。樹脂層１４の開口部１４ａの位置は、アライメントパターン５０を基準にして決定される。そして、半導体チップ１２，１３を基板１１に搭載する際には、アライメントパターン５０を画像認識して開口部１４ａの位置を精確に割り出し、その位置に半導体チップ１２，１３を配置する。
【００７６】
また、図１３に示すように、半導体チップ位置決め用のアライメントパターンの他に、ダイシング用のアライメントパターン５１を形成することが好ましい。すなわち、アライメントパターン５０と同様な方法によりダイシングラインに沿ってアライメントパターン５１を形成しておき、ダイシングを行なう際にアライメントパターン５１を画像認識してダイシングラインを決定する。さらに、基板１１上に形成する樹脂層１４や再配線層１７等の各層の位置決めや加工もアライメントパターン５１を基準にして行なう。
【００７７】
次に本発明の第２の実施の形態について図１４を参照しながら説明する。図１４は本発明の第２の実施の形態による半導体装置の断面図である。図１４に示す半導体装置６０は複数の半導体チップを積層して搭載した、いわゆるスタックタイプの半導体装置である。
【００７８】
まず、シリコンウェハ等の基板１１上に樹脂層６１Ａを形成し、樹脂層６１Ａに開口部形成する。樹脂層６１Ａは上述の第１の実施の形態における樹脂層１４と同様な材質であり、開口部の形成も上述の開口部１４ａの形成と同様な方法により形成する。開口部を形成したら、その中に絶縁接着剤層６２Ａを形成し、半導体チップ６３Ａを開口部内に配置する。
【００７９】
この状態で、半導体チップ６３Ａは絶縁接着剤層６２Ａにより固定され、半導体チップ６３Ａの回路形成面は樹脂層６１Ａの表面とほぼ一致している。上述の第１の実施の形態と同様に、半導体チップ６３Ａの厚みは５０μｍ以下であることが好ましい。次に、半導体チップの回路形成面及び樹脂層６１Ａの表面に有機絶縁膜（有機絶縁層）６４Ａを形成し、その上に導電層６５Ａを形成する。導電層６５Ａは再配線層として機能し、半導体チップ６３Ａの電極を半導体チップ６３Ａの外側へ引き出すように形成される。
【００８０】
次に、導電層６５Ａ及び樹脂層６１Ａの上に樹脂層６１Ｂを形成する。樹脂層６１Ｂも上述の樹脂層１４と同様な材質であり、同様に開口部が形成される。この開口部内には、半導体チップ６５Ａ上の導電層６５Ａが露出するため、開口部内に絶縁接着剤層６２Ｂを形成する。そして、樹脂層６１Ｂの開口部内に半導体チップ６３Ｂを配置する。半導体チップ６３Ｂは絶縁接着剤層６２Ｂにより固定され、半導体チップ６３Ｂと樹脂層６１Ｂの表面はほぼ一致した状態となる。
【００８１】
次に、半導体チップの回路形成面及び樹脂層６１Ｂの表面に有機絶縁膜６４Ｂを形成し、その上に導電層６５Ｂを形成する。導電層６５Ｂは再配線層として機能し、半導体チップ６３Ｂの電極を半導体チップ６３Ｂの外側へ引き出すように形成される。また、樹脂層６１Ｂに貫通孔を形成しておき、導電層６５Ｂを形成する際に貫通孔内にも導電層を形成して（いわゆるビアの形成）、導電層６５Ｂと導電層６５Ａとの所定の部位を電気的に接続する。
【００８２】
上述の方法と同様に、樹脂層６１Ｃ及び絶縁接着剤層６２Ｃを形成し、開口部に半導体チップ６３Ｃを配置し、半導体チップ６３Ｃ上に有機絶縁膜６４Ｃ及び導電層６５Ｃを形成する。導電層６５Ｃは導電層６５Ｂの所定の部位に電気的に接続される。
【００８３】
更に、同様な方法により樹脂層６１Ｄを形成して開口部内に絶縁接着剤層６２Ｄを形成してから半導体チップ８３Ｄを積層状態で搭載する。ここで、図１４に示す例では、半導体チップ６３Ａ，６３Ｂ，６３Ｃは同じサイズの半導体チップであり、半導体チップ６３Ｄは、半導体チップ６３Ａ，６３Ｂ，６３Ｃより小型の半導体チップである。各半導体チップ６３Ａ〜６３Ｄの厚みは、５０μｍ以下であることが好ましい。
【００８４】
そして、半導体チップ６３Ｄ上に有機絶縁膜６４Ｄ及び導電層６５Ｄを形成する。導電層６５Ｄには外部接続用端子として入出力端子が形成される。入出力端子にはハンダボール等のバンプを形成してもよく、また、ワイヤボンディングにより外部回路と接続してもよい。
【００８５】
以上のような構成の半導体装置６０において、有機絶縁膜６４Ａ〜６４Ｄ、導電層６５Ａ〜６５Ｄ、絶縁接着剤層６２Ａ〜６２Ｄを介して半導体チップ６３Ａ〜６３Ｄが積層される。この構造では金属ピラー等の柱状導電部材を半導体チップ間に形成する必要はなく、半導体チップ間の距離を小さくすることができる。したがって、厚みの低減されたスタックタイプの半導体装置を容易に形成することができる。また、半導体チップ上の電極を導電層６５Ａ〜６５Ｄにより半導体チップの外側に引き出してビアにより導電層間を接続するため、電極配列領域上にも半導体チップを積層することができる。すなわち、同じサイズの半導体チップを積層することができる。
【００８６】
図１４に示す例では、同じサイズの半導体チップ６３Ａ，６３Ｂ，６３Ｃを３個とそれより小さいサイズの半導体チップ６３Ｄ１個とを積層しているが、積層する半導体チップの数はこれに限ることなく、任意の数の半導体チップを積層することができる。また、積層する半導体チップのサイズに特に限定はなく、同じサイズでも、異なるサイズでも容易に積層することができる。
【００８７】
図１５は図１４に示す半導体装置６０の変形例である半導体装置７０の断面図である。図１５において、図１４に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。図１５に示す半導体装置７０は基本的に半導体装置６０と同じ構成であるが、基板１１が半導体チップ７１に置換されている。
【００８８】
すなわち、半導体チップ７１上に有機絶縁膜（有機絶縁層）７２を形成し、この上に樹脂層６１Ａを形成して半導体チップ６３Ａを積層する。半導体チップ７１は半導体チップ６３Ａより大きなサイズであり、半導体チップ６３Ｄは半導体チップ７１の電極配列領域の内側に配置される。そして、半導体チップ６３Ａ上に形成された導電層６５Ａと半導体チップ７１上の電極とは、樹脂層６１Ａ及び有機絶縁膜７２を貫通して形成されたビアにより電気的に接続される。
【００８９】
以上のように、図１５に示す半導体装置７０によれば、半導体装置６０よりもさらに高密度に半導体チップを搭載することができる。
【００９０】
図１６は図１４に示す半導体装置６０の他の変形例である半導体装置７５の断面図である。図１６において、半導体装置７５は基本的に半導体装置６０と同じ構成であるが、半導体チップ６３Ｂがフェイスダウンで半導体チップ６３Ａに接続されている点が異なる。半導体装置７５によれば、再配線層の形成を一層分省略することができ、更に同一サイズのチップの搭載も可能となる。
【００９１】
次に、本発明の第３の実施の形態による半導体装置について図１７を参照しながら説明する。図１７は本発明の第３の実施の形態による半導体装置の断面図である。図１７に示す半導体装置８０は複数の半導体チップを積層して搭載した、いわゆるスタックタイプの半導体装置であるが、下段の半導体チップ８１Ａ及び８１Ｂは基板１１上に横置きに搭載され、半導体チップ８１Ａ及び８１Ｂの上に半導体チップ８２が積層して搭載されている。
【００９２】
すなわち、半導体装置８０において、図１に示す半導体装置１０と同様に、基板１１の上に接着剤層１５を介して半導体チップ８１Ａ及び８１Ｂが搭載され、半導体チップ８１Ａ及び８１Ｂの周囲にフェノールノボラック系の樹脂層１４が設けられる。半導体チップ８１Ａ及び８１Ｂの回路形成面及び樹脂層１４の上面に、フェノールノボラック系の有機絶縁膜（有機絶縁層）８３が設けられる。有機絶縁膜８３の上には、半導体チップ８１Ａ及び８１Ｂの電極に接続されたパターン配線となる導電層８４が形成される。
【００９３】
半導体チップ８２は、導電層８４及び有機絶縁膜８３の上に接着剤層８５を介して搭載され、周囲にフェノールノボラック系の樹脂層８６が設けられる。そして、半導体チップ８２の回路形成面と樹脂層８６の上面にフェノールノボラック系の有機絶縁膜８７が設けられ、その上に再配線層１７が形成される。再配線層１７と導電層８４とは、有機絶縁膜８７及び半導体チップ８３の周囲の樹脂層８６を貫通したビア８８により電気的に接続される。また、再配線１７上に形成された入出力端子１８に、図２に示すようにハンダボールを設けてボールグリッドアレイ（ＢＧＡ)型の半導体装置としてもよい。
【００９４】
本実施例ではフェノールノボラック系の樹脂層、有機絶縁膜を使用したが、フェノールノボラック系に限るものではなく、例えば、エポキシ系、ポリイミド計などの材料を用いてもよい。
【００９５】
なお、上述の第１〜第３の実施の形態による半導体装置を半導体チップと見立てて、パッケージに組み込むこともできる。図１８は、その一例として、図１に示す半導体装置１０に類似の構造体をパッケージに組み込んで形成した半導体装置９０の断面図である。
【００９６】
図１８において、半導体装置１１０の入出力端子１８は半導体装置１１０の上面の周辺部に整列して設けられる。半導体装置１１０は基板９１上に搭載され、半導体装置１１０の入出力端子１８と基板９１上の端子（図示せず）との間は、ボンディングワイヤ９２により電気的に接続される。半導体装置１１０及びボンディングワイヤ９２は、基板９１上で封止樹脂９３により封止される。基板９１の裏面には、外部接続用端子としてハンダボール９４が設けられる。
【００９７】
上述の第１〜第３の実施の形態では、半導体チップの回路形成面の上に形成する絶縁層は、有機絶縁膜１６，６４Ａ〜６４Ｄ，７２，８３，８７としている。このように無機絶縁膜ではなく有機絶縁膜を使用する利点は以下の通りである。
【００９８】
１）表面を平坦化することが容易である。
【００９９】
無機絶縁層を回路形成面に設ける場合、無機絶縁層は気相成長や等方成長により形成されるため、回路形成面上のパターン配線等による凹凸がそのまま無機絶縁層の表面の凹凸として形成されてしまう。このため、無機絶縁層を用いると平坦な表面を得ることが難しい。これに対して有機絶縁層は、回路形成面上に成長させて形成する膜ではないため、その表面が平坦になるように形成することが容易である。
【０１００】
２）工程数を低減することができる。
【０１０１】
無機絶縁膜であると、パターン化するのにエッチング工程が必要となるが、感光性の有機絶縁膜を用いてフォトリソグラフィによりパターン化することで、エッチング工程が不要となる。
【０１０２】
３）応力緩和機能を有する。
【０１０３】
無機絶縁膜は一般的に脆弱であり、無機絶縁膜を用いて積層型の半導体装置を形成した場合、応力緩和効果を得ることができない。これに対して、有機絶縁膜は一般的にある程度の柔軟性を有しており、半導体チップの間に挟まれた状態で応力緩和効果を提供することができる。
【０１０４】
以上のように本明細書は以下の発明を開示する。
【０１０５】
（付記１） 基板上に接着剤層を介して平面的に配置された複数の半導体素子と、
前記基板上に形成され、該半導体素子の厚みと実質的に同じ厚みを有し、該半導体素子の周囲に位置する樹脂層と、
該樹脂層の表面と前記半導体素子の回路形成面とに渡って形成された有機絶縁層と、
該有機絶縁層の上及び前記半導体素子の電極上に形成された再配線層と、
該再配線層内の配線によりに前記半導体素子の回路形成面上の電極に電気的に接続された外部接続用端子と
を有することを特徴とする半導体装置。
【０１０６】
（付記２） 付記１記載の半導体装置であって、
前記半導体素子の厚みは５０μｍ以下であることを特徴とする半導体装置。
【０１０７】
（付記３） 付記１記載の半導体装置であって、
前記樹脂層は感光性樹脂材料よりなることを特徴とする半導体装置。
【０１０８】
（付記４） 付記１記載の半導体装置であって、
前記外部接続用端子上にハンダボールが形成されたことを特徴とする半導体装置。
【０１０９】
（付記５） 付記１記載の半導体装置であって、
前記基板及び前記接着剤層が除去されて前記半導体チップの背面が露出していることを特徴とする半導体装置。
【０１１０】
（付記６） 付記１記載の半導体装置であって、
前記基板及び前記接着剤層が除去され、放熱板が前記半導体チップの背面に設けられたことを特徴とする半導体装置。
【０１１１】
（付記７） 付記１記載の半導体装置であって、
前記基板の代わりに基板用半導体素子が用いられ、該基板用半導体素子の回路形成面上に有機絶縁層を介して前記複数の半導体素子が搭載されたことを特徴とする半導体装置。
【０１１２】
（付記８） 付記１乃至７のうちいずれか一項記載の半導体装置であって、
前記半導体素子と半導体素子との間に、前記半導体素子の厚みとほぼ同じ厚みで同じ材質のダミーチップが配置されていることを特徴とする半導体装置。
【０１１３】
（付記９） 付記８記載の半導体装置であって、
前記ダミーチップは内部に配線を有し、前記再配線層内の配線の一部は該ダミーチップ内の配線に接続されていることを特徴とする半導体装置。
【０１１４】
（付記１０） 付記１乃至９のうちいずれか一項記載の半導体装置であって、
前記再配線層中に能動素子が形成されていることを特徴とする半導体装置。
【０１１５】
（付記１１） 付記１０記載の半導体装置であって、
前記能動素子はキャパシタ及び／又はインダクタであることを特徴とする半導体装置。
【０１１６】
（付記１２） 付記１乃至９のうちいずれか一項記載の半導体装置であって、
前記樹脂層中にキャパシタが形成されていることを特徴とする半導体装置。
【０１１７】
（付記１３） 付記１乃至９のうちいずれか一項記載の半導体装置であって、前記基板と前記半導体チップとの間にキャパシタが形成されていることを特徴とする半導体装置。
【０１１８】
（付記１４） 付記１乃至１３のうちいずれか一項記載の半導体装置であって、
前記基板上に位置認識用アライメントパターンが形成されたことを特徴とする半導体装置。
【０１１９】
（付記１５） 付記１乃至１４のうちいずれか一項記載の半導体装置であって、
前記基板はウェハを個片化して形成されたものであり、前記基板の上に積層状態で設けられる各層の端部は、前記基板の側面より順次内側に入り込んでいることを特徴とする半導体装置。
【０１２０】
（付記１６） 付記１乃至１５のうちいずれか一項記載の半導体装置であって、
前記複数の半導体素子は異なる厚みを有する半導体素子を含み、前記半導体素子のうち最大の厚みを有する半導体素子は前記接着剤層上に配置され、前記最大の厚みを有する半導体素子より小さい厚みを有する半導体素子は、半導体素子の厚みの差に相当する厚みの樹脂層を介し前記基板上に搭載されていることを特徴とする半導体装置。
【０１２１】
（付記１７） 複数の半導体素子をパッケージした半導体装置の製造方法であって、
搭載する半導体素子の厚みと同じ厚みの樹脂層を基板上に形成し、
該樹脂層を部分的に除去して開口部を形成し、
該開口部内に回路形成面を上にして半導体素子を配置し、
前記樹脂層の表面と前記半導体素子の回路形成面とにわたって有機絶縁層を形成し、
該有機絶縁層上及び前記半導体素子の電極上に再配線層を形成し、
該再配線層中の配線を介して前記半導体素子の電極に電気的に接続された外部接続用端子を前記再配線層上に形成する
ことを特徴とする半導体装置の製造方法。
【０１２２】
（付記１８） 付記１７記載の半導体装置の製造方法であって、
前記半導体素子の厚みを５０μｍ以下にすることを特徴とする半導体装置の製造方法。
【０１２３】
（付記１９） 付記１７記載の半導体装置の製造方法であって、
前記基板はシリコンウェハであり、該シリコンウェハ上に複数の半導体装置が形成され、前記シリコンウェハをダイシングする領域に沿って前記樹脂層を除去することを特徴とする半導体装置の製造方法。
【０１２４】
（付記２０） 付記１７記載の半導体装置の製造方法であって、
前記樹脂層を感光性樹脂により形成し、前記開口部をフォトエッチング技術を用いて形成することを特徴とする半導体装置の形成方法。
【０１２５】
（付記２１） 付記１７記載の半導体装置の製造方法であって、
前記再配線層を形成した後に、前記基板を除去して前記半導体素子の背面を露出させることを特徴とする半導体装置の製造方法。
【０１２６】
（付記２２） 付記１７記載の半導体装置の製造方法であって、
前記基板上に半導体素子位置決め用のアライメントパターンを形成し、該アライメントパターンの画像認識結果に基づいて前記樹脂層に前記開口部を形成し且つ前記開口内に半導体素子を配置することを特徴とする半導体装置の製造方法。
【０１２７】
（付記２３） 付記１７乃至２２のうちいずれか一項記載の半導体装置の製造方法であって、
前記再配線層中に受動素子を形成することを特徴とする半導体装置の製造方法。
【０１２８】
（付記２４） 付記２３記載の半導体装置の製造方法であって、
前記受動素子はキャパシタ及び／又はインダクタを含むことを特徴とする半導体装置の製造方法。
【０１２９】
（付記２５） 付記１７乃至２４のうちいずれか一項記載の半導体装置の製造方法であって、
前記樹脂層中にキャパシタを形成する工程を更に有することを特徴とする半導体装置の製造方法。
【０１３０】
（付記２６） 付記１７乃至２４のうちいずれか一項記載の半導体装置の製造方法であって、
前記基板と前記半導体素子との間にキャパシタを形成する工程を更に有することを特徴とする半導体装置の製造方法。
【０１３１】
（付記２７） 基板上に接着剤層を介して配置された半導体素子と、
前記基板上に形成され、該半導体素子の厚みと実質的に同じ厚みを有し、該半導体素子の周囲に位置する樹脂層と、
該樹脂層の表面と前記半導体素子の回路形成面とに渡って形成された有機絶縁層と、
前記半導体素子上及び前記半導体素子の電極上に形成された再配線層と
を有する構成を少なくとも一つ以上積層した構造を有することを特徴とする積層型半導体装置。
【０１３２】
（付記２８） 付記２４記載の積層型半導体装置であって、
前記第１及び第２の半導体装置の厚みは５０μｍ以下であることを特徴とする積層型半導体装置。
【０１３３】
（付記２９） 付記２７又は２８記載の積層型半導体装置であって、
前記第１又は第２の再配線層中に能動素子が形成されていることを特徴とする積層型半導体装置。
【０１３４】
（付記３０） 付記２９記載の積層型半導体装置であって、
前記能動素子はキャパシタ及び／又はインダクタであることを特徴とする積層型半導体装置。
【０１３５】
（付記３１） 付記２７又は２８記載の積層型半導体装置であって、
前記樹脂層中にキャパシタが形成されていることを特徴とする積層型半導体装置。
【０１３６】
（付記３２） 付記２７又は２８記載の積層型半導体装置であって、
前記基板と前記半導体チップとの間にキャパシタが形成されていることを特徴とする積層型半導体装置。
【０１３７】
（付記３３） 付記２７乃至３２のうちいずれか一項記載の積層型半導体装置であって、
前記基板上に位置認識用アライメントパターンが形成されたことを特徴とする積層型半導体装置。
【０１３８】
（付記３４） 付記２７乃至３３のうちいずれか一項記載の積層型半導体装置であって、
前記基板はウェハを個片化して形成されたものであり、前記基板の上に積層状態で設けられる各層の端子は、前記基板の側面より順次内側に入り込んでいることを特徴とする積層型半導体装置。
【０１３９】
（付記３５） 付記２７乃至３４のうちいずれか一項記載の積層型半導体装置であって、
前記基板の代わりに第３の半導体素子が用いられ、該第３の半導体素子の回路形成面の電極と前記第１の再配線層とは前記第１の樹脂層を貫通して形成された導電接続部により電気的に接続されていることを特徴とする積層型半導体装置。
【０１４０】
（付記３６） 搭載される第１の半導体素子の厚みと実質的に同じ厚みを有し、該第１の半導体素子の周囲に位置する第１の樹脂層を基板上に形成し、
該第１の樹脂層に前記第１の半導体素子が配置される第１の開口部を形成し、
該第１の開口部内に前記第１の半導体素子を配置し、
前記第１の樹脂層の表面と前記第１の半導体素子の回路形成面とに渡って第１の有機絶縁層を形成し、
該第１の有機絶縁層上及び前記第１の半導体素子の電極上に第１の再配線層を形成し、
搭載する第２の半導体素子の厚みと実質的に同じ厚みを有し、該第２の半導体素子の周囲に位置する第２の樹脂層を前記第１の有機絶縁層及び第１の再配線層上に形成し、
該第２の樹脂層に前記第２の半導体素子が配置される第２の開口部を形成し、
該第２の開口部内に前記第２の半導体素子を配置し、
前記第２の樹脂層の表面と前記第２の半導体素子の回路形成面とに渡って第２の有機絶縁層を形成し、
前記第２の有機絶縁層上に第２の再配線層を形成し、
前記第１の再配線層と前記第２の再配線層との間の前記第２の樹脂層を貫通して導電接続部を形成して前記第１の再配線層と前記第２の再配線層とを電気的に接続する
ことを特徴とする積層型半導体装置の製造方法。
【０１４１】
（付記３７） 付記３６記載の積層型半導体装置の製造方法であって、
前記第２の半導体素子と同じ方法により任意の数の半導体素子を積層して搭載し、
最上部の再配線上に外部接続用端子を形成する
ことを特徴とする積層型半導体装置の製造方法。
【０１４２】
（付記３８） 付記３６又は３７記載の積層型半導体装置の製造方法であって、前記基板の代わりに第３の半導体素子を用い、
第３の半導体素子の回路形成面上に有機絶縁層を形成し、
該絶縁層上に前記第１の樹脂層を形成し、
前記第３の半導体素子の回路形成面の電極と前記第１の導電層とを前記第１の樹脂層を貫通して形成した導電接続部により電気的に接続する
ことを特徴とする積層型半導体装置の製造方法。
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【０１４３】
本発明によれば、半導体素子の周囲の樹脂層の厚みが、半導体素子の厚みと実質的に同じであるため、半導体素子の回路形成面と樹脂層の表面が同一平面となり（すなわち平坦化され）、再配線層を容易に形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の断面図である。
【図２】図１に示す半導体装置の変形例を示す断面図である。
【図３】図１に示す半導体装置の他の変形例を示す断面図である。
【図４】ダミーチップと周囲の半導体チップを示す断面図である。
【図５】ダミーチップと周囲の半導体チップの平面図である。
【図６】再配線層中に形成されたキャパシタを示す断面図である。
【図７】再配線層中に形成されたインダクタを示す断面図である。
【図８】樹脂層中に形成されたキャパシタを示す断面図である。
【図９】基板と半導体チップとの間に形成されたキャパシタを示す断面図である。
【図１０】半導体チップの搭載工程を示す図である。
【図１１】厚みの異なる半導体チップの搭載工程を示す図である。
【図１２】半導体チップ位置決め用アライメントパターンを示す断面図である。
【図１３】ダイシングライン認識用アライメントパターンを示す断面図である。
【図１４】本発明の第２の実施の形態による半導体装置の断面図である。
【図１５】図１４に示す半導体装置の変形例を示す断面図である。
【図１６】図１４に示す半導体装置の他の変形例を示す断面図である。
【図１７】本発明の第３の実施の形態による半導体装置の断面図である。
【図１８】図１に示す半導体装置をパッケージに組み込んで形成した半導体装置の断面図である。
【符号の説明】
１０，２０，６０，７０，７５，８０，９０ 半導体装置
１１ 基板
１２ ロジックチップ
１３ メモリチップ
１４ 樹脂層
１５ 接着剤層
１６ 有機絶縁膜
１７ 再配線層
１８ 入出力端子
２１ ハンダボール
３２ 絶縁層
３３ ビア
３５ ダミーチップ
３５ａ，３６Ａ，３６Ｂ 配線
３７ キャパシタ
３８ 誘電体層
３９ インダクタ
５０，５１ アライメントパターン
６１Ａ〜６１Ｄ 樹脂層
６２Ａ〜６２Ｄ 絶縁接着剤
６３Ａ〜６３Ｄ 半導体チップ
６４Ａ〜６４Ｄ 有機絶縁膜
６５Ａ〜６５Ｄ 導電層
７１ 半導体チップ
７２ 有機絶縁膜
８１Ａ，８１Ｂ，８２ 半導体チップ
８３，８７ 有機絶縁膜
８４ 導電層
８５ 接着剤層
８６ 樹脂層
８８ ビア
９１ 基板
９２ ボンディングワイヤ
９３ 封止樹脂
９４ ハンダボール

Claims (10)

  1. 基板上に平面的に配置された複数の半導体素子と、
    前記基板上に形成され、前記半導体素子の周囲に位置する樹脂層と、
    前記第１の樹脂層の表面と前記半導体素子の回路形成面とにわたって形成された有機絶縁層と、
    前記有機絶縁層上に形成され、前記半導体素子の電極に電気的に接続された外部接続用端子とを具備し、
    前記有機絶縁層の端部は、前記樹脂層の端部より内側に形成されていることを特徴とする半導体装置。
  2. 基板上に配置された半導体素子と、
    前記基板上に形成される樹脂層と、
    前記樹脂層上に形成される有機絶縁層と、
    前記有機絶縁層上に形成され、前記半導体素子の電極に接続された外部接続用端子とを具備し、
    前記有機絶縁層の端部は、前記樹脂層の端部より内側に形成されることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置であって、
    前記複数の半導体素子間に配置されるダミーチップをさらに具備することを特徴とする半導体装置。
  4. 請求項１乃至３のうちいずれか一項記載の半導体装置であって、
    前記樹脂層の表面は、前記半導体素子の回路形成面と同じ平面内に含まれることを特徴とする半導体装置。
  5. 請求項１乃至４のうちいずれか一項記載の半導体装置であって、
    前記有機絶縁層上に形成され、前記半導体素子間を電気的に接続する再配線層をさらに具備することを特徴とする半導体装置。
  6. 請求項１乃至５のうちいずれか一項記載の半導体装置であって、
    前記基板上に形成された位置認識用アライメントパターンをさらに具備することを特徴とする半導体装置。
  7. 基板上に樹脂層を形成し、
    前記樹脂層をフォトエッチングにより部分的に除去して開口部を形成し、
    前記開口部内に回路形成面を上にして半導体素子を配置し、
    前記樹脂層の表面と前記半導体素子の回路形成面とにわたって有機絶縁層を形成し、
    前記有機絶縁層上に形成され、前記半導体素子の電極に電気的に接続される外部接続用端子を形成することを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法であって、
    前記外部接続用端子を形成する前に、前記有機絶縁層上に、前記半導体素子間を電気的に接続する再配線層を形成することを特徴とする半導体装置の製造方法。
  9. 基板上に配置された第１の半導体素子と、
    前記基板上に形成され、前記第１の半導体素子の周囲に位置する第１の樹脂層と、
    前記第１の樹脂層の表面と前記第１の半導体素子の回路形成面とにわたって形成された第１の有機絶縁層と、
    前記第１の有機絶縁層上に形成された第１の再配線層と、
    前記第１の再配線層上に配置された第２の半導体素子と、
    前記第１の有機樹脂層上及び前記第１の再配線層上に形成され、前記第２の半導体素子の周囲に位置する第２の樹脂層と、
    前記第２の樹脂層の表面と前記第２の半導体素子の回路形成面とにわたって形成された第２の有機樹脂層と、
    前記第２の有機樹脂層上に形成された第２の再配線層とを具備し、
    前記第１の有機樹脂層の端部は、前記第１の樹脂層の端部より内側に形成されていることを特徴とする積層型半導体装置。
  10. 基板上に第１の樹脂層を形成し、
    前記第１の樹脂層にフォトエッチングにより第１の開口部を形成し、
    前記第１の開口部内に第１の半導体素子を配置し、
    前記第１の樹脂層の表面と前記第１の半導体素子の回路形成面とにわたって第１の有機樹脂層を形成し、
    前記第１の有機絶縁層上に第１の再配線層を形成し、
    前記第１の有機樹脂層上及び前記第１の再配線層上に第２の樹脂層を形成し、
    前記第２の樹脂層にフォトエッチングにより第２の開口部を形成し、
    前記第２の開口部内に前記第２の半導体素子を配置し、
    前記第２の樹脂層の表面と前記第２の半導体素子の回路形成面とにわたって第２の有機樹脂層を形成し、
    前記第２の有機樹脂層上に第２の再配線層を形成し、
    前記第２の樹脂層に、前記第１の再配線層から前記第２の再配線層にわたる導電接続部を形成して、前記第１の再配線層と前記第２の再配線層とを電気的に接続することを特徴とする積層型半導体装置の製造方法。
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